半导体结构及其形成方法

摘要

一种半导体结构及其形成方法，形成方法包括：形成基底，用于形成第一型晶体管，包括衬底、凸出于衬底的鳍部，鳍部上形成有一个或多个堆叠的沟道叠层；在衬底上形成覆盖鳍部侧壁的隔离层；在隔离层上形成横跨沟道叠层的伪栅结构；在伪栅结构两侧的沟道叠层中形成源漏掺杂区；在伪栅结构侧部的隔离层上形成层间介质层；去除伪栅结构，在层间介质层中形成栅极开口；在栅极开口底部的隔离层中掺杂第二型离子，并使第二型离子向隔离层之间的鳍部中扩散形成反型掺杂区，第二型与第一型的掺杂类型不同；去除沟道叠层中的牺牲层，形成通槽；在栅极开口和通槽中形成栅极结构，栅极结构包围沟道层。本发明实施例有利于优化半导体结构的性能。

权利要求

1.一种半导体结构的形成方法，其特征在于，包括：

形成基底，用于形成第一型晶体管，所述基底包括衬底、以及凸出于衬底的鳍部，所述鳍部上形成有一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层，所述沟道叠层顶部上还形成有顶部牺牲层，所述顶部牺牲层的侧壁与所述沟道叠层以及鳍部的侧壁相齐平；

在所述衬底上形成覆盖所述鳍部侧壁的隔离层，所述隔离层的顶面与所述鳍部的顶面相齐平；

在形成所述隔离层后，形成伪栅结构之前，所述半导体结构的形成方法还包括：对所述沟道叠层的侧壁进行减薄处理；

在所述隔离层上形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；

在所述伪栅结构两侧的沟道叠层中形成源漏掺杂区；

在所述伪栅结构侧部的隔离层上形成层间介质层，所述层间介质层覆盖所述源漏掺杂区；

去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口暴露出沟道叠层的部分侧壁和隔离层、以及顶部牺牲层的顶部和侧壁；

以所述顶部牺牲层为掩膜，在所述栅极开口底部的隔离层中掺杂第二型离子，并使所述第二型离子向隔离层之间的鳍部中扩散，在所述鳍部中形成反型掺杂区，所述第二型与第一型的掺杂类型不同；

在形成所述反型掺杂区后，去除所述沟道叠层中的牺牲层、以及顶部牺牲层，形成通槽，所述通槽由相邻的沟道层围成，或者，所述通槽由与鳍部相邻的沟道层和鳍部围成；

在所述栅极开口和通槽中形成栅极结构，所述栅极结构包围所述沟道层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层的步骤包括：在所述鳍部和沟道叠层侧部的衬底上形成初始隔离层，所述初始隔离层暴露出所述顶部牺牲层的顶部和侧壁；回刻蚀部分厚度的所述初始隔离层，使剩余的初始隔离层暴露出所述沟道叠层的侧壁且覆盖所述鳍部的侧壁，剩余的初始隔离层作为所述隔离层；

所述半导体结构的形成方法还包括：在形成初始隔离层之后，回刻蚀部分厚度的所述初始隔离层之前，在所述初始隔离层暴露出的顶部牺牲层侧壁形成保护层；

在对所述沟道叠层的侧壁进行减薄处理的步骤中，以所述隔离层和保护层为掩膜，对所述沟道叠层的侧壁进行减薄处理；

在进行所述减薄处理后，形成所述伪栅结构之前，所述半导体结构的形成方法还包括：去除所述保护层。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述保护层。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，对沟道叠层的侧壁进行减薄处理的步骤中，对所述沟道叠层单侧侧壁减薄的厚度为1nm至5nm。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述沟道叠层的侧壁进行减薄处理的步骤包括：采用刻蚀工艺，对所述沟道叠层的侧壁进行减薄处理。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述刻蚀工艺包括各向同性的干法刻蚀工艺。

7.如权利要求2所述的半导体结构的形成方法，其特征在于，对所述沟道叠层的侧壁进行减薄处理的步骤包括：对所述隔离层和保护层露出的沟道叠层的侧壁进行氧化处理，使所述沟道叠层侧壁的部分厚度材料转化为氧化层；

去除所述氧化层。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述氧化层。

9.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅。

10.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述初始隔离层的步骤包括：在所述鳍部、沟道叠层以及顶部牺牲层侧部的衬底上形成隔离材料层，所述隔离材料层的顶面与所述顶部牺牲层的顶面相齐平；

回刻蚀部分厚度的所述隔离材料层，暴露出所述顶部牺牲层的顶部和侧壁，剩余的隔离材料层作为所述初始隔离层。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，回刻蚀部分厚度的所述隔离材料层的工艺包括干法刻蚀工艺。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，采用离子注入工艺，在所述栅极开口底部的隔离层中掺杂第二型离子。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一型晶体管为N型晶体管，所述离子注入工艺的注入离子为P型离子，所述离子注入工艺的参数包括：注入方向与所述衬底表面法线的夹角为0°，注入能量为5KeV至20KeV，注入剂量为5.0E12原子每平方厘米至1.0E14原子每平方厘米；

或者，所述第一型晶体管为P型晶体管，所述离子注入工艺的注入离子为N型离子，所述离子注入工艺的参数包括：注入方向与衬底表面法线的夹角为0°，注入能量为10KeV至

50KeV，注入剂量为5.0E12原子每平方厘米至1.0E14原子每平方厘米。

14.一种半导体结构，其特征在于，包括：

基底，用于形成第一型晶体管，所述基底包括衬底、以及凸出于衬底的鳍部；

位于鳍部上的一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层；

顶部牺牲层，位于所述沟道叠层的顶部上，所述顶部牺牲层的侧壁凸出于所述沟道叠层的侧壁；

隔离层，位于所述衬底上且覆盖所述鳍部的侧壁，所述隔离层的顶面与所述鳍部的顶面相齐平；

层间介质层，位于所述衬底上，所述层间介质层中形成有横跨所述顶部牺牲层和沟道叠层的栅极开口，所述栅极开口暴露出所述顶部牺牲层的顶部和侧壁、所述沟道叠层的部分侧壁和所述隔离层；

源漏掺杂区，位于栅极开口两侧的沟道叠层中，源漏掺杂区由层间介质层覆盖；

反型掺杂区，位于隔离层之间的鳍部中；

第二型离子，位于所述栅极开口底部的隔离层中，且所述第二型与第一型的掺杂类型不同，所述第二型离子用于扩散至隔离层之间的鳍部中形成所述反型掺杂区。

15.如权利要求14所述的半导体结构，其特征在于，所述顶部牺牲层的侧壁相对沟道叠层侧壁凸出1nm至5nm。

16.如权利要求14所述的半导体结构，其特征在于，所述第一型晶体管为N型晶体管，所述第二型离子为P型离子；所述反型掺杂区中的第二型离子的掺杂浓度为5.0E17原子每立方厘米至5.0E19原子每立方厘米；

或者，所述第一型晶体管为P型晶体管，所述第二型离子为N型离子；所述反型掺杂区中的第二型离子的掺杂浓度为5.0E17原子每立方厘米至5.0E19原子每立方厘米。

说明书

半导体结构及其形成方法

技术领域

[0001] 本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

[0002] 随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。

[0003] 为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate‑all‑around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

发明内容

[0004] 本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。

[0005] 为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，用于形成第一型晶体管，所述基底包括衬底、以及凸出于衬底的鳍部，所述鳍部上形成有一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层；在所述衬底上形成覆盖所述鳍部侧壁的隔离层，所述隔离层的顶面与所述鳍部的顶面相齐平；在所述隔离层上形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；在所述伪栅结构两侧的沟道叠层中形成源漏掺杂区；在所述伪栅结构侧部的隔离层上形成层间介质层，所述层间介质层覆盖所述源漏掺杂区；去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口暴露出沟道叠层的部分侧壁和隔离层；在所述栅极开口底部的隔离层中掺杂离子，并使所述第二型离子向隔离层之间的鳍部中扩散，在所述鳍部中形成反型掺杂区，所述第二型与第一型的掺杂类型不同；在形成所述反型掺杂区后，去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由相邻的沟道层围成，或者，所述通槽由与鳍部相邻的沟道层和鳍部围成；在所述栅极开口和通槽中形成栅极结构，所述栅极结构包围所述沟道层。

[0006] 相应的，本发明实施例还提供一种半导体结构，包括：基底，用于形成第一型晶体管，所述基底包括衬底、以及凸出于衬底的鳍部；位于鳍部上的一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层；顶部牺牲层，位于所述沟道叠层的顶部上；隔离层，位于所述衬底上且覆盖所述鳍部的侧壁，所述隔离层的顶面与所述鳍部的顶面相齐平；层间介质层，位于所述衬底上，所述层间介质层中形成有横跨所述顶部牺牲层和沟道叠层的栅极开口，所述栅极开口暴露出所述顶部牺牲层的顶部和侧壁、所述沟道叠层的部分侧壁和所述隔离层；源漏掺杂区，位于栅极开口两侧的沟道叠层中，源漏掺杂区由层间介质层覆盖；反型掺杂区，位于隔离层之间的鳍部中；第二型离子，位于所述栅极开口底部的隔离层中，且所述第二型与第一型的掺杂类型不同，所述第二型离子用于扩散至隔离层之间的鳍部中形成所述反型掺杂区。

[0007] 与现有技术相比，本发明实施例的技术方案具有以下优点：

[0008] 本发明实施例提供的半导体结构的形成方法中，在形成源漏掺杂区、层间介质层以及形成栅极开口之后，再在所述栅极开口底部的隔离层中掺杂第二型离子，并使所述第二型离子向隔离层之间的鳍部中掺杂第二型离子扩散，在鳍部中形成反型掺杂区，且第二型与第一型的掺杂类型不同，反型掺杂区有利于提高鳍部与源漏掺杂区形成的寄生器件的开启电压，从而对鳍部与源漏掺杂区形成的寄生器件起到抑制作用，进而提升半导体结构的性能；而且，形成源漏掺杂区以及层间介质层通常包括高温处理的步骤，本发明实施例通过在形成源漏掺杂区以及层间介质层之后，再形成所述反型掺杂区，有利于防止所述反型掺杂区经过所述高温处理的步骤，进而防止反型掺杂区的第二型离子在所述高温处理的步骤中发生向外扩散(Out diffusion)的问题，有利于防止反型掺杂区中的第二型离子发生损失，进而保证反型掺杂区对寄生器件的抑制效果，相应优化半导体结构的性能。

附图说明

[0009] 图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

[0010] 目前所形成的器件仍有性能不佳的问题。以下对目前形成的器件性能不佳的原因进行具体说明。

[0011] 目前为了抑制全包围栅极(Gate‑all‑around，GAA)晶体管中鳍部与源漏掺杂区形成的寄生器件，通常在形成鳍部时，在鳍部中形成反型掺杂区。

[0012] 但是，在形成鳍部后，后续通常还包括多次进行高温处理的步骤，例如：形成源漏掺杂区和层间介质层的步骤，所述反型掺杂区中的掺杂离子在经过高温处理的步骤中容易发生扩散，从而易导致反型掺杂区中的掺杂离子损失、以及导致反型掺杂区的掺杂浓度和剖面难以满足工艺要求，进而导致反型掺杂区用于抑制寄生器件的效果不佳，甚至难以起到抑制寄生器件的作用。

[0013] 为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，用于形成第一型晶体管，所述基底包括衬底、以及凸出于衬底的鳍部，所述鳍部上形成有一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层；在所述衬底上形成覆盖所述鳍部侧壁的隔离层，所述隔离层的顶面与所述鳍部的顶面相齐平；在所述隔离层上形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；在所述伪栅结构两侧的沟道叠层中形成源漏掺杂区；在所述伪栅结构侧部的隔离层上形成层间介质层，所述层间介质层覆盖所述源漏掺杂区；去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口暴露出沟道叠层的部分侧壁和隔离层；在所述栅极开口底部的隔离层中掺杂第二型离子，并使所述第二型离子向隔离层之间的鳍部中扩散，在所述鳍部中形成反型掺杂区，所述第二型与第一型的掺杂类型不同；在形成所述反型掺杂区后，去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由相邻的沟道层围成，或者，所述通槽由与鳍部相邻的沟道层和鳍部围成；在所述栅极开口和通槽中形成栅极结构，所述栅极结构包围所述沟道层。

[0014] 本发明实施例提供的半导体结构的形成方法中，在形成源漏掺杂区、层间介质层以及形成栅极开口之后，再在所述栅极开口底部的隔离层中掺杂第二型离子，并使所述第二型离子向隔离层之间的鳍部中扩散，在鳍部中形成反型掺杂区，且第二型与第一型的掺杂类型不同，反型掺杂区有利于提高鳍部与源漏掺杂区形成的寄生器件的开启电压，从而对鳍部与源漏掺杂区形成的寄生器件起到抑制作用，进而提升半导体结构的性能；而且，形成源漏掺杂区以及层间介质层通常包括高温处理的步骤，本发明实施例通过在形成源漏掺杂区以及层间介质层之后，再形成所述反型掺杂区，有利于防止所述反型掺杂区经过所述高温处理的步骤，进而防止反型掺杂区的第二型离子在所述高温处理的步骤中发生向外扩散的问题，有利于防止反型掺杂区中的第二型离子发生损失，进而保证反型掺杂区对寄生器件的抑制效果，相应优化半导体结构的性能。

[0015] 为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0016] 图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

[0017] 参考图1至图2，形成基底，用于形成第一型晶体管，所述基底包括衬底100、以及凸出于衬底100的鳍部110，所述鳍部110上形成有一个或多个堆叠的沟道叠层120，每一个所述沟道叠层120包括牺牲层11以及位于所述牺牲层11上的沟道层12。

[0018] 所述基底用于为形成全包围栅极(Gate‑all‑around，GAA)晶体管提供工艺平台。

[0019] 基底用于形成第一型晶体管。其中，所述第一型指的是晶体管的掺杂类型。具体地，第一型晶体管可以为N型MOS晶体管或P型MOS晶体管。

[0020] 本实施例中，基底为立体基底，基底包括衬底100以及凸出于衬底100的鳍部110。

[0021] 本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

[0022] 鳍部110露出部分衬底100，从而为后续在鳍部110露出的衬底100上形成隔离层提供工艺基础。

[0023] 本实施例中，鳍部110与衬底100的材料相同，鳍部110的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。

[0024] 本实施例中，沟道叠层120位于鳍部110的顶部，沟道叠层120的延伸方向与鳍部110的延伸方向相同。

[0025] 多个堆叠的沟道叠层120的堆叠方向垂直于衬底100表面。

[0026] 沟道叠层120为后续形成悬空间隔设置的沟道层12提供工艺基础。具体地，牺牲层11支撑沟道层12，从而为后续实现沟道层12的间隔悬空设置提供工艺基础，也为后续金属栅结构的形成占据空间位置，沟道层12用于提供全包围栅极晶体管的导电沟道。

[0027] 本实施例中，沟道层12的材料为Si，牺牲层11的材料为SiGe。在后续去除牺牲层11的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层11的材料设置为SiGe、将沟道层12的材料设置为Si的做法，能够有效降低牺牲层11的去除工艺对沟道层12的影响，从而提高沟道层12的质量，进而有利于改善器件性能。其他实施例中，当形成PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，鳍部和沟道层的材料为SiGe，牺牲层的材料为Si。

[0028] 本实施例中，沟道叠层120的数量为两个。在其他实施例中，沟道叠层还可以为其他数量。

[0029] 本实施例中，所述形成基底的步骤中，所述沟道叠层120顶部上还形成有顶部牺牲层130。

[0030] 后续在栅极开口底部的隔离层中掺杂第二型离子的过程中，所述顶部牺牲层130位于沟道叠层120的顶部，能够对沟道叠层120起到保护的作用，尤其是对沟道叠层120中的沟道层12起到保护的作用，从而有利于降低将第二型离子掺杂到沟道层12中的几率。

[0031] 本实施例中，所述顶部牺牲层130的材料与所述沟道叠层120中的牺牲层11的材料相同，所述顶部牺牲层130的材料为SiGe。

[0032] 本实施例中，在所述形成基底的步骤中，所述顶部牺牲层130的侧壁与所述沟道叠层120以及鳍部110的侧壁相齐平。

[0033] 本实施例中，所述顶部牺牲层130的顶部上还形成有硬掩膜层115。

[0034] 硬掩膜层115用于作为形成顶部牺牲层130、沟道叠层120以及鳍部110时的刻蚀掩膜，硬掩膜层115还能够保护顶部牺牲层130的顶部。

[0035] 本实施例中，所述硬掩膜层115的材料为氮化硅。

[0036] 参考图2至图5，在所述衬底100上形成覆盖所述鳍部110侧壁的隔离层150(如图5所示)，所述隔离层150的顶面与所述鳍部110的顶面相齐平。

[0037] 所述隔离层150露出沟道叠层120和顶部牺牲层130的侧壁。

[0038] 隔离层150用于对相邻器件或相邻沟道叠层120起到隔离作用。所述隔离层150还为后续在鳍部110中形成反型掺杂区提供工艺平台。

[0039] 本实施例中，隔离层150的材料为氧化硅。其他实施例中，隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

[0040] 所述隔离层150的顶面与所述鳍部110的顶面相齐平，从而防止鳍部110用于作为沟道。

[0041] 本实施例中，形成所述隔离层150的步骤包括：

[0042] 如图2和图3所示，在所述鳍部110和沟道叠层120侧部的衬底100上形成初始隔离层145(如图3所示)，初始隔离层145暴露出顶部牺牲层130的顶部和侧壁。

[0043] 初始隔离层145用于经后续的刻蚀工艺形成隔离层。

[0044] 本实施例中，形成初始隔离层145的步骤包括：在鳍部110、沟道叠层120以及顶部牺牲层130侧部的衬底100上形成隔离材料层140(如图2所示)，隔离材料层140的顶面与顶部牺牲层130的顶面相齐平；回刻蚀部分厚度的隔离材料层140，暴露出顶部牺牲层130的顶部和侧壁，剩余的隔离材料层140作为所述初始隔离层145。

[0045] 具体地，本实施例中，隔离材料层140的顶部与硬掩膜层115的顶部相齐平。

[0046] 本实施例中，形成所述隔离材料层140的工艺包括流动式化学气相沉积工艺(FCVD)。

[0047] 本实施例中，采用干法刻蚀工艺，回刻蚀部分厚度的所述隔离材料层140。干法刻蚀工艺的具有较高的刻蚀剖面控制性以及较高的刻蚀精度，有利于精确控制对隔离材料层140的刻蚀厚度。

[0048] 如图4和图5所示，回刻蚀部分厚度的所述初始隔离层145，使剩余的初始隔离层145暴露出所述沟道叠层120的侧壁且覆盖所述鳍部110的侧壁，剩余的初始隔离层145作为所述隔离层150。

[0049] 本实施例中，采用干法刻蚀工艺，回刻蚀部分厚度的所述初始隔离层145。

[0050] 结合参考图4，本实施例中，所述半导体结构的形成方法还包括：在形成初始隔离层145之后，回刻蚀部分厚度的所述初始隔离层145之前，在所述初始隔离层145暴露出的顶部牺牲层130侧壁形成保护层125。

[0051] 后续步骤还包括：对所述沟道叠层120的侧壁进行减薄处理。通过形成所述保护层125，保护层125能够在对沟道叠层120的侧壁进行减薄处理的过程中，对顶部牺牲层130的侧壁起到保护的作用，从而有利于防止顶部牺牲层130的宽度变小，进而在后续进行减薄处理后，顶部牺牲层130的侧壁凸出于沟道叠层120的侧壁，有利于显著提高顶部牺牲层130在后续掺杂第二型离子的过程中对沟道叠层120的保护作用，降低将第二型离子掺杂到沟道层12中的几率。

[0052] 本实施例中，所述保护层125的材料为氮化硅。在其他的实施例中，保护层的材料还可以为其他与沟道层、牺牲层以及隔离层具有较高刻蚀选择性的材料，例如：氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅等材料。

[0053] 后续步骤还包括：在所述隔离层155上形成横跨所述顶部牺牲层130和沟道叠层120的伪栅结构。

[0054] 结合参考图6，本实施例中，在形成隔离层150后，形成伪栅结构之前，所述半导体结构的形成方法还包括：对沟道叠层120的侧壁进行减薄处理。

[0055] 通过对所述沟道叠层120的侧壁进行减薄处理，从而使顶部牺牲层130的侧壁凸出于沟道叠层120的侧壁，在后续对隔离层150掺杂第二型离子时，能够提高顶部牺牲层130对沟道叠层120的保护作用，有利于防止将第二型离子掺杂到沟道叠层120中，尤其是有利于防止将第二型离子掺杂到沟道层12中。

[0056] 在对所述沟道叠层120的侧壁进行减薄处理的步骤中，以所述隔离层150和保护层125为掩膜，对所述沟道叠层120的侧壁进行减薄处理。

[0057] 对所述沟道叠层120的侧壁进行减薄处理的步骤中，对所述沟道叠层120单侧侧壁被减薄的厚度不宜过小，也不宜过大。如果对所述沟道叠层120单侧侧壁减薄的厚度过小，则所述顶部牺牲层130的侧壁凸出于沟道叠层120侧壁的效果不明显，相应导致顶部牺牲层130对沟道叠层120的保护作用不明显；如果对所述沟道叠层120单侧侧壁减薄的厚度过大，则容易导致剩余沟道叠层120的宽度过小，沟道叠层120中的沟道层12宽度相应过小，容易导致器件的性能难以满足要求。为此，本实施例中，对沟道叠层120的侧壁进行减薄处理的步骤中，对所述沟道叠层120单侧侧壁减薄的厚度为1nm至5nm。

[0058] 本实施例中，对沟道叠层120的侧壁进行减薄处理的步骤包括：采用刻蚀工艺，对沟道叠层120的侧壁进行减薄处理。具体地，所述刻蚀工艺包括各向同性的干法刻蚀工艺。各向同性的干法刻蚀工艺具有各向同性刻蚀的特性，从而能够沿着垂直于沟道叠层120侧壁的方向，对沟道叠层120进行刻蚀，进而实现对沟道叠层120侧壁的减薄，且干法刻蚀工艺具有较高的刻蚀精度和刻蚀选择性，有利于对沟道叠层120侧壁减薄的厚度进行精确控制，且降低对其他膜层的影响。

[0059] 本实施例中，以采用刻蚀工艺，对所述沟道叠层120的侧壁进行减薄处理作为一种示例。

[0060] 在其他实施例中，对所述沟道叠层的侧壁进行减薄处理的还可以步骤包括：对所述隔离层和保护层露出的沟道叠层的侧壁进行氧化处理，使所述沟道叠层侧壁的部分厚度材料转化为氧化层；去除所述氧化层。

[0061] 在进行氧化处理的过程中，消耗部分沟道叠层的侧壁转化为氧化层，从而在去除氧化层后，实现对沟道叠层的侧壁的减薄，使沟道叠层的宽度小于顶部牺牲层的侧壁。具体地，可以采用干法氧化、湿法氧化、原位氧化等氧化工艺进行所述氧化处理。具体地，可以采用湿法刻蚀工艺，去除所述氧化层。

[0062] 结合参考图7，本实施例中，在进行减薄处理后，形成所述伪栅结构之前，所述半导体结构的形成方法还包括：去除所述保护层125。

[0063] 去除保护层125，暴露出顶部牺牲层130的顶部和侧壁，为后续形成伪栅结构做准备。本实施例中，采用湿法刻蚀工艺，去除所述保护层125。

[0064] 参考图8至图9，在隔离层155上形成横跨沟道叠层120的伪栅结构160(如图9所示)，伪栅结构160覆盖沟道叠层120的部分顶部和部分侧壁。

[0065] 本实施例中，所述伪栅结构160横跨顶部牺牲层130和沟道叠层120，伪栅结构160覆盖顶部牺牲层130的部分顶部和部分侧壁，以及沟道叠层120的部分侧壁。

[0066] 所述伪栅结构160用于为后续形成栅极结构占据空间位置。

[0067] 本实施例中，所述伪栅结构160包括伪栅层。所述伪栅结构160的材料包括多晶硅。

[0068] 本实施例中，在形成伪栅结构160后，所述半导体结构的形成方法还包括：在所述伪栅结构160的侧壁形成侧墙165(如图9所示)。

[0069] 所述侧墙165用于保护伪栅结构160的侧壁，侧墙165还用于定义后续源漏掺杂区的形成区域。

[0070] 本实施例中，所述侧墙165为单层结构，侧墙165的材料为氮化硅。

[0071] 结合参考图8，本实施例中，在去除保护层125之后，形成伪栅结构160之前，所述半导体结构的形成方法还包括：在所述顶部牺牲层130和沟道叠层120上保形覆盖伪栅氧化层155。

[0072] 所述伪栅氧化层155能够在后续去除伪栅结构160的步骤中，起到定义刻蚀停止位置的作用，防止去除伪栅结构160的工艺对沟道叠层120产生损伤；而且，后续在隔离层150中掺杂第二型离子的过程中，伪栅氧化层155也能够对沟道叠层120起到保护作用，防止将第二型离子掺杂到沟道叠层120中，且当采用离子注入的方式在隔离层150中掺杂第二型离子时，伪栅氧化层155还有利于防止离子注入对沟道叠层120产生损伤。

[0073] 本实施例中，所述伪栅氧化层155的材料包括氧化硅。

[0074] 继续参考图9，在所述伪栅结构160两侧的沟道叠层120中形成源漏掺杂区(图未示)。

[0075] 本实施例中，形成源漏掺杂区的步骤包括：在伪栅结构160两侧的沟道叠层120中形成凹槽；在凹槽中形成源漏掺杂区。

[0076] 本实施例中，采用外延工艺，在凹槽内形成应力层，且在形成应力层的过程中原位自掺杂离子形成源漏掺杂区。其中，源漏掺杂区中的掺杂离子为第一型的掺杂离子。

[0077] 其中，当全包围栅极晶体管为P型MOS晶体管时，应力层的材料为Si或SiGe，第一型的掺杂离子为P型离子；当全包围栅极晶体管为N型MOS晶体管时，应力层的材料为Si或SiC，第一型的掺杂离子为N型离子。

[0078] 本实施例中，源漏掺杂区位于伪栅结构160沿沟道叠层120延伸方向的两侧的沟道叠层120中。

[0079] 为方便示意和描述，本实施例中，仅在图9中示意出了沿垂直于沟道叠层120延伸方向的剖面图。

[0080] 继续参考图9，在所述伪栅结构120侧部的隔离层150上形成层间介质层170，层间介质层170覆盖源漏掺杂区。

[0081] 所述层间介质层170用于实现相邻半导体结构之间的电隔离。

[0082] 本实施例中，所述层间介质层170的材料为氧化硅。

[0083] 参考图10，去除伪栅结构160(如图9所示)，在层间介质层170中形成栅极开口10，所述栅极开口10暴露出沟道叠层120的部分侧壁和隔离层150。

[0084] 所述栅极开口10用于为后续形成栅极结构提供空间位置，所述栅极开口10还用于为后续在隔离层150中掺杂第二型离子做准备。

[0085] 本实施例中，以所述伪栅氧化层155作为停止层，去除伪栅结构160。通过以伪栅氧化层155作为停止层，有利于减小去除伪栅结构160的工艺对沟道叠层120造成损伤的概率。

[0086] 因此，去除伪栅结构160后，所述栅极开口10暴露出保形覆盖于所述顶部牺牲层130和沟道叠层120的伪栅氧化层155。

[0087] 本实施例中，采用干法刻蚀工艺，去除所述伪栅结构160。干法刻蚀工艺具有较高的刻蚀剖面控制性，且有利于实现较高的刻蚀选择比，从而易于将伪栅结构160去除干净，且对其他膜层的损伤小。

[0088] 参考图11，在所述栅极开口10底部的隔离层150中掺杂第二型离子，并使所述第二型离子向隔离层150之间的鳍部110中扩散，在所述鳍部110中形成反型掺杂区(未示出)，所述第二型与第一型的掺杂类型不同。

[0089] 本发明实施例在形成源漏掺杂区、层间介质层170以及形成栅极开口10之后，再在所述栅极开口10底部的隔离层150中掺杂第二型离子，并使所述第二型离子向隔离层150之间的鳍部110中掺杂第二型离子扩散，在鳍部110中形成反型掺杂区，且第二型与第一型的掺杂类型不同，反型掺杂区有利于提高鳍部110与源漏掺杂区形成的寄生器件的开启电压，从而对鳍部110与源漏掺杂区形成的寄生器件起到抑制作用，进而提升半导体结构的性能；而且，形成源漏掺杂区以及层间介质层170通常包括高温处理的步骤，本发明实施例通过在形成源漏掺杂区以及层间介质层170之后，再形成所述反型掺杂区，有利于防止所述反型掺杂区经过所述高温处理的步骤，进而防止反型掺杂区的第二型离子在所述高温处理的步骤中发生向外扩散(Out diffusion)的问题，有利于防止反型掺杂区中的第二型离子发生损失，进而有利于保证反型掺杂区对寄生器件的抑制效果，相应优化半导体结构的性能。

[0090] 本实施例中，以所述顶部牺牲层130为掩膜，在所述栅极开口10底部的隔离层150中掺杂第二型离子。

[0091] 本实施例中，采用离子注入工艺，在所述栅极开口10底部的隔离层150中掺杂第二型离子。

[0092] 本实施例中，顶部牺牲层130的侧壁凸出于沟道叠层120的侧壁，从而在进行离子注入的过程中，顶部牺牲层130能够对离子注入起到遮挡的作用，防止将第二型离子注入到所述沟道叠层120中。

[0093] 本实施例中，在将第二型离子注入到隔离层150中时，第二型离子仍具有一定的能量，因此，第二型离子会从隔离层150中扩散到隔离层150之间的鳍部110中。

[0094] 本实施例中，所述第一型晶体管为N型晶体管，所述离子注入工艺的注入离子为P型离子，例如：硼离子。本实施例中，所述离子注入工艺的参数包括：注入角度与所述衬底表面法线的夹角为0°，注入能量为5KeV至20KeV，注入剂量为5.0E12原子每平方厘米至1.0E14原子每平方厘米。

[0095] 在进行离子注入的过程中，注入方向与衬底100表面法线的夹角为0°，从而能够沿着垂直于衬底100表面方向注入离子，有利于降低将离子注入到沟道叠层120中的风险。

[0096] 在进行离子注入的过程中，注入能量不宜过小，也不宜过大。如果所述注入能量过小，容易难以将离子注入到栅极开口10底部的隔离层150中，或者，在将离子注入到隔离层150中后，离子的能量过小，导致扩散至隔离层150之间的鳍部110中的第二型离子剂量过低，进而容易降低反型掺杂区对寄生器件的抑制效果；如果所述注入能量过大，容易将离子注入到隔离层150下方的衬底100中，而且还容易对其他膜层造成较大的离子注入损伤。为此，本实施例中，所述第一型晶体管为N型晶体管，所述离子注入工艺的注入离子为P型离子，注入能量为5KeV至20KeV。

[0097] 在进行离子注入的过程中，注入剂量不宜过小，也不宜过大。如果所述注入剂量过小，容易导致扩散至鳍部110中的第二型离子的剂量过小，反型掺杂区中的第二型离子的掺杂浓度过低，容易降低反型掺杂区对寄生器件的抑制效果；如果所述注入剂量过大，反型掺杂区中的离子掺杂浓度相应过高，容易增加器件漏电的风险。为此，本实施例中，所述第一型晶体管为N型晶体管，所述离子注入工艺的注入离子为P型离子，注入剂量为5.0E12原子每平方厘米至1.0E14原子每平方厘米。

[0098] 在其他实施例中，当所述第一型晶体管为P型晶体管时，所述离子注入工艺的注入离子相应为N型离子，例如：砷离子。

[0099] 相应的，当注入离子为N型离子时，为保证反型掺杂区中的离子掺杂浓度能够起到抑制寄生器件的效果，同时防止产生副作用，所述离子注入工艺的参数包括：注入方向与衬底表面法线的夹角为0°，注入能量为10KeV至50KeV，注入剂量为5.0E12原子每平方厘米至1.0E14原子每平方厘米。

[0100] 参考图12，在形成所述反型掺杂区后，去除所述沟道叠层120中的牺牲层11，形成通槽20，所述通槽20由相邻的沟道层12围成，或者，所述通槽20由与鳍部110相邻的沟道层12和鳍部110围成。

[0101] 所述通槽20与栅极开口10相连通。

[0102] 所述通槽20为后续形成包围沟道层12的栅极结构做准备。

[0103] 本实施例中，在去除沟道叠层120中的牺牲层11的步骤中，还去除所述顶部牺牲层130。

[0104] 本实施例中，采用湿法刻蚀工艺去除牺牲层11。具体的，沟道层12的材料为Si，牺牲层11的材料为SiGe，因此通过HCl蒸汽去除栅极开口10露出的牺牲层11，湿法刻蚀工艺对牺牲层11的刻蚀速率远大于对沟道层12和鳍部110的刻蚀速率。

[0105] 牺牲层11在形成源漏掺杂区之后去除，因此去除牺牲层11后，沿鳍部110延伸方向，沟道层12两端与源漏掺杂区相连，悬空于栅极开口15内，从而为后续栅极结构能够包围沟道层12提供基础。

[0106] 去除牺牲层11后，沟道层12间隔设置，剩余的沟道层12构成沟道结构层180，沟道结构层180位于鳍部110上且与鳍部110间隔设置。

[0107] 需要说明的是，本实施例中，在形成所述反型掺杂区后，在去除所述沟道叠层120中的牺牲层11之前，所述半导体结构的形成方法还包括：去除保形覆盖于顶部牺牲层130和沟道叠层120的伪栅氧化层155。

[0108] 去除伪栅氧化层155，从而暴露出顶部牺牲层130和沟道叠层120，为去除顶部牺牲层130和沟道叠层120中的牺牲层11做准备。

[0109] 本实施例中，采用干法刻蚀工艺去除伪栅氧化层155。

[0110] 参考图13，在所述栅极开口10和通槽20中形成栅极结构190，所述栅极结构190包围所述沟道层12。

[0111] 栅极结构190用于控制器件工作时导电沟道的开启和关断。

[0112] 本实施例中，所述栅极结构190为金属栅极结构。

[0113] 栅极开口10与通槽20相连通，因此在栅极开口10中形成栅极结构190的过程中，栅极结构190还填充于通槽20内。

[0114] 具体地，栅极结构190横跨沟道结构层180且覆盖沟道结构层180的部分顶部，栅极结构190还包围沟道层12。

[0115] 栅极结构190包括叠层结构13以及位于叠层结构13上的栅电极层14。

[0116] 本实施例中，所述叠层结构13包括高k栅介质层(图未示)、以及位于高k栅介质层上的功函数层(图未示)。

[0117] 高k栅介质层用于使沟道层12或鳍部110与栅电极层14之间实现电隔离。具体地，高k栅介质层位于沟道层12的上表面、下表面和侧面上，且还覆盖鳍部110的部分顶部和部分侧壁。

[0118] 其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如：HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。本实施例中，高k栅介质层的材料为HfO2。

[0119] 功函数层用于调节器件的功函数，从而调节器件的阈值电压。

[0120] 本实施例中，所述第一型晶体管为N型晶体管，因此，所述功函数层为N型功函数材料。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。

[0121] 在另一些实施例中，当所述第一型晶体管为P型晶体管时，所述功函数层相应为P型功函数材料。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。

[0122] 栅电极层14用于作为电极，从而使栅极结构190与其他互连结构或外部电路实现电连接。

[0123] 所述栅电极层14的材料为导电材料，例如：W、Al、Cu、Ag、Au、Pt、Ni或Ti等。本实施例中，所述栅电极层14的材料为W。

[0124] 相应的，本发明还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。本实施例中，图11为沿垂直于鳍部110延伸方向的剖面示意图。

[0125] 所述半导体结构包括：基底，用于形成第一型晶体管，包括衬底100、以及凸出于衬底100的鳍部110；位于鳍部110上的一个或多个堆叠的沟道叠层120，每一个所述沟道叠层120包括牺牲层11以及位于所述牺牲层11上的沟道层12；顶部牺牲层130，位于所述沟道叠层120的顶部上；隔离层150，位于所述衬底100上且覆盖所述鳍部110的侧壁，所述隔离层
150的顶面与所述鳍110部的顶面相齐平；层间介质层170，位于所述衬底110上，所述层间介质层170中形成有横跨所述顶部牺牲层130和沟道叠层120的栅极开口10，所述栅极开口10暴露出所述顶部牺牲层130的顶部和侧壁、所述沟道叠层120的部分侧壁和所述隔离层150；
源漏掺杂区(图未示)，位于栅极开口10两侧的沟道叠层120中，源漏掺杂区由层间介质层
170覆盖；反型掺杂区(图未示)，位于隔离层150之间的鳍部110中；第二型离子，位于所述栅极开口10底部的隔离层150中，且所述第二型与第一型的掺杂类型不同，所述第二型离子用于扩散至隔离层150之间的鳍部110中形成所述反型掺杂区。

[0126] 本发明实施例通过在半导体结构中设置所述反型掺杂区，反型掺杂区具有第二型离子，且第二型与第一型的掺杂类型不同，反型掺杂区有利于提高鳍部110与源漏掺杂区形成的寄生器件的开启电压，从而对鳍部110与源漏掺杂区形成的寄生器件起到抑制作用，进而提升半导体结构的性能；而且，本发明实施例的半导体结构中还设置有位于沟道叠层120顶部上的顶部牺牲层130，形成所述反型掺杂区通常包括进行离子注入的步骤，所述顶部牺牲层130能够位于沟道叠层120的顶部上，能够在进行离子注入的过程中对沟道叠层120起到保护的作用，从而阻挡离子，防止将离子注入到沟道叠层120中，尤其是防止沟道层12中掺杂进第二型离子，从而保证器件的性能满足设计要求。

[0127] 所述基底为形成全包围栅极(Gate‑all‑around，GAA)晶体管提供工艺平台。

[0128] 基底用于形成第一型晶体管。其中，所述第一型指的是晶体管的掺杂类型。具体地，第一型晶体管可以为N型MOS晶体管或P型MOS晶体管。

[0129] 本实施例中，基底为立体基底，基底包括衬底100以及凸出于衬底100的鳍部110。本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

[0130] 本实施例中，鳍部110与衬底100的材料相同，鳍部110的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。

[0131] 本实施例中，沟道叠层120位于鳍部110的顶部，沟道叠层120的延伸方向与鳍部110的延伸方向相同。

[0132] 多个堆叠的沟道叠层120的堆叠方向垂直于衬底100表面。

[0133] 沟道叠层120为后续形成悬空间隔设置的沟道层12提供工艺基础。具体地，牺牲层11支撑沟道层12，从而为后续实现沟道层12的间隔悬空设置提供工艺基础，也为后续金属栅结构的形成占据空间位置，沟道层12用于提供全包围栅极晶体管的导电沟道。

[0134] 本实施例中，沟道层12的材料为Si，牺牲层11的材料为SiGe。

[0135] 本实施例中，沟道叠层120的数量为两个。在其他实施例中，沟道叠层还可以为其他数量。

[0136] 所述顶部牺牲层130位于沟道叠层120的顶部，能够对沟道叠层120起到保护的作用，尤其是对沟道叠层120中的沟道层12起到保护的作用，从而降低将第二型离子掺杂到沟道层12中的几率。

[0137] 本实施例中，所述顶部牺牲层130的材料与所述沟道叠层120中的牺牲层11的材料相同，所述顶部牺牲层130的材料为SiGe。

[0138] 本实施例中，所述顶部牺牲层130的侧壁凸出于所述沟道叠层120的侧壁。

[0139] 通过使顶部牺牲层130的侧壁凸出于沟道叠层120的侧壁，能够提高顶部牺牲层130对沟道叠层120的保护作用，防止将第二型离子掺杂到沟道叠层120中，尤其是防止将第二型离子掺杂到沟道层12中。本实施例中，所述顶部牺牲层130的侧壁相对沟道叠层120侧壁凸出1nm至5nm。

[0140] 本实施例中，所述半导体结构还包括：伪栅氧化层155，保形覆盖于所述顶部牺牲层130和沟道叠层120。

[0141] 伪栅氧化层155能够在去除伪栅结构160的步骤中，起到定义刻蚀停止位置的作用，防止去除伪栅结构160的工艺对沟道叠层120产生损伤；而且，在隔离层150中掺杂第二型离子并使第二型离子扩散至隔离层150之间的鳍部110的过程中，伪栅氧化层155也能够对沟道叠层120起到保护作用，防止将第二型离子掺杂到沟道叠层120中，且当采用离子注入的方式在隔离层150中掺杂第二型离子时，伪栅氧化层155还有利于防止离子注入对沟道叠层120产生损伤。本实施例中，所述伪栅氧化层的材料包括氧化硅。

[0142] 隔离层150用于对相邻器件或相邻沟道叠层120起到隔离作用。

[0143] 本实施例中，隔离层150的材料为氧化硅。其他实施例中，隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

[0144] 本实施例中，所述隔离层150的顶面与所述鳍部110的顶面相齐平，从而防止鳍部110用于作为沟道。

[0145] 所述层间介质层170用于实现相邻半导体结构之间的电隔离。

[0146] 本实施例中，所述层间介质层170的材料为氧化硅。

[0147] 本实施例中，所述源漏掺杂区包括掺杂有第一型离子的应力层。具体地，当第一型晶体管为P型晶体管时，应力层的材料为Si或SiGe，第一型的掺杂离子为P型离子；当第一型晶体管为N型晶体管时，应力层的材料为Si或SiC，第一型的掺杂离子为N型离子。

[0148] 本实施例中，源漏掺杂区位于栅极开口10沿沟道叠层120延伸方向的两侧的沟道叠层120中。

[0149] 反型掺杂区位于隔离层150之间的鳍部110中，用于对鳍部110和源漏掺杂区形成的寄生器件起到抑制的作用。

[0150] 反型掺杂区由位于栅极开口10底部的隔离层150中的第二型离子扩散至隔离层150之间的鳍部110中形成。

[0151] 本实施例中，所述第一型晶体管为N型晶体管，所述第二型离子为P型离子，例如：硼离子。本实施例中，所述反型掺杂区中的第二型离子的掺杂浓度为5.0E17原子每立方厘米至5.0E19原子每立方厘米。

[0152] 在其他实施例中，当所述第一型晶体管为P型晶体管时，所述第二型离子为N型离子，例如：砷离子。

[0153] 相应的，当反型掺杂区中的第二型离子为N型离子时，所述反型掺杂区中的第二型离子的掺杂浓度为5.0E17原子每立方厘米至5.0E19原子每立方厘米。

[0154] 所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

[0155] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。