驱动输出电路、芯片及驱动输出方法

摘要

本发明提供一种驱动输出电路、芯片及驱动输出方法，所述驱动输出电路包括：计时模块，用于输出计时信号；自举模块，用于根据所述输入信号生成第一导通电压；电荷泵模块，用于根据所述计时信号生成第二导通电压；驱动模块，包括驱动上管以及与所述驱动上管连接的驱动下管，且所述驱动上管与所述驱动下管的连接点为信号输出端；所述第一导通电压和所述第二导通电压均用于使所述驱动上管和/或所述驱动下管导通，以使得所述信号输出端输出所述输出信号。本发明提供了一种动态混合驱动输出电路，并且可以同时兼顾栅氧可靠性和失电防漏电功能。

权利要求

1.一种驱动输出电路，其特征在于，所述驱动输出电路用于对输入信号进行驱动并生成输出信号；所述驱动输出电路包括：计时模块，用于对所述输入信号的电平持续时间进行计时，输出与计时结果对应的计时信号；

自举模块，用于根据所述输入信号生成第一导通电压；

电荷泵模块，与所述计时模块连接，用于根据所述计时信号生成第二导通电压；

驱动模块，分别与所述自举模块和所述电荷泵模块连接；

其中，所述驱动模块包括驱动上管以及与所述驱动上管连接的驱动下管，且所述驱动上管与所述驱动下管的连接点为信号输出端；所述第一导通电压和所述第二导通电压均用于使所述驱动上管和/或所述驱动下管导通，以使得所述信号输出端输出所述输出信号。

2.根据权利要求1所述的驱动输出电路，其特征在于：所述驱动上管包括第一驱动上管和第二驱动上管，且所述第一驱动上管和第二驱动上管的连接点为所述信号输出端；

所述第一驱动上管与所述自举模块连接，用于接收所述自举模块提供的第一导通电压并导通，以使所述信号输出端输出高电平信号；

所述第二驱动上管与所述电荷泵模块连接，用于接收所述电荷泵模块提供的第二导通电压并导通，以使所述信号输出端输出高电平信号。

3.根据权利要求2所述的驱动输出电路，其特征在于：所述驱动模块还包括第一预驱动单元，所述第一预驱动单元与所述第一驱动上管连接，用于对所述第一导通电压进行驱动并传输至所述第一驱动上管。

4.根据权利要求3所述的驱动输出电路，其特征在于：所述第一预驱动单元包括第一PMOS管和第一NMOS管；

所述第一PMOS管的栅极和所述第一NMOS管的栅极连接，所述第一PMOS管的漏极和所述第一NMOS管的漏极连接；

所述第一PMOS管用于在导通时将所述第一导通电压传输至所述第一驱动上管；

所述第一NMOS管用于在导通时将所述第一驱动上管截止。

5.根据权利要求2所述的驱动输出电路，其特征在于：所述驱动模块还包括第二预驱动单元，所述第二预驱动单元与所述第二驱动上管连接，用于对所述第二导通电压进行驱动并传输至所述第二驱动上管。

6.根据权利要求5所述的驱动输出电路，其特征在于：所述计时信号包括第一信号和第二信号；

所述第二预驱动单元包括第二PMOS管和第二NMOS管；

所述第二PMOS管的栅极和所述第二NMOS管的栅极连接，所述第二PMOS管的漏极和所述第二NMOS管的漏极连接；

所述第二PMOS管用于根据所述第二信号导通，并在导通时将所述第二导通电压传输至所述第二驱动上管；

所述第二NMOS管用于根据所述第一信号导通，并在导通时将所述第二驱动上管截止。

7.根据权利要求1所述的驱动输出电路，其特征在于：所述自举模块包括控制MOS管和自举电容；

所述控制MOS管与所述自举电容连接，且所述控制MOS管与所述自举电容连接点作为自举电压输出端；

所述控制MOS管用于在导通时向所述自举电容充电，在其截止时通过所述自举电容使所述自举电压输出端的电压进行自举抬升。

8.根据权利要求7所述的驱动输出电路，其特征在于：所述自举模块还包括缓冲器；所述缓冲器与所述自举电容连接，用于驱动所述自举模块进行电压抬升。

9.根据权利要求7所述的驱动输出电路，其特征在于：所述自举模块还包括第一逻辑门单元；所述第一逻辑门单元的第一输入端用于接收所述输入信号，所述第一逻辑门单元的第二输入端用于接收所述计时信号的转换信号，以使所述第一逻辑门单元的输出端根据所述输入信号和所述转换信号，输出所述控制MOS管的栅极电压。

10.根据权利要求9所述的驱动输出电路，其特征在于，所述驱动输出电路还包括：第二逻辑门单元，所述第二逻辑门单元的第一输入端用于接收所述计时信号，另一端用于接收所述输入信号，所述第二逻辑门单元的输出端用于输出所述计时信号和所述输入信号的判断信号，并将所述判断信号输入所述第一逻辑门单元的第二输入端。

11.根据权利要求1所述的驱动输出电路，其特征在于，所述驱动输出电路还包括：第三预驱动单元，分别与所述驱动模块、所述自举模块和所述计时模块连接，用于增强所述输入信号的驱动能力。

12.根据权利要求1所述的驱动输出电路，其特征在于，所述驱动输出电路还包括：电平转换模块，分别与所述计时模块和所述电荷泵模块连接，用于将所述计时信号进行电平转换，以输出与所述电荷泵模块匹配的电平信号。

13.根据权利要求1所述的驱动输出电路，其特征在于：所述计时模块为电压比较器，所述电压比较器用于根据所述第一导通电压的大小变化，切换所述自举模块和所述电荷泵模块的工作状态。

14.根据权利要求1所述的驱动输出电路，其特征在于：所述驱动下管包括第一驱动下管和第二驱动下管，且所述第一驱动下管和第二驱动下管的连接点为所述信号输出端；

所述第一驱动下管与所述自举模块连接，用于接收所述自举模块提供的第一导通电压并导通，以使所述信号输出端输出低电平信号；

所述第二驱动下管与所述电荷泵模块连接，用于接收所述电荷泵模块提供的第二导通电压并导通，以使所述信号输出端输出低电平信号。

15.一种芯片，其特征在于，包括：如权利要求1至14任一项所述的驱动输出电路。

16.根据权利要求15所述的芯片，其特征在于：所述芯片为通讯接口芯片；所述通讯接口芯片用于针对至少两路输入信号进行驱动输出。

17.一种驱动输出方法，其特征在于，应用于如权利要求1至14任一项所述的驱动输出电路；所述驱动输出方法包括：

对输入信号的电平持续时间进行计时，输出与计时结果对应的计时信号；

根据所述输入信号向驱动模块提供第一导通电压；所述第一导通电压由自举模块生成；

根据所述计时信号向所述驱动模块提供第二导通电压；所述第二导通电压由电荷泵模块生成。

说明书

驱动输出电路、芯片及驱动输出方法

技术领域

[0001] 本发明涉及一种集成电路，特别是涉及一种驱动输出电路、芯片及驱动输出方法。

背景技术

[0002] 随着电子设备系统的发展，采用不同工艺和供电电压的芯片被同时应用在一个系统中，它们之间需要遵循通讯协议完成彼此信息的交换。在一些情况下，芯片需要能够兼容
不同的通讯协议。例如，芯片支持I3C协议以提高系统的传输速度，同时芯片也需要能够兼
容I2C协议以便能够与仅支持I2C的芯片进行通讯。由此，对芯片的I/O设计提出了新的需
求：I/O电源电压要低于芯片核心电源电压，总线要能够支持数倍于I/O电源电压的电平，且
要求当芯片未上电时，总线有电信号输入时无漏电。现有技术中是通过如图1所示的采用栅
跟踪电路和浮动N阱电路的输出电路来解决上述问题。该电路在总线端电压(即，I/O外的
PAD上所接的外部电压)为I/O电源电压VDD的两倍且电源端有电(即，芯片上电)时，可以实
现I/O的强输出能力且兼顾栅氧可靠性和防漏电需求。但在电源端无电(即，芯片不上电)，
而输出级电路的输出端口有电信号驱动的情况下，不再能兼顾栅氧可靠性和失电防漏电的
需求。此电路中各PMOS(positive channel Metal Oxide Semiconductor，P沟道金属‑氧化
物半导体)管若采用高阈值PMOS则可以解决电源端无电情况下出现的问题，但当VDD过低
时，输出级电路中PMOS管即Po1却无法开启导致无法正常工作。

[0003] 因此，如何提供一种驱动输出电路、芯片及驱动输出方法，以解决现有技术无法提供一种驱动输出方式——既可以保证较小的芯片电路面积和功耗，又可以同时在各种情况
下均兼顾栅氧可靠性和失电防漏电功能，成为本领域技术人员亟待解决的技术问题。

发明内容

[0004] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种驱动输出电路、芯片及驱动输出方法，用于解决现有技术无法提供一种驱动输出方式，既可以保证较小的芯片
电路面积和功耗，又可以同时在各种情况下均兼顾I/O栅氧可靠性和失电防漏电功能的问
题。

[0005] 为实现上述目的及其他相关目的，本发明一方面提供一种驱动输出电路，所述驱动输出电路用于对输入信号进行驱动并生成输出信号；所述驱动输出电路包括：计时模块，
用于根据所述输入信号的电平持续时间输出计时信号；自举模块，用于根据所述输入信号
生成第一导通电压；电荷泵模块，与所述计时模块连接，用于根据所述计时信号生成第二导
通电压；驱动模块，分别与所述自举模块和所述电荷泵模块连接；其中，所述驱动模块包括
驱动上管以及与所述驱动上管连接的驱动下管，且所述驱动上管与所述驱动下管的连接点
为信号输出端；所述第一导通电压和所述第二导通电压均用于使所述驱动上管和/或所述
驱动下管导通，以使得所述信号输出端输出所述输出信号。

[0006] 于本发明的一实施例中，所述驱动上管包括第一驱动上管和第二驱动上管，且所述第一驱动上管和第二驱动上管的连接点为所述信号输出端；所述第一驱动上管与所述自
举模块连接，用于接收所述自举模块提供的第一导通电压并导通，以使所述信号输出端输
出高电平信号；所述第二驱动上管与所述电荷泵模块连接，用于接收所述电荷泵模块提供
的第二导通电压并导通，以使所述信号输出端输出高电平信号。

[0007] 于本发明的一实施例中，所述驱动模块还包括第一预驱动单元，所述第一预驱动单元与所述第一驱动上管连接，用于对所述第一导通电压进行驱动并传输至所述第一驱动
上管。

[0008] 于本发明的一实施例中，所述第一预驱动单元包括第一PMOS管和第一NMOS管；所述第一PMOS管的栅极和所述第一NMOS管的栅极连接，所述第一PMOS管的漏极和所述第一
NMOS管的漏极连接；所述第一PMOS管用于在导通时将所述第一导通电压传输至所述第一驱
动上管；所述第一NMOS管用于在导通时将所述第一驱动上管截止。

[0009] 于本发明的一实施例中，所述驱动模块还包括第二预驱动单元，所述第二预驱动单元与所述第二驱动上管连接，用于对所述第二导通电压进行驱动并传输至所述第二驱动
上管。

[0010] 于本发明的一实施例中，所述计时信号包括第一信号和第二信号；所述第二预驱动单元包括第二PMOS管和第二NMOS管；所述第二PMOS管的栅极和所述第二NMOS管的栅极连
接，所述第二PMOS管的漏极和所述第二NMOS管的漏极连接；所述第二PMOS管用于根据所述
第二信号导通，并在导通时将所述第二导通电压传输至所述第二驱动上管；所述第二NMOS
管用于根据所述第一信号导通，并在导通时将所述第二驱动上管截止。

[0011] 于本发明的一实施例中，所述自举模块包括控制MOS管和自举电容；所述控制MOS管与所述自举电容连接，且所述控制MOS管与所述自举电容连接点作为自举电压输出端；所
述控制MOS管用于在导通时向所述自举电容充电，在其截止时通过所述自举电容使所述自
举电压输出端的电压进行自举抬升。

[0012] 于本发明的一实施例中，所述自举模块还包括缓冲器；所述缓冲器与所述自举电容连接，用于驱动所述自举模块进行电压抬升。

[0013] 于本发明的一实施例中，所述自举模块还包括第一逻辑门单元；所述第一逻辑门单元的第一输入端用于接收所述输入信号，所述第一逻辑门单元的第二输入端用于接收所
述计时信号的转换信号，以使所述第一逻辑门单元的输出端根据所述输入信号和所述转换
信号，输出所述控制MOS管的栅极电压。

[0014] 于本发明的一实施例中，所述驱动输出电路还包括：第二逻辑门单元，所述第二逻辑门单元的第一输入端用于接收所述计时信号，另一端用于接收所述输入信号，所述第二
逻辑门单元的输出端用于输出所述计时信号和所述输入信号的判断信号，并将所述判断信
号输入所述第一逻辑门单元的第二输入端。

[0015] 于本发明的一实施例中，所述驱动输出电路还包括：第三预驱动单元，分别与所述驱动模块、所述自举模块和所述计时模块连接，用于增强所述输入信号的驱动能力。

[0016] 于本发明的一实施例中，所述驱动输出电路还包括：电平转换模块，分别与所述计时模块和所述电荷泵模块连接，用于将所述计时信号进行电平转换，以输出与所述电荷泵
模块匹配的电平信号。

[0017] 于本发明的一实施例中，所述计时模块为电压比较器，所述电压比较器用于根据所述第一导通电压的大小变化，切换所述自举模块和所述电荷泵模块的工作状态。

[0018] 于本发明的一实施例中，所述驱动下管包括第一驱动下管和第二驱动下管，且所述第一驱动下管和第二驱动下管的连接点为所述信号输出端；所述第一驱动下管与所述自
举模块连接，用于接收所述自举模块提供的第一导通电压并导通，以使所述信号输出端输
出低电平信号；所述第二驱动下管与所述电荷泵模块连接，用于接收所述电荷泵模块提供
的第二导通电压并导通，以使所述信号输出端输出低电平信号。

[0019] 为实现上述目的及其他相关目的，本发明另一方面提供一种芯片，包括：所述驱动输出电路。

[0020] 于本发明的一实施例中，所述芯片为通讯接口芯片；所述通讯接口芯片用于针对至少两路输入信号进行驱动输出。

[0021] 为实现上述目的及其他相关目的，本发明最后一方面提供一种驱动输出方法，应用于所述的驱动输出电路；所述驱动输出方法包括：针对输入信号的电平持续时间输出计
时信号；根据所述输入信号向驱动模块提供第一导通电压；所述第一导通电压由自举模块
生成；根据所述计时信号向所述驱动模块提供第二导通电压；所述第二导通电压由电荷泵
模块生成。

[0022] 如上所述，本发明所述的驱动输出电路、芯片及驱动输出方法，具有以下有益效果：

[0023] 本发明利用NMOS(Negative channel‑Metal‑Oxide‑Semiconductor，N沟道金属氧化物半导体)管作为高电平驱动管，解决了传统CMOS(Complementary Metal Oxide 
Semiconductor，互补金属氧化物半导体)输出电路结构中，当I/O外输入电平超过I/O电路
工作电压时(I/O外输入电平超过芯片电源电压，且芯片电源无电时)出现的反向漏电问题。
本发明利用自举驱动技术驱动输出管在电平转换阶段形成强驱动，以完成高速信号传输，
利用电荷泵驱动辅助输出管维持稳态时的强驱动能力，通过自举电压与电荷泵两种模式的
动态切换，解耦瞬态阻抗和稳态阻抗，实现单路或多路I/O的高速信号传输。

附图说明

[0024] 图1显示为现有技术中的混合电压输出电路图。

[0025] 图2显示为本发明的驱动输出电路于一实施例中的原理示意图。

[0026] 图3显示为本发明的驱动输出电路于一实施例中的导通电压控制示意图。

[0027] 图4A显示为本发明的驱动输出电路于一实施例中的电路原理图。

[0028] 图4B显示为本发明的驱动输出电路于另一实施例中的电路原理图。

[0029] 图5显示为本发明的驱动输出电路于一实施例中的混合驱动电路图。

[0030] 图6显示为本发明的驱动输出电路于一实施例中的时序波形图。

[0031] 图7显示为本发明的驱动输出电路于另一实施例中的导通电压控制示意图。

[0032] 图8显示为本发明的驱动输出电路于另一实施例中的电路原理图。

[0033] 图9显示为本发明的芯片于一实施例中的芯片示意图。

[0034] 图10显示为本发明的芯片于一实施例中的通讯示意图。

[0035] 图11显示为本发明的驱动输出方法于一实施例中的原理流程图。

[0036] 元件标号说明

[0037] 1               驱动输出电路

[0038] 11              驱动模块

[0039] 12              自举模块

[0040] 13              计时模块

[0041] 14              电荷泵模块

[0042] S11～S13        步骤

具体实施方式

[0043] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施
例中的特征可以相互组合。

[0044] 需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸
绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也
可能更为复杂。

[0045] 本发明的实施例提供了一种动态混合驱动输出电路，在传输信号时，本发明的电路能够通过自举模块产生高压，迅速完成高电平传输，并且能够利用电荷泵输出高压维持
强上拉能力；同时电荷泵模块仅处理低速信号，对其驱动能力要求显著降低，由此大幅减小
了I/O电路面积和功耗。另一方面，本发明的电路通过利用上下两端双NMOS输出同时实现I/
O的栅氧可靠性和失电防漏电功能。

[0046] 以下将结合图2至图11详细阐述本实施例的一种驱动输出电路、芯片及驱动输出方法的原理及实施方式。

[0047] 请参阅图2，显示为本发明的驱动输出电路于一实施例中的原理示意图。如图2所示，所述驱动输出电路1用于对输入信号进行驱动并生成输出信号；所述驱动输出电路1包
括：驱动模块11、自举模块12、计时模块13和电荷泵模块14。

[0048] 所述计时模块13用于根据所述输入信号的电平持续时间输出计时信号。

[0049] 所述自举模块12用于根据所述输入信号生成第一导通电压。

[0050] 所述电荷泵模块14与所述计时模块13连接，用于根据所述计时信号生成第二导通电压。

[0051] 所述驱动模块11分别与所述自举模块12和所述电荷泵模块14连接。

[0052] 其中，所述驱动模块11包括驱动上管以及与所述驱动上管连接的驱动下管，且所述驱动上管与所述驱动下管的连接点为信号输出端；所述第一导通电压和所述第二导通电
压均用于使所述驱动上管和/或所述驱动下管导通，以使得所述信号输出端输出一输出信
号。

[0053] 请参阅图3，显示为本发明的驱动输出电路于一实施例中的导通电压控制示意图。如图3所示，于一实施例中，所述驱动上管包括第一驱动上管和第二驱动上管，且所述第一
驱动上管和第二驱动上管的连接点为所述信号输出端。

[0054] 所述第一驱动上管与所述自举模块12连接，用于接收所述自举模块12提供的第一导通电压并导通，以使所述信号输出端OUT输出高电平信号。

[0055] 所述第二驱动上管与所述电荷泵模块14连接，用于接收所述电荷泵模块14提供的第二导通电压并导通，以使所述信号输出端OUT输出高电平信号。

[0056] 请参阅图4A，显示为本发明的驱动输出电路于一实施例中的电路原理图。如图4A所示，输入信号输入驱动电路后，经过第一逻辑非门G1后分为三路：一路传输至第二逻辑非
门G2，进而将信号输入至自举(Bootstrap)模块12，自举模块12根据所输入的信号输出自举
电压，即第一导通电压VH，所述自举模块12分别连接至计时模块13和预驱动电路；第二路输
入至预驱动电路，所述预驱动电路连接至第一驱动上管HSA，具体地，所述预驱动电路由
PMOS管P1和NMOS管N1组成，P1和N1的栅极连接在一起并均连接至第一逻辑非门G1的输出
端，P1的漏极与N1的漏极连接并均连接至第一驱动上管HSA的栅极，P1的源极连接至自举模
块12的输出端；当P1导通时，第一导通电压VH输入至第一驱动上管HSA的栅极，使HSA管导
通，芯片电源VIO作为高电平信号由HSA管的源极输出；当N1导通时，HSA管的栅极电压被导
通的N1管拉低，进而HSA管截止。第一导通电压VH还输入至计时模块13，计时模块13连接至
开关S1的控制端，所述电荷泵模块14经由开关S1连接至第二驱动上管HSB的栅极，开关S1在
计时模块13输出为1的时候闭合，输出为0时断开；当计时模块13输出的计时信号为1时，开
关闭合，电荷泵(Charge Pump)模块14输出第二导通电压，使HSB管导通，芯片电源VIO作为
高电平信号由HSB管的源极输出；第三路输出至驱动下管N2。

[0057] 其中，第一驱动上管HSA是与自举模块连接的NMOS驱动管，产生强瞬态阻抗；第二驱动上管HSB是经由开关与电荷泵模块14连接的NMOS驱动管，产生强稳态阻抗。

[0058] 参照图4A，以输入信号是由0和1构成的信号为例示意性地描述驱动输出电路的工作过程。

[0059] (1)当输入信号为1，且计时模块13输出0时，第一逻辑非门G1输出0，使P1管导通，第一导通电压VH通过P1管输入至HSA管的栅极，并使HSA管导通，VIO作为高电平信号由HSA
管的源极输出，即I/O输出高电平信号。

[0060] (2)当输入信号为1，且计时模块13输出1时，开关S1闭合，HSA管弱导通，电荷泵模块14输出第二导通电压，使HSB管导通，VIO作为高电平信号由HSB管的源极输出，即I/O输出
高电平信号。

[0061] (3)当输入信号为0时，所述第一逻辑非门输出1，使得P1管截止、N1管导通，进而HSA管的栅极电压被拉低，HSA管截止，此时，若计时模块13未检测到高电平，输出信号为0，
开关S1断开，由此HSB管截止，第一逻辑非门的输出还使驱动下管N2管导通，N2管的漏极输
出低电平信号，即I/O输出低电平信号。

[0062] 请参阅图4B，显示为本发明的驱动输出电路于另一实施例中的电路原理图。本发明图4A和图4B的电路区别在于，在图4B中，G2分别连接至计时模块12和自举模块12，所述自
举模块12经由开关S2连接一电源VDD，所述计时模块13分别连接至开关S2和开关S1的控制
端，并且4A和图4B的电路控制逻辑的不同，图4A的实施例中，开关S1的控制信号是基于自举
模块12输出与计时模块13的输出进行逻辑转换后生成的；图4B的实施例中，开关S1的控制
信号仅基于计时模块13的输出生成，且计时模块13的输出还用于控制开关S2。

[0063] 如图4B所示，输入信号输入驱动电路后，经过第一逻辑非门后分为三路：一路传输至第二逻辑非门，进而将信号分别输入至自举模块12和计时模块13，自举模块12输出自举
电压，即第一导通电压VH，使HSA导通；另一路直接输入至由PMOS管和NMOS管构成的预驱动
电路，所述预驱动电路将第一导通电压VH驱动并输入至第一驱动上管HSA的栅极，使HSA导
通，VIO作为高电平信号由HSA的源极输出，即I/O输出高电平信号；当计时模块13输出计时
信号1时，一方面，开关S2闭合使自举模块的输出连接电源VDD，VDD作为HSA弱导通的导通电
压；另一方面开关S1闭合，电荷泵模块14输出第二导通电压，使HSB管导通，VIO作为高电平
信号由HSB的源极输出，即I/O输出高电平信号；第三路输出至驱动下管N2。

[0064] 请参阅图5，显示为本发明的驱动输出电路于一实施例中的混合驱动电路图。如图5所示，与图4B相对应地呈现了于一实施例中驱动输出电路的具体电路连接方式。于图5的
实施例中，所述计时信号为第一信号是指计时信号为0，所述计时信号为第二信号是指计时
信号为1。

[0065] 所述驱动模块还包括第一预驱动单元，所述第一预驱动单元与所述第一驱动上管HSA连接，用于对所述第一导通电压进行驱动并输出至所述第一驱动上管HSA的栅极。

[0066] 具体地，所述第一预驱动单元包括第一PMOS管PD1和第一NMOS管ND1。

[0067] 所述第一PMOS管PD1的栅极和所述第一NMOS管ND1的栅极连接并连接至第三逻辑非门G5的输出端，所述第一PMOS管PD1的漏极和所述第一NMOS管ND1的漏极连接并连接至所
述第一驱动上管HSA的栅极。

[0068] 所述第一PMOS管PD1用于在导通时将自举模块12输出的第一导通电压传输至所述第一驱动上管HSA。

[0069] 所述第一NMOS管ND1在导通时使所述第一驱动上管HSA截止。

[0070] 所述驱动模块包括第二预驱动单元，所述第二预驱动单元与所述第二驱动上管HSB连接，用于对所述第二导通电压Vcp进行驱动并输出至所述第二驱动上管HSB的栅极。

[0071] 具体地，所述第二预驱动单元包括第二PMOS管PD2和第二NMOS管ND2。

[0072] 所述第二PMOS管PD2的栅极和所述第二NMOS管ND2的栅极连接，所述第二PMOS管PD2的漏极和所述第二NMOS管ND2的漏极连接并连接至所述第二驱动上管HSB的栅极GA。

[0073] 所述第二PMOS管PD2用于在计时模块输出所述第二信号时导通，并在导通时将所述第二导通电压Vcp传输至所述第二驱动上管HSB的栅极，使得第二驱动上管HSB导通。

[0074] 所述第二NMOS管ND2用于在计时模块输出所述第一信号时导通，并在导通时使所述第二驱动上管HSB截止。

[0075] 所述自举模块12包括控制MOS管PM1和自举电容C1。

[0076] 所述控制MOS管PM1的漏极与所述自举电容C1连接，且所述控制MOS管PM1与所述自举电容C1连接点作为自举电压的输出节点Vboot。

[0077] 所述控制MOS管PM1用于在导通时向所述自举电容C1充电，在其截止时通过所述自举电容C1使所述自举电压输出端的电压进行自举抬升。

[0078] 所述自举模块包括缓冲器G7；所述缓冲器G7的输出端与所述自举电容C1连接，用于驱动所述自举模块进行电压抬升。

[0079] 所述驱动输出电路包括：第二逻辑门单元G3，所述第二逻辑门单元G3的第一输入端用于接收所述计时信号，另一端用于接收所述输入信号或者经逻辑非门驱动后的输入信
号，所述第二逻辑门单元G3基于所述计时信号和所述输入信号输出判断信号ENB_CP，并将
所述判断信号ENB_CP输入所述第一逻辑门单元G4的第二输入端。

[0080] 所述驱动输出电路包括第一逻辑门单元G4；所述第一逻辑门单元G4的第一输入端用于接收所述输入信号或者经逻辑非门驱动后的输入信号。所述第一逻辑门单元G4根据所
述输入信号和所述判断信号ENB_CP输出施加至所述控制MOS管PM1栅极的电压。

[0081] 所述驱动输出电路包括：第三预驱动单元(包括G1和G2)，用于对输入信号进行预驱动。

[0082] 需要说明的是，本发明中所涉及的逻辑门或逻辑门单元可以是单个的逻辑门，也可以是多个逻辑门进行串并联后形成的具有相同逻辑效果的逻辑门的电路组合。

[0083] 所述驱动输出电路还包括：电平转换模块，连接在第二逻辑门单元G3和第二预驱动单元之间，用于将所述计时信号经第二逻辑门单元G3后输出的判断信号ENB_CP进行电平
转换，以输出与所述电荷泵模块匹配的电平信号。

[0084] 于一实施例中，所述计时模块为计时模块；于另一实施例中，所述计时模块为电压比较器，所述电压比较器用于根据所述第一导通电压的大小变化，切换所述自举模块和所
述电荷泵模块的工作状态。

[0085] 需要说明的是，本发明所述的计时模块实现的是广义的计时功能，可以是针对高电平信号持续时间的直接计时。在其他实施例中，可以通过针对任何一个具有标识性的电
信号进行数值的检测，并将检测的数值与设定值进行比较，所检测的结果随时间变化，即带
有时间属性，因而，可以变相地实现计时功能。例如，图5中的自举模块的输出节点Vboot处
的电压作为一标识性的电信号，检测Vboot节点的电压，当Vboot处的电压低于预设阈值时，
将电荷泵模块14输出的电压输入至HSB管的栅极。

[0086] 参照图5，以输入信号是由0和1构成的信号为例示意性地描述所述驱动输出电路的具体工作过程如下：

[0087] (1)输入信号由1变为0时，逻辑非门G1的输出为1，逻辑非门G2的输出变为0，第四逻辑非门G6的输出变为1，由此，NMOS管LS栅极GL的电压被拉高，NMOS管LS导通，信号输出端
OUT输出为低电平信号，即I/O输出低电平信号。由于第二逻辑非门G2输出0，因此，计时模块
13在对高电平进行计时，由于检测不到高电平，其输出为0，进而第二逻辑门单元G3输出的
判断信号ENB_CP为1，第一逻辑门单元G4的输出为0，PM1栅极的电压被拉低，PM1导通，自举
电压恢复至VDD，为下次自举作好准备。同时，第二逻辑非门G2的输出依次经过缓冲器G7、第
三逻辑非门G5后输出1，由此，ND1导通，第一驱动上管HSA栅极的电压被拉低，HSA截止；而
且，判断信号ENB_CP为1时ND2导通，施加至第二驱动上管HSB栅极的电压被拉低，HSB截止，
两组NMOS即HSA和HSB均截止，OUT被有效拉低，即I/O输出低电平。。

[0088] (2)输入信号由0变为1时，分为两种情况：

[0089] (2.1)输入信号为高频信号，其高电平持续时间低于计时模块13设定值，即计时模块13始终为第一信号0，并没有输出第二信号1的可能性，此时，仅通过自举模块12实现驱动
输出。在输入信号由0变为1时，输入信号依次经过G1、G2、G6后输出0，施加至NMOS管栅极GL
的电压被拉低，NMOS管LS截止；然后，输入信号依次经过G1、G2后输出1，并分别进入计时模
块13、G3的一输出端、G4的一输出端，计时模块13输出的计时信号为0，由此，G3输出ENB_CP
为1，G4输出1，进而，PM1的栅级电压被拉高，PM1截止，Vboot节点处的电压被自举至接近两
倍VDD水平；另一方面，G2的输出依次经过缓冲器G7、G5后输出0，由此，PD1导通，自举后的电
压被传输至第一驱动上管HAS的栅极，HSA导通。信号输出端OUT被迅速拉高，完成高电平传
输，即I/O输出高电平。由于PM1的VDG(漏极与栅极之间的电压差)高于其阈值电压，节点
Vboot将向VDD开始放电，随着节点Vboot放电，PM1的漏极与栅极之间的电压差VDG变小，放电
速度逐渐变慢。所述放电引起节点Vboot处的电压逐渐降低，HSA的栅极电压随之下降，HSA
的阻抗逐渐增大，但信号传输已经完成，并不再需要强上拉能力，因此不影响传输结果。由
此可知，通过自举模块可以在短时间内使HSA获得较小的瞬态阻抗。

[0090] (2.2)输入信号为低频信号，其高电平持续时间超过计时模块设定值，即计时模块13在高电平计时时间达到设定值时输出第二信号，此时，需要自举模块12与电荷泵模块14
进行混合驱动输出。在计时模块13输出1之前，电路工作状态同(2.1)的工作过程，完成信号
传输过程。当计时模块13达到设定值输出1时，判断信号ENB_CP被置为0，G4输出为0，PM1管
的栅极电压被拉低，PM1管导通，节点Vboot的电压被恢复至VDD。另一方面，G2输出1，再依次
经过缓冲器G7、第三逻辑非门G5后输出0，由此，PD1仍导通，HSA栅极的电压被维持在VDD，提
供较弱的上拉能力；判断信号ENB_CP经过电平转换模块传输至PD2的栅极，使PD2导通，从而
将电荷泵模块的输出Vcp传输至HSB栅极，使HSB导通，实现较强上拉能力。

[0091] 请参阅图6，显示为本发明的驱动输出电路于一实施例中的时序波形图。如图6所示，图6(a)呈现了输入信号为高频信号时，通过本发明的驱动输出电路时呈现的时序变化，
图6(b)呈现了输入信号为低频信号时，通过本发明的驱动输出电路时呈现的时序变化。

[0092] 如图6(a)所示，输入信号由0变1时，节点Vboot瞬间被自举至较高电压，由于PM1的VDG(漏极与栅极之间的电压差)高于其阈值电压，节点Vboot将向VDD开始放电，该放电引起
节点Vboot处的电压逐渐降低，HSA的栅极电压随之下降，HSA的阻抗逐渐增大，但信号传输
已经完成，并不再需要强上拉能力，因此不影响传输结果。

[0093] 如图6(b)所示，输入信号由0变1时，计时模块13在高电平计时时间未达到设定值时，通过自举模块进行驱动输出，在超出设定值后，计时模块13输出1，由此将自举模块的驱
动输出切换为电压VDD，进而HSA的栅极电压保持较弱的上拉能力，将电荷泵模块14的输出
电压Vcp传输至HSB的栅极，进而HSB的栅极电压具备强上拉能力，使得输出端OUT继续输出
高电平，即I/O输出高电平。

[0094] 在其他实施例中，所述输入信号也可以其他数字、高频或低频信号。

[0095] 请参阅图7，显示为本发明的驱动输出电路于另一实施例中的导通电压控制示意图。如图7所示，所述驱动下管包括第一驱动下管和第二驱动下管，且所述第一驱动下管和
第二驱动下管的连接点为所述信号输出端。由此，使得控制上端NMOS管的方式也可以应用
在下端NMOS管上，实现同等驱动能力的同时，减小下端NMOS管的面积，具体为下端NMOS管通
过自举模块实现较小的瞬态阻抗，避免了现有技术中为减小阻抗而增大电路面积的情况。

[0096] 如图7所示，所述驱动上管包括第一驱动上管和第二驱动上管，且所述第一驱动上管和第二驱动上管的连接点为所述信号输出端。

[0097] 所述第一驱动上管与所述自举模块连接，用于接收所述自举模块提供的第一导通电压A1并导通，以使所述信号输出端输出高电平信号。

[0098] 所述第二驱动上管与所述电荷泵模块连接，用于接收所述电荷泵模块提供的第二导通电压A2并导通，以使所述信号输出端输出高电平信号。

[0099] 所述第一驱动下管与所述自举模块或另一自举模块连接，用于接收自举模块提供的第一导通电压B1并导通，以使所述信号输出端输出低电平信号。

[0100] 所述第二驱动下管与所述电荷泵模块或另一电荷泵模块连接，用于接收电荷泵模块提供的第二导通电压B2并导通，以使所述信号输出端输出低电平信号。

[0101] 请参阅图8，显示为本发明的驱动输出电路于另一实施例中的电路原理图。如图8所示，呈现了与图7原理一致的电路连接方式。以输入信号为低频信号，说明该电路的具体
工作原理：对于驱动上管，在计时模块13输出1之前，通过自举电压VH实现HSA导通，进而信
号输出端OUT输出高电平信号，在计时模块13输出1后，通过电荷泵模块输出的电压实现HSB
导通，进而输出高电平信号；对于驱动下管，在计时模块13输出1之前，通过自举电压VH2实
现第一驱动下管HLA导通，进而信号输出端OUT输出低电平信号，在计时模块13输出1后，通
过电荷泵模块14输出的电压实现第二驱动下管HLB导通，进而信号输出端OUT输出低电平信
号。

[0102] 请参阅图9，显示为本发明的芯片于一实施例中的芯片示意图。如图9所示，本发明所述的芯片，包括：如图2至图10所述的驱动输出电路。

[0103] 请参阅图10，显示为本发明的芯片于一实施例中的通讯示意图。如图10所示，所述芯片为通讯接口芯片；所述通讯接口芯片用于针对至少两路I/O输入信号进行驱动输出。如
图10中，输入信号1、输入信号2、…输入信号n作为多路I/O进行高速通讯，经过本发明的驱
动输出电路后，输出信号为：输入信号1＇、输入信号2＇、…、输入信号n＇。

[0104] 于实际应用中，为了提高系统通讯速度，I3C(Improved Inter Integrated Circuit，改进型集成电路总线)协议被采用，芯片同时需要兼容I2C(Inter Integrated 
Circuit，集成电路总线)协议。

[0105] 当I3C协议中多路I/O传输高速信号时，若需要满足较大的电荷泵驱动能力时将占用大量芯片面积并伴随较大的功耗。此外，自举驱动NMOS技术常常被用来做芯片内部采样
时钟，实现高速采样，但其仅能维持采样管很短时间内低阻抗特性，因此，几乎没有被直接
应用到I/O电路中。

[0106] 本发明采用自举与电荷泵动态混合驱动应用在多路I/O高速通讯接口中。通过使用动态混合驱动高压NMOS管进行上拉，在多路I/O高速通讯时，仅通过较小的电路面积或电
路制作成的芯片面积以及较小的功耗，即可实现同时兼顾栅氧可靠性和失电防漏电功能。

[0107] 请参阅图11，显示为本发明的驱动输出方法于一实施例中的原理流程图。所述驱动输出方法应用于如图2至图10所述驱动输出电路。如图11所示，所述驱动输出方法具体包
括以下几个步骤：

[0108] S11，针对输入信号的电平持续时间输出计时信号。

[0109] S12，根据所述输入信号向驱动模块提供第一导通电压；所述第一导通电压由自举模块生成。

[0110] S13，根据所述计时信号向所述驱动模块提供第二导通电压；所述第二导通电压由电荷泵模块生成。

[0111] 本发明所述的驱动输出方法的保护范围不限于本实施例列举的步骤执行顺序，凡是根据本发明的原理所做的现有技术的步骤增减、步骤替换所实现的方案都包括在本发明
的保护范围内。

[0112] 本发明所述的驱动输出电路可以实现本发明所述的驱动输出方法，但本发明所述的驱动输出方法的实现装置包括但不限于本实施例列举的驱动输出电路的结构，凡是根据
本发明驱动输出电路的原理所做的现有技术的结构变形和替换，都包括在本发明的保护范
围内。

[0113] 综上所述，本发明所述驱动输出电路、芯片及驱动输出方法利用NMOS管作为高电平驱动管，解决了传统CMOS输出电路结构中，当I/O外输入电平超过I/O电路工作电压时出
现的反向漏电问题。本发明利用自举驱动技术驱动输出管在电平转换阶段形成强驱动，以
完成高速信号传输，利用较弱电荷泵驱动辅助输出管维持稳态时的强驱动能力，通过自举
电压与电荷泵两种模式的动态切换，解耦瞬态阻抗和稳态阻抗，实现单路或多路I/O的高速
信号传输。本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0114] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。