一种基于菊花链级联数据产生系统的数据同步产生方法

摘要

本发明提出了一种基于菊花链级联数据产生系统的数据同步产生方法，通过设置多组级联连接的数据生成系统，通过级联的形式对触发信号和时钟信号进行同步处理，从而实现多通道的数据同步生成。与现有技术相比，本发明通过上述设置实现了低成本、高精度、多通道、可简便删减增加通道的多通道同步数据生成。

权利要求

1.一种基于菊花链级联数据产生系统的数据同步产生方法，与外部触发信号连接，进行多通道同步产生数据并进行数据的输出，其特征在于，包括以下步骤：步骤1：根据实际处理需求设置相应数量的多组数据产生系统；

步骤2：对多组数据产生系统设置级数顺序，然后进行级联的数据产生系统的搭建，搭建的操作为：将第一级的数据产生系统连接外部触发信号，然后从第二级的数据产生系统开始，依次连接前一级的触发信号作为当前级的触发信号；在第一级的数据产生系统中设置晶振单元进行时钟信号的生成，然后从第二级的数据产生系统开始，依次连接前一级的时钟信号作为当前级的时钟信号；

步骤3：对级联的数据产生系统进行时钟信号和触发信号的逐级同步对齐；

步骤4：通过上位机向FPGA单元发送芯片配置数据及待产生的数据；

步骤5：FPGA单元将待产生的数据存储至SDRAM存储模块，然后进行数据产生的相关配置；

步骤6：以第n级数据产生系统的时钟扇出单元发出的时钟信号为基准，分别调节前n‑1级系统的时钟扇出单元的输出信号相位；

步骤7：以第n级数据产生系统的触发信号为基准，分别调节前n‑1级数据产生系统的触发信号相位；

步骤8：当n级系统的触发信号和时钟信号同时有效时，各级数据产生系统在采样时钟下开始输出产生的数据流；

所述步骤6中，当第k‑1级的数据产生系统的时钟扇出单元输出的时钟信号与第k级数据产生系统的时钟扇出单元的时钟信号时间之间的间隔为tL，则将第k级系统时钟扇出芯片延时(n‑k)*tL后再进行时钟信号的输出，从而实现级联的数据产生系统中的时钟信号的相位对齐；

所述数据产生系统中还设置有第一延时线单元，所述第一延时线单元包括延时线芯片，所述延时线芯片的输入端连接计数延时模块，第一延时线单元的输出端连接FPGA单元；

通过第一延时线单元对当前级的数据生成系统中的触发信号进行再次调节；

所述步骤7中，当第k‑1级数据产生系统的触发信号与第k级数据产生系统的触发信号之间的时间间隔为tD，则通过第k级系统的计数延时模块和第一延时线单元进行两级调节，将触发信号延时(n‑k)*tD后再发回到FPGA单元，从而实现n级的级联的数据生成系统的触发信号均在一个采样时钟周期内。

2.如权利要求1所述的一种基于菊花链级联数据产生系统的数据同步产生方法，其特征在于，所述步骤1中采用的一组所述数据产生系统包括：FPGA单元、触发信号生成模块、第一缓冲扇出单元、晶振单元、第二缓冲扇出单元、PLL单元、时钟扇出单元、SDRAM存储单元、FMC连接器；所述FPGA单元中设置有计数延时模块；

所述触发信号生成模块与FPGA单元之间进行使能信号的连接；所述触发信号生成模块还通过触发信号与第一缓冲扇出单元进行连接，并通过第一缓冲扇出单元与FPGA单元的计数延时模块连接；所述FPGA单元分别与上位机和FMC连接器连接；

所述第二缓冲扇出单元与PLL单元连接后与时钟扇出单元连接，并通过时钟扇出单元分别与SDRAM存储单元和FMC连接器连接；所述FMC连接器输出产生的数据。

3.如权利要求2所述的一种基于菊花链级联数据产生系统的数据同步产生方法，其特征在于，所述步骤2中，关于级联的数据产生系统中触发信号的级联搭建的具体操作为：在第一级数据产生系统的触发信号生成模块上连接外部触发信号作为初始的触发信号；然后将第一级数据产生系统的触发信号生成模块输出的触发信号经过第一级数据产生系统的第一缓冲扇出单元处理后连接到第二级数据产生系统的触发信号生成模块作为第二级数据产生系统的触发信号；依次类推，从第二级数据产生系统开始，依次将前一级的数据产生系统的触发信号生成模块输出的触发信号经过对应的第一缓冲扇出单元处理后连接到当前级的数据产生系统的触发信号生成模块作为当前级的数据生成系统的触发信号。

4.如权利要求2所述的一种基于菊花链级联数据产生系统的数据同步产生方法，其特征在于，所述步骤2中，关于级联的数据产生系统中时钟信号的级联搭建的具体操作为：将第一级数据产生系统的晶振单元连接在第二缓冲扇出单元上作为初始时钟信号，然后将第一级数据产生系统的第二缓冲扇出单元输出的时钟信号连接到第二级数据产生系统上作为第二级数据产生系统的时钟信号；依次类推，从第二级数据产生系统开始，依次将前一级的数据产生系统的第二缓冲扇出单元输出的时钟信号发送到当前级的数据产生系统的第二缓冲扇出单元作为当前级的数据产生系统的时钟信号。

5.如权利要求2所述的一种基于菊花链级联数据产生系统的数据同步产生方法，其特征在于，所述数据产生系统中还设置有第二延时线单元，所述第二延时线单元包括延时线芯片，所述延时线芯片的输入端连接时钟扇出单元，第二延时线单元的输出端连接FPGA单元；所述时钟扇出单元通过第二延时线单元进行时钟信号的再次调节。

说明书

一种基于菊花链级联数据产生系统的数据同步产生方法

技术领域

[0001] 本发明属于信号源数字化测试技术领域，具体地说，涉及一种基于菊花链级联数据产生系统的数据同步产生方法。

背景技术

[0002] 信号源广泛应用于电子装备、设备研制、生产和维护保障的场景中。随着计算机和各种数字信号处理技术的广泛应用，其数字化部分的比重正在以极快的速度发展，作为通用信号源的重要组成部分——数据产生系统，在现代数字化测试领域内发挥着十分重要的作用。比如在核爆炸信号参数化分析，电子战监控系统测试等这些真实信号场景难以复现或风险代价极高的测试环境下，数据产生系统可以搭配数据处理系统以及调理模块组成任意波形发生器，任意波形发生器可以准确模拟还原这些“真实信号”；数据产生系统还可用于验证高速数模转换芯片，进行半导体器件功能测试，进行符合新兴标准的合规性和互操作性测试等。但是随着技术的发展，数字系统设备的集成度越来越高，在这些设备的测试过程中，往往需要提供多路具有精密相位关系的数据输出信号。比如量子计算机的运算需要多路具有准许相位关系的电压信号，并行总线测试需要提供多路并行数据，3D数字成像系统需要多种数字化激励源互相配合，测试整个系统。从以上举例不难发现，现代化数字化测试系统往往需要多路具有精密相位关系的数据信号。

[0003] 多通道的数据产生系统，需要解决时钟同步和触发信号同步的问题。当前的方案，一般是根据实际所需的通道数，选择对应通道数目的缓冲扇出或时钟扇出芯片。缓冲扇出芯片到每个通道的子系统采用相同长度和材质的线缆，保证各通道时钟和触发同步。

[0004] 而针对上述现有的多通道的数据产生系统，存在以下不足：

[0005] 缺陷1、扩展性不好，缓冲扇出或时钟扇出芯片通道数目有限，扩展性有限。此外，在系统设计之初，为了预留一定的扩展性，需要选用多通道的时钟扇出缓冲扇出芯片，但实际可能会有很多通道不用，造成资源浪费。此外，不用的通道还需要加负载电阻，否则产生的反射信号会影响时钟信号完整性；

[0006] 缺陷2、由于所有通道的时钟和触发信号都要从一个中心节点扇出，对时钟扇出芯片的扇出能力要求较高，对触发信号的负载要求也较高，故扇出电路的设计成本相对较高；

[0007] 问题3、系统拓扑和结构设计上要求较高，需要有一个中心节点，使得中心节点到所有通道的时钟和触发信号经过的路径长度一致。特别是当通道数较多时，较远的通道和较近的通道，物理位置间隔较远，但由于要保证时钟和触发信号线缆的长度一致，故硬件设计和布线上更困难。

发明内容

[0008] 本发明针对现有技术的上述缺点，提出了一种基于菊花链级联数据产生系统的数据同步产生方法，通过设置多组级联连接的数据生成系统，通过级联的形式对触发信号和时钟信号进行同步处理，从而实现多通道的数据同步生成。与现有技术相比，本发明通过上述设置实现了低成本、高精度、多通道、可简便删减增加通道的多通道同步数据生成。

[0009] 本发明具体实现内容如下：

[0010] 本发明提出了一种基于菊花链级联数据产生系统的数据同步产生方法，与外部触发信号连接，进行多通道同步产生数据并进行数据的输出，所述方法包括以下步骤：

[0011] 步骤1：根据实际处理需求设置相应数量的多组数据产生系统；

[0012] 步骤2：对多组数据产生系统设置级数顺序，然后进行级联的数据产生系统的搭建，搭建的操作为：将第一级的数据产生系统连接外部触发信号，然后从第二级的数据产生系统开始，依次连接前一级的触发信号作为当前级的触发信号；在第一级的数据产生系统中设置晶振单元进行时钟信号的生成，然后从第二级的数据产生系统开始，依次连接前一级的时钟信号作为当前级的时钟信号；

[0013] 步骤3：对级联的数据产生系统进行时钟信号和触发信号的逐级同步对齐；

[0014] 步骤4：通过上位机向FPGA单元发送芯片配置数据及待产生的数据；

[0015] 步骤5：FPGA单元将待产生的数据存储至SDRAM存储模块，然后进行数据产生的相关配置；

[0016] 步骤6：以第n级数据产生系统的时钟扇出单元发出的时钟信号为基准，分别调节前n‑1级系统的时钟扇出单元的输出信号相位；

[0017] 步骤7：以第n级数据产生系统的触发信号为基准，分别调节前n‑1级数据产生系统的触发信号相位；

[0018] 步骤8：当n级系统的触发信号和时钟信号同时有效时，各级数据产生系统在采样时钟下开始输出产生的数据流。

[0019] 为了更好地实现本发明，进一步地，所述步骤1中采用的一组所述所述数据产生系统包括：FPGA单元、触发信号生成模块、第一缓冲扇出单元、晶振单元、第二缓冲扇出单元、PLL单元、时钟扇出单元、SDRAM存储单元、FMC连接器；所述FPGA单元中设置有计数延时模块；

[0020] 所述触发信号生成模块与FPGA单元之间进行使能信号的连接；所述触发信号生成模块还通过触发信号与第一缓冲扇出单元进行连接，并通过第一缓冲扇出单元与FPGA单元的计数延时模块连接；所述FPGA单元分别与上位机和FMC连接器连接；

[0021] 所述第二缓冲扇出单元与PLL单元连接后与时钟扇出单元连接，并通过时钟扇出单元分别与SDRAM存储单元和FMC连接器连接；所述FMC连接器输出产生的数据。

[0022] 为了更好地实现本发明，进一步地，所述步骤2中，关于级联的数据产生系统中触发信号的级联搭建的具体操作为：

[0023] 在第一级数据产生系统的触发信号生成模块上连接外部触发信号作为初始的触发信号；然后将第一级数据产生系统的触发信号生成模块输出的触发信号经过第一级数据产生系统的第一缓冲扇出单元处理后连接到第二级数据产生系统的触发信号生成模块作为第二级数据产生系统的触发信号；依次类推，从第二级数据产生系统开始，依次将前一级的数据产生系统的触发信号生成模块输出的触发信号经过对应的第一缓冲扇出单元处理后连接到当前级的数据产生系统的触发信号生成模块作为当前级的数据生成系统的触发信号。

[0024] 为了更好地实现本发明，进一步地，所述步骤2中，关于级联的数据产生系统中时钟信号的级联搭建的具体操作为：

[0025] 将第一级数据产生系统的的晶振单元连接在第二缓冲扇出单元上作为初始时钟信号，然后将第一级数据产生系统的第二缓冲扇出单元输出的时钟信号连接到第二级数据产生系统上作为第二级数据产生系统的时钟信号；依次类推，从第二级数据产生系统开始，依次将前一级的数据产生系统的第二缓冲扇出单元输出的时钟信号发送到当前级的数据产生系统的第二缓冲扇出单元作为当前级的数据产生系统的时钟信号。

[0026] 为了更好地实现本发明，进一步地，所述步骤6中，当第k‑1级的数据产生系统的时钟扇出单元输出的时钟信号与第k级数据产生系统的时钟扇出单元的时钟信号时间之间的间隔为tL，则将第k级系统时钟扇出芯片延时(n‑k)*tL后再进行时钟信号的输出，从而实现级联的数据产生系统中的时钟信号的相位对齐。

[0027] 为了更好地实现本发明，进一步地，所述所述数据产生系统中还设置有第一延时线单元，所述第一延时线单元包括延时线芯片，所述延时线芯片的输入端连接计数延时模块，第一延时线单元的输出端连接FPGA单元；通过第一延时线单元对当前级的数据生成系统中的触发信号进行再次调节。

[0028] 为了更好地实现本发明，进一步地，所述步骤7中，当第k‑1级数据产生系统的触发信号与第k级数据产生系统的触发信号之间的时间间隔为tD，则通过第k级系统的计数延时模块和第一延时线单元进行两级调节，将触发信号延时(n‑k)*tD后再发回到FPGA单元，从而实现n级的级联的数据生成系统的触发信号均在一个采样时钟周期内。

[0029] 为了更好地实现本发明，进一步地，所述数据产生系统中还设置有第二延时线单元，所述第二延时线单元包括延时线芯片，所述延时线芯片的输入端连接时钟扇出单元，第二延时线单元的输出端连接FPGA单元；所述时钟扇出单元通过第二延时线单元进行时钟信号的再次调节。

[0030] 本发明还提出了一种菊花链式数据同步产生系统，与外部触发信号连接，进行多通道同步产生数据并进行数据的输出，所述菊花链式数据同步产生系统包括上位机以及多组数据产生系统，每组所述数据产生系统均与上位机连接，且所述数据产生系统之间以级联的方式进行时钟信号和触发信号的连接；

[0031] 一组所述数据产生系统包括：FPGA单元、触发信号生成模块、第一缓冲扇出单元、晶振单元、第二缓冲扇出单元、PLL单元、时钟扇出单元、SDRAM存储单元、FMC连接器；所述FPGA单元中设置有计数延时模块；

[0032] 所述触发信号生成模块与FPGA单元之间进行使能信号的连接；所述触发信号生成模块还通过触发信号与第一缓冲扇出单元进行连接，并通过第一缓冲扇出单元与FPGA单元的计数延时模块连接；所述FPGA单元分别与上位机和FMC连接器连接；

[0033] 所述第二缓冲扇出单元与PLL单元连接后与时钟扇出单元连接，并通过时钟扇出单元分别与SDRAM存储单元和FMC连接器连接；所述FMC连接器输出产生的数据；

[0034] 每组数据产生系统之间的构成的级联结构为：

[0035] 第一级的数据产生系统的触发信号生成模块连接外部触发信号，并依次经过第一缓冲扇出单元与第二级的数据产生系统的触发信号生成模块之间进行触发信号连接；第二级之后的数据产生系统中的触发信号生成模块，都与对应的上一级数据产生系统的第一缓冲扇出单元之间进行触发信号连接；

[0036] 第一级的数据产生系统的第二缓冲扇出单元与第一级的数据产生系统中的晶振单元之间进行时钟信号连接，并通过第二缓冲扇出单元与第二级的数据产生系统的第二缓冲扇出单元进行时钟信号连接；第二级之后的数据产生系统的第二缓冲扇出单元与对应的上一级数据产生系统的缓冲扇出单元之间进行时钟信号连接。

[0037] 为了更好地实现本发明，进一步地，所述数据产生系统中还设置有第一延时线单元，所述第一延时线单元包括延时线芯片，所述延时线芯片的输入端连接计数延时模块，第一延时线单元的输出端连接FPGA单元。

[0038] 为了更好地实现本发明，进一步地，所述所述数据产生系统中还设置有电源模块，所述电源模块与所述第一延时线单元的延时线芯片连接。

[0039] 为了更好地实现本发明，进一步地，所述数据产生系统中还设置有第二延时线单元，所述第二延时线单元包括延时线芯片，所述延时线芯片的输入端连接时钟扇出单元，第二延时线单元的输出端连接FPGA单元。

[0040] 为了更好地实现本发明，进一步地，所述所述数据产生系统中还设置有电源模块，所述电源模块与所述第二延时线单元的延时线芯片连接。

[0041] 为了更好地实现本发明，进一步地，所述延时线芯片采用ADI公司的SY100EP195芯片。

[0042] 为了更好地实现本发明，进一步地，所述时钟扇出单元采用ADI公司的HMC7044芯片。

[0043] 为了更好地实现本发明，进一步地，所述数据产生系统中还设置有电源模块，所述电源模块分别与所述触发信号生成模块、FPGA单元、第一缓冲扇出单元、第二缓冲扇出单元、晶振单元、PLL单元、时钟扇出单元、缓冲扇出单元连接。

[0044] 为了更好地实现本发明，进一步地，所述时钟扇出单元采用ADI公司的HMC7044芯片。

[0045] 本发明与现有技术相比具有以下优点及有益效果：

[0046] 本发明通过菊花链的方式去中心化，解决了中心节点导致的结构和布线的困难；此外由于菊花莲中的每一级只需扩展到下一级，故无需很高的时钟扇出，也降低了出发信号的负载；对于扩展性，菊花莲只需一级一级进行扩展即可，扩展能力不受时钟扇出能力的影响。增加输出通道后，只需从软件上更改前n‑1级的延时即可实现时钟和触发的同步，无需更改硬件，故扩展能力很强。

附图说明

[0047] 图1为本发明多级级联的数据产生系统的示意图；

[0048] 图2为本发明采样时钟和触发信号相位对其下的数据输出工作周期示意图；

[0049] 图3为本发明两个数据产生系统级联的系统结构示意图。

具体实施方式

[0050] 为了更清楚地说明本发明实施例的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本发明中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0051] 在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

[0052] 实施例1：

[0053] 本实施例提出了一种基于菊花链级联数据产生系统的数据同步产生方法，如图1、图3所示，与外部触发信号连接，进行多通道同步产生数据并进行数据的输出，所述方法包括以下步骤：

[0054] 步骤1：根据实际处理需求设置相应数量的多组数据产生系统；

[0055] 步骤2：对多组数据产生系统设置级数顺序，然后进行级联的数据产生系统的搭建，搭建的操作为：将第一级的数据产生系统连接外部触发信号，然后从第二级的数据产生系统开始，依次连接前一级的触发信号作为当前级的触发信号；在第一级的数据产生系统中设置晶振单元进行时钟信号的生成，然后从第二级的数据产生系统开始，依次连接前一级的时钟信号作为当前级的时钟信号；

[0056] 步骤3：对级联的数据产生系统进行时钟信号和触发信号的逐级同步对齐；

[0057] 步骤4：通过上位机向FPGA单元发送芯片配置数据及待产生的数据；

[0058] 步骤5：FPGA单元将待产生的数据存储至SDRAM存储模块，然后进行数据产生的相关配置；

[0059] 步骤6：以第n级数据产生系统的时钟扇出单元发出的时钟信号为基准，分别调节前n‑1级系统的时钟扇出单元的输出信号相位；

[0060] 步骤7：以第n级数据产生系统的触发信号为基准，分别调节前n‑1级数据产生系统的触发信号相位；

[0061] 步骤8：当n级系统的触发信号和时钟信号同时有效时，各级数据产生系统在采样时钟下开始输出产生的数据流。

[0062] 进一步地，所述步骤1中采用的一组所述所述数据产生系统包括：FPGA单元、触发信号生成模块、第一缓冲扇出单元、晶振单元、第二缓冲扇出单元、PLL单元、时钟扇出单元、SDRAM存储单元、FMC连接器；所述FPGA单元中设置有计数延时模块；

[0063] 所述触发信号生成模块与FPGA单元之间进行使能信号的连接；所述触发信号生成模块还通过触发信号与第一缓冲扇出单元进行连接，并通过第一缓冲扇出单元与FPGA单元的计数延时模块连接；所述FPGA单元分别与上位机和FMC连接器连接；

[0064] 所述第二缓冲扇出单元与PLL单元连接后与时钟扇出单元连接，并通过时钟扇出单元分别与SDRAM存储单元和FMC连接器连接；所述FMC连接器输出产生的数据。

[0065] 进一步地，所述步骤2中，关于级联的数据产生系统中触发信号的级联搭建的具体操作为：

[0066] 在第一级数据产生系统的触发信号生成模块上连接外部触发信号作为初始的触发信号；然后将第一级数据产生系统的触发信号生成模块输出的触发信号经过第一级数据产生系统的第一缓冲扇出单元处理后连接到第二级数据产生系统的触发信号生成模块作为第二级数据产生系统的触发信号；依次类推，从第二级数据产生系统开始，依次将前一级的数据产生系统的触发信号生成模块输出的触发信号经过对应的第一缓冲扇出单元处理后连接到当前级的数据产生系统的触发信号生成模块作为当前级的数据生成系统的触发信号。

[0067] 进一步地，所述步骤2中，关于级联的数据产生系统中时钟信号的级联搭建的具体操作为：

[0068] 将第一级数据产生系统的的晶振单元连接在第二缓冲扇出单元上作为初始时钟信号，然后将第一级数据产生系统的第二缓冲扇出单元输出的时钟信号连接到第二级数据产生系统上作为第二级数据产生系统的时钟信号；依次类推，从第二级数据产生系统开始，依次将前一级的数据产生系统的第二缓冲扇出单元输出的时钟信号发送到当前级的数据产生系统的第二缓冲扇出单元作为当前级的数据产生系统的时钟信号。

[0069] 进一步地，所述步骤6中，当第k‑1级的数据产生系统的时钟扇出单元输出的时钟信号与第k级数据产生系统的时钟扇出单元的时钟信号时间之间的间隔为tL，则将第k级系统时钟扇出芯片延时(n‑k)*tL后再进行时钟信号的输出，从而实现级联的数据产生系统中的时钟信号的相位对齐。

[0070] 进一步地，所述所述数据产生系统中还设置有第一延时线单元，所述第一延时线单元包括延时线芯片，所述延时线芯片的输入端连接计数延时模块，第一延时线单元的输出端连接FPGA单元；通过第一延时线单元对当前级的数据生成系统中的触发信号进行再次调节。

[0071] 进一步地，所述步骤7中，当第k‑1级数据产生系统的触发信号与第k级数据产生系统的触发信号之间的时间间隔为tD，则通过第k级系统的计数延时模块和第一延时线单元进行两级调节，将触发信号延时(n‑k)*tD后再发回到FPGA单元，从而实现n级的级联的数据生成系统的触发信号均在一个采样时钟周期内。

[0072] 进一步地，所述数据产生系统中还设置有第二延时线单元，所述第二延时线单元包括延时线芯片，所述延时线芯片的输入端连接时钟扇出单元，第二延时线单元的输出端连接FPGA单元；所述时钟扇出单元通过第二延时线单元进行时钟信号的再次调节。

[0073] 工作原理：本发明具体的思路步骤如下：

[0074] 1)将数据产生系统通过统一规格的专用同轴线，以菊花链拓扑方式进行级联。

[0075] 2)上位机通过PCIe总线接口，向FPGA发送各芯片配置数据以及待产生的数据。

[0076] 3)每一级数据产生模块对应一台上位机，上位机通过PCIe总线接口，向数据产生系统的FPGA芯片发送各模块配置信息以及待产生的数据。

[0077] 4)FPGA将待产生的数据存储至存储模块，然后配置其他模块。

[0078] 5)以第n级系统时钟扇出信号为基准，分别调节前n‑1级系统的时钟扇出芯片输出信号相位。保证n级系统时钟扇出信号相位对齐。

[0079] 6)将外部触发信号连接到第一级系统的触发模块，并完成触发。

[0080] 7)以第n级触发信号为基准，分别调节前n‑1级系统的触发信号相位。保证n级系统触发信号相位精密对齐。

[0081] 8)当n级系统的触发信号同时有效时，系统开始输出数据流。

[0082] 其中，需要注意的是：

[0083] 1、每一级系统的硬件布局均是相同的，级联时选择专用统一规格的同轴线；

[0084] 2、第一级系统选择晶振作为自身时钟源，选择外部触发信号作为触发源，后一级系统分别选择前一级的缓冲扇出信号以及触发输出信号作为自身的时钟源和触发源；

[0085] 3、在物理上级联后，每一级系统确定了自己所属的层级，随即选择时钟扇出芯片对应延时的时间。假设第k‑1级时钟扇出信号与第k级时钟扇出信号时间间隔为tL，则第k级系统时钟扇出芯片应该延时(n‑k)*tL后再输出时钟信号；

[0086] 4、在物理上级联后，每一级系统确定了自己所属的层级，便调节触发信号延时时间。假设第k‑1级触发信号与第k级触发信号的时间间隔为tD，则由第k级系统的计数延时模块和延时线模块进行两级调节后，即将触发信号延时(n‑k)*tD后再发回到FPGA；

[0087] 5、触发信号的延迟有粗调和精调两级调节模块，粗调由FPGA内部的计数延时模块完成，精调由延时线芯片完成。

[0088] 实施例2：

[0089] 本实施例在上述实施例1的基础上，为了更好地实现本发明，基于背景技术所分析的现代化数字化测试系统对可以产生多路具有精密相位关系的数据信号的需求，提供一种基于菊花链级联数据产生系统的数据同步产生方法，通过对各级系统时钟信号以及触发信号的精密调节，最终产生多路具有精密相位关系的数据输出，并且通道数可拓展。系统级联框图如图1所示。

[0090] 为实现上述发明目的，本发明提供如下技术方案：系统间多通道精密同步技术。其技术关键在于采样时钟信号与触发信号的同步，即要求各数据产生系统的采样时钟和触发信号相位对齐。时钟信号相位对齐前提是要保证n个系统具有相同的时钟源，再通过时钟扇出芯片编程系统工作时钟的相位。在保证了n个系统的触发信号相位相同后，当同步触发信号为真时n个数据产生模块才开始输出数据。时钟信号相位对齐主要指的是数据输出的工作时钟必须同步，触发信号同步是指同步触发信号的上升沿处于同一个数据输出工作时钟周期内，具体周期信号关系如图2所示。

[0091] 本发明方法的具体步骤如下：

[0092] a)将数据产生系统通过统一规格的专用同轴线，以菊花链拓扑方式进行级联。第一级系统选择晶振作为自身时钟源，选择外部触发信号作为触发源，后一级系统分别选择前一级的缓冲扇出信号以及触发输出信号作为自身的时钟源和触发源。

[0093] b)各系统上位机通过PCIe（一种高速串行计算机扩展总线接口）总线接口，向FPGA（现场可编程逻辑门阵列）发送各芯片配置数据以及待产生的数据。

[0094] c)FPGA将待产生的数据存储至存储模块，然后配置其他模块。

[0095] d)以第n级系统时钟扇出信号为基准，分别调节前n‑1级系统的时钟扇出芯片输出信号相位。假设第k‑1级时钟扇出信号与第k级时钟扇出信号时间间隔为tL，则第k级系统时钟扇出芯片应该延时(n‑k)*tL后再输出时钟信号。最重要的是保证n级系统采样时钟信号相位对齐。

[0096] e)以第n级触发信号为基准，分别调节前n‑1级系统的触发信号相位。假设第k‑1级触发信号与第k级触发信号的时间间隔为tD，则第k级系统的计数延时模块和延时线模块进行两级调节，将触发信号延时(n‑k)*tD后再发回到FPGA，保证n级系统的触发信号均在一个采样时钟周期内。

[0097] f)当n级系统的触发信号同时有效时，各级系统在采样时钟下开始输出数据流。

[0098] 本实施例的其他部分与上述实施例1相同，故不再赘述。

[0099] 实施例3：

[0100] 本实施例在上述实施例1‑2任一项的基础上，下面结合图1、图2、图3，以两级数据产生系统级联为例，对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

[0101] 首先按照图3所示，将第一级系统的SMA1接连至第二级的触发信号生成模块的外部触发源输入端口，第一级系统的SMA3接至第二级系统的SMA2。上位机通过PCIe总线接口，向FPGA发送各芯片配置数据以及待产生的数据。第一级系统外接外部触发源，第一级系统和第二级系统分别通过二选一选择器，选择自身晶振和SMA2处的时钟信号作为自身系统时钟电路的时钟源。时钟电路包含时钟源，PLL，以及时钟扇出芯片，其中时钟扇出芯片起着非常重要的作用，它为整个系统分配可编程的时钟信号。时钟扇出芯片选择ADI公司的HMC7044，其可实现14路时钟扇出且都能对各自的延迟进行编程，延迟调节的分辨率位25ps，最大可调延迟为300ns。考虑到两级系统数据输出的采样时钟需要保持精密的相位关系，故该路信号需由调节分辨率更高的延时线芯片再次调节。延时线芯片选择ADI的SY100EP195，其最大可调延时为12.2ns，调节精度为10ps。这样就可以保证采样时钟保持精密的相位关系。触发信号生成模块在触发源的激励下，接收到FPGA的触发使能信号后，完成触发，输出触发信号。采用改进的单时钟进位计数方法，对触发信号进行粗调延时。在FPGA内部进行计数延时，到达指定时间后释放触发信号，允许触发信号到达延时线芯片。随后通过延时线芯片对触发信号进行相位精密调节。当两个系统触发信号同时有效时，FPGA读取存储模块中的数据，2个数据产生系统开始输出数据。理论上两个系统输出的相位误差应该为零，这样就实现了2个数据产生系统的同步输出。

[0102] 本实施例的其他部分与上述实施例1‑2任一项相同，故不再赘述。

[0103] 实施例4：

[0104] 本实施例还提出了一种菊花链式数据同步产生系统，如图1、图3所示，与外部触发信号连接，进行多通道同步产生数据并进行数据的输出，其特征在于，包括上位机以及多组数据产生系统，每组所述数据产生系统均与上位机连接，且所述数据产生系统之间以级联的方式进行时钟信号和触发信号的连接；

[0105] 一组所述数据产生系统包括：FPGA单元、触发信号生成模块、第一缓冲扇出单元、晶振单元、第二缓冲扇出单元、PLL单元、时钟扇出单元、SDRAM存储单元、FMC连接器；所述FPGA单元中设置有计数延时模块；

[0106] 所述触发信号生成模块与FPGA单元之间进行使能信号的连接；所述触发信号生成模块还通过触发信号与第一缓冲扇出单元进行连接，并通过第一缓冲扇出单元与FPGA单元的计数延时模块连接；所述FPGA单元分别与上位机和FMC连接器连接；

[0107] 所述第二缓冲扇出单元与PLL单元连接后与时钟扇出单元连接，并通过时钟扇出单元分别与SDRAM存储单元和FMC连接器连接；所述FMC连接器输出产生的数据；

[0108] 每组数据产生系统之间的构成的级联结构为：

[0109] 第一级的数据产生系统的触发信号生成模块连接外部触发信号，并依次经过第一缓冲扇出单元与第二级的数据产生系统的触发信号生成模块之间进行触发信号连接；第二级之后的数据产生系统中的触发信号生成模块，都与对应的上一级数据产生系统的第一缓冲扇出单元之间进行触发信号连接；

[0110] 第一级的数据产生系统的第二缓冲扇出单元与第一级的数据产生系统中的晶振单元之间进行时钟信号连接，并通过第二缓冲扇出单元与第二级的数据产生系统的第二缓冲扇出单元进行时钟信号连接；第二级之后的数据产生系统的第二缓冲扇出单元与对应的上一级数据产生系统的缓冲扇出单元之间进行时钟信号连接。

[0111] 进一步地，所述数据产生系统中还设置有第一延时线单元，所述第一延时线单元包括延时线芯片，所述延时线芯片的输入端连接计数延时模块，第一延时线单元的输出端连接FPGA单元。

[0112] 进一步地，所述所述数据产生系统中还设置有电源模块，所述电源模块与所述第一延时线单元的延时线芯片连接。

[0113] 进一步地，所述数据产生系统中还设置有第二延时线单元，所述第二延时线单元包括延时线芯片，所述延时线芯片的输入端连接时钟扇出单元，第二延时线单元的输出端连接FPGA单元。

[0114] 进一步地，所述延时线芯片采用ADI公司的SY100EP195芯片。

[0115] 进一步地，所述时钟扇出单元采用ADI公司的HMC7044芯片。

[0116] 进一步地，所述数据产生系统中还设置有电源模块，所述电源模块分别与所述触发信号生成模块、FPGA单元、第一缓冲扇出单元、第二缓冲扇出单元、晶振单元、PLL单元、时钟扇出单元、缓冲扇出单元、延时线芯片连接。

[0117] 进一步地，所述时钟扇出单元采用ADI公司的HMC7044芯片。

[0118] 工作原理：数据生成系统与上位机通过PCIe总线进行通信。数据生成系统上主要包括时钟模块、电源模块、触发模块、存储模块以及FPGA和FMC连接器。其中：时钟模块负责选择时钟源，作为系统的时钟电路，为整个系统提供可编程的参考时钟和工作时钟；触发模块负责完成触发功能，并输出触发信号；存储模块负责存储待输出数据；FPGA负责控制整个系统；FMC连接器作为通用数据接口，是系统数据输出的通道。

[0119] 以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。