一种双态物理不可克隆函数电路

摘要

本发明涉及物理不可克隆函数技术领域，尤其涉及一种双态物理不可克隆函数电路，所述电路包括：信号驱动电路将接收的串行激励信号和串行配置信号分别转换为并行信号；若干个双态物理不可克隆函数电路单元，每个单元根据激励信号和配置信号获取响应；时序控制电路确保本电路按设计的时序工作；并行/串行转换器电路实现多比特响应的串行输出。其中每个双态物理不可克隆函数电路单元包括：状态配置电路根据配置信号切换本电路的工作状态；放大器链电路对带有工艺偏差的信号进行放大；响应读出电路根据激励信号选择单元并输出响应。通过设置本电路生成了高可靠性的密钥。

权利要求

1.一种双态物理不可克隆函数电路，包括：信号驱动电路、若干个双态物理不可克隆函数电路单元、时序控制电路、并行/串行转换器电路；其中，所述的信号驱动电路第一输入端用于接收外部串行激励信号，所述的信号驱动电路第二输入端用于接收外部串行配置信号，所述的信号驱动电路第三输入端与所述的时序控制电路第一输出端相连，所述的双态物理不可克隆函数电路单元第一输入端、第二输入端分别与所述的信号驱动电路第一输入端、第二输入端相连，所述的双态物理不可克隆函数电路单元第三输入端用于接收外部预充电信号，所述的双态物理不可克隆函数电路单元输出端与其同一级的其他单元输出端、所述的并行/串行转换器电路第一输入端相连，所述的时序控制电路第一输入端用于接收时钟信号，所述的时序控制电路第二输入端用于接收控制信号，所述的并行/串行转换器电路第二输入端与所述的时序控制电路第二输出端相连；所述信号驱动电路，用于将接收的串行激励信号和串行配置信号分别转换为并行信号激励信号和并行配置信号，并将并行信号激励信号和并行配置信号对应地输入每个双态物理不可克隆函数电路单元；所述双态物理不可克隆函数电路单元，用于根据并行激励信号和并行配置信号获取响应；所述时序控制电路，用于确保本电路按设计的时序工作；所述并行/串行转换器电路，用于实现多比特并行响应信号的串行输出；

所述的双态物理不可克隆函数电路单元包括：状态配置电路、放大器链电路、响应读出电路；所述状态配置电路输入端与上述的信号驱动电路第一输出端相连，所述放大器链电路输入端与状态配置电路输出端相连，所述的响应读出电路第一输入端用于接收外部预充电信号，所述的响应读出电路第二输入端与上述的信号驱动电路信号第二输出端相连，所述的响应读出电路第三输入端与所述的放大器链电路输出端相连；所述的状态配置电路，用于根据配置信号控制电流路径，从而切换所述双态物理不可克隆函数电路的工作状态，当配置信号满足反相器型PUF条件时，双态物理不可克隆函数电路单元处于反相器型PUF状态，当配置信号满足漏电型PUF条件时，双态物理不可克隆函数电路单元处于漏电型PUF状态，所述的状态配置电路输出带工艺偏差的信号；所述的放大器链电路对状态配置电路输出信号进行放大；所述的响应读出电路根据预充电信号初始化，并根据激励信号输出响应。

2.根据权利要求1所述的一种双态物理不可克隆函数电路，其特征在于，所述的状态配置电路包括：反相器I1，第一PMOS管，第二PMOS管，第三PMOS管，第一NMOS管，第二NMOS管，第三NMOS管，其中，所述反相器I1输入端与配置信号输入端相连，反相器输出端与第二PMOS管栅极、第二NMOS管栅极相连；所述第一PMOS管源极与电源端子相连，漏极同时与第二PMOS管源极、第三PMOS管栅极相连，其栅极与第一NMOS管栅极、配置信号输入端相连；所述第二PMOS管源极与第一PMOS管漏极相连，漏极与第三PMOS漏极、第一NMOS漏极、第三NMOS漏极、所述状态配置电路输出端相连，同时其栅极与第二NMOS管栅极、反相器I1输出端相连；所述第三PMOS管源极与电源端子相连，漏极与第二PMOS漏极、第一NMOS漏极、第三PMOS漏极、所述状态配置电路输出端相连，同时其栅极与第一PMOS管漏极、第二PMOS管源极相连；所述第一NMOS管漏极与第二PMOS漏极、第三NMOS漏极、第三PMOS漏极相连，源极与第二NMOS管漏极、第三NMOS栅极相连，同时其栅极与第一PMOS管栅极、CON相连；所述第二NMOS管漏极与第一NMOS源极、第三NMOS栅极相连，源极与接地端子相连，其栅极与第二PMOS管栅极、反相器I1输出端相连；所述第三NMOS管漏极与第二PMOS漏极、第三PMOS漏极、第一NMOS漏极、所述状态配置电路输出端相连，同时其栅极与第一NMOS管源极、第二NMOS管漏极相连，源极与接地端子相连。

3.根据权利要求1所述的一种双态物理不可克隆函数电路，其特征在于，所述的放大器链电路包括：第四PMOS管，第五PMOS管，第六PMOS管，第四NMOS管，第五NMOS管，第六NMOS管，其中，所述第四PMOS管源极与电源端子相连，漏极同时与第四NMOS管漏极、第五PMOS管栅极、第五NMOS管栅极相连，栅极与第四NMOS管栅极、上述的状态配置电路输出端相连；所述第四NMOS管源极与接地端子相连，漏极同时与第四PMOS管漏极、第五PMOS管栅极、第五NMOS管栅极相连，栅极与第四PMOS管栅极、上述的状态配置电路输出端相连；所述第五PMOS管源极与电源端子相连，漏极同时与第五NMOS管漏极、第六PMOS管栅极、第六NMOS管栅极相连，栅极与第五NMOS管栅极、第四PMOS漏极、第四NMOS漏极相连；所述第五NMOS管源极与接地端子相连，漏极同时与第五PMOS管漏极、第六PMOS管栅极、第六NMOS管栅极相连，栅极与第五PMOS管栅极、第四PMOS漏极、第四NMOS漏极相连；所述第六PMOS管源极与电源端子相连，漏极同时与第六NMOS管漏极、所述放大器链电路输出端相连，栅极与第六NMOS管栅极、第五PMOS漏极、第五NMOS漏极相连；所述第六NMOS管源极与接地端子相连，漏极同时与第六PMOS管漏极、所述放大器链电路输出端相连，栅极与第六PMOS管栅极、第五PMOS漏极、第五NMOS漏极相连。

4.根据权利要求1所述的一种双态物理不可克隆函数电路，其特征在于，所述的响应读出电路包括：第七PMOS管，第七NMOS管，第八NMOS管，其中，所述第七PMOS管源极与电源端子相连，漏极与第八NMOS管漏极、所述的响应读出电路输出端相连，栅极与预充电端相连；所述第七NMOS管源极与接地端子相连，漏极与第八NMOS管源极相连，栅极与上述的状态配置电路输出端相连；所述第八NMOS管源极与第七NMOS管漏极相连，漏极与第七PMOS漏极、所述的响应读出电路输出端相连，栅极与激励信号输入端相连。

说明书

一种双态物理不可克隆函数电路

技术领域

[0001] 本发明涉及物理不可克隆电路技术领域，尤其涉及一种双态物理不可克隆函数电路。

背景技术

[0002] 硅基物理不可克隆函数(Silicon‑PUF)作为一种新的硬件安全原语，依赖于集成电路工艺偏差，可确定“激励‑响应”映射关系，并继承了工艺偏差的随机性、不可控性与唯
一性。对比传统密码学方案，PUF具有密钥无存储、即用即生成，开销低等特点，更适用于物
联网、边缘计算等设备资源有限的场景。现有PUFs根据激励‑响应对(CRPs)空间的大小，可
分为强PUFs和弱PUFs。强PUFs拥有大量CRPs，被广泛应用于物联网设备认证。尽管有限的
CRPs使得弱PUFs不适用于需大量暴露CRPs的认证协议，但这也使其具有抵抗机器学习建模
攻击的能力，因而被广泛应用于密钥生成、设备标记、密钥预处理等技术。但目前提出的几
种典型的PUF，例如静态存储器(Static Random‑Access Memory，SRAM)PUF，振荡器PUF，毛
刺PUF易受环境因素的影响而发生响应翻转，在实际应用需要增强其可靠性。

发明内容

[0003] 本发明的主要目的在于提供一种双态物理不可克隆函数电路，旨在解决生成高可靠性的密钥的技术问题。在预选择阶段时可以通过状态配置级电路配置到响应更稳定状
态。

[0004] 为了达到上述目的，本发明提供了一种双态物理不可克隆函数电路，该电路包括信号驱动电路、若干个双态物理不可克隆函数电路单元、时序控制电路、并行/串行转换器
电路。

[0005] 其中，所述的信号驱动电路第一输入端用于接收外部串行激励信号，所述的信号驱动电路第二输入端用于接收外部串行配置信号，所述的信号驱动电路第三输入端与所述
的时序控制电路第一输出端相连，所述的双态物理不可克隆函数电路单元第一输入端、第
二输入端分别与所述的信号驱动电路第一输出端、第二输出端相连，所述的双态物理不可
克隆函数电路单元第三输入端用于接收外部预充电信号，所述的双态物理不可克隆函数电
路单元输出端与其同一级的其他单元输出端、所述的并行/串行转换器电路第一输入端相
连，所述的时序控制电路第一输入端用于接收时钟信号，所述的时序控制电路第二输入端
用于接收控制信号，所述的并行/串行转换器电路第二输入端与所述的时序控制电路第二
输出端相连；所述信号驱动电路，用于将接收的串行激励信号和串行配置信号分别转换为
并行信号激励信号和并行配置信号，并将并行信号激励信号和并行配置信号对应地输入每
个双态物理不可克隆函数电路单元；所述双态物理不可克隆函数电路单元，用于根据并行
激励信号和并行配置信号获取响应；所述时序控制电路，用于确保本电路按设计的时序工
作；所述并行/串行转换器电路，用于实现多比特并行响应信号的串行输出。

[0006] 其中，所述的双态物理不可克隆函数电路单元包括：状态配置电路、放大器链电路、响应读出电路；所述状态配置电路输入端与上述的信号驱动电路第一输出端相连，所述
放大器链电路输入端与状态配置电路输出端相连，所述的响应读出电路第一输入端用于接
收预充电信号，所述的响应读出电路第二输入端与上述的信号驱动电路信号第二输出端相
连，所述的响应读出电路第三输入端与所述的放大器链电路输出端相连；所述的状态配置
电路，用于根据配置信号控制电流路径，从而切换所述双态物理不可克隆函数电路的工作
状态，当配置信号满足反相器型PUF条件时，双态物理不可克隆函数电路单元处于反相器型
PUF状态，当配置信号满足漏电型PUF条件时，双态物理不可克隆函数电路单元处于漏电型
PUF状态；所述的放大器链电路对状态配置电路输出信号进行放大以获得比特响应；所述的
响应读出电路根据预充电信号初始化，并根据激励信号输出响应信号。

[0007] 其中，为实现上述目的，所述的状态配置电路包括：反相器I1，第一PMOS管，第二PMOS管，第三PMOS管，第一NMOS管，第二NMOS管，第三NMOS管，其中，所述反相器I1输入端与
配置信号输入端相连，反相器输出端与第二PMOS管栅极、第二NMOS管栅极相连；所述第一
PMOS管源极与电源端子相连，漏极同时与第二PMOS管源极、第三PMOS管栅极相连，其栅极与
第一NMOS管栅极、配置信号输入端相连；所述第二PMOS管源极与第一PMOS管漏极相连，漏极
与第三PMOS漏极、第一NMOS漏极、第三NMOS漏极、所述的状态配置电路输出端相连，同时其
栅极与第二NMOS管栅极、反相器11输出端相连；所述第三PMOS管源极与电源端子相连，漏极
与第二PMOS漏极、第一NMOS漏极、第三PMOS漏极、所述的状态配置电路输出端相连，同时其
栅极与第一PMOS管漏极、第二PMOS管源极相连；所述第一NMOS管漏极与第二PMOS漏极、第三
NMOS漏极、第三PMOS漏极相连，源极与第二NMOS管漏极、第三NMOS栅极相连，同时其栅极与
第一PMOS管栅极、CON相连；所述第二NMOS管漏极与第一NMOS源极、第三NMOS栅极相连，源极
与接地端子相连，其栅极与第二PMOS管栅极、反相器I1输出端相连；所述第三NMOS管漏极与
第二PMOS漏极、第三PMOS漏极、第一NMOS漏极、所述的状态配置电路输出端相连，同时其栅
极与第一NMOS管源极、第二NMOS管漏极相连，源极与接地端子相连。

[0008] 所述的放大器链电路包括：第四PMOS管，第五PMOS管，第六PMOS管，第四NMOS管，第五NMOS管，第六NMOS管，其中，所述第四PMOS管源极与电源端子相连，漏极同时与第四NMOS
管漏极、第五PMOS管栅极、第五NMOS管栅极相连，栅极与第四NMOS管栅极、上述的状态配置
电路输出端相连；所述第四NMOS管源极与接地端子相连，漏极同时与第四PMOS管漏极、第五
PMOS管栅极、第五NMOS管栅极相连，栅极与第四PMOS管栅极、上述的状态配置电路输出端相
连；所述第五PMOS管源极与电源端子相连，漏极同时与第五NMOS管漏极、第六PMOS管栅极、
第六NMOS管栅极相连，栅极与第五NMOS管栅极、第四PMOS漏极、第四NMOS漏极相连；所述第
五NMOS管源极与接地端子相连，漏极同时与第五PMOS管漏极、第六PMOS管栅极、第六NMOS管
栅极相连，栅极与第五PMOS管栅极、第四PMOS漏极、第四NMOS漏极相连；所述第六PMOS管源
极与电源端子相连，漏极同时与第六NMOS管漏极、所述的放大器链电路输出端相连，栅极与
第六NMOS管栅极、第五PMOS漏极、第五NMOS漏极相连；所述第六NMOS管源极与接地端子相
连，漏极同时与第六PMOS管漏极、所述的放大器链电路输出端相连，栅极与第六PMOS管栅
极、第五PMOS漏极、第五NMOS漏极相连。

[0009] 所述的响应读出电路包括：第七PMOS管，第七NMOS管，第八NMOS管，其中，所述第七PMOS管源极与电源端子相连，漏极与第八NMOS管漏极、所述的响应读出电路输出端相连，栅
极与预充电端相连；所述第七NMOS管源极与接地端子相连，漏极与第八NMOS管源极相连，栅
极与上述的状态配置电路输出端相连；所述第八NMOS管源极与第七NMOS管漏极相连，漏极
与第七PMOS漏极、所述的响应读出电路输出端相连，栅极与激励信号输入端相连。

附图说明

[0010] 图1为本发明具体实施例中m级*n比特双态物理不可克隆函数电路结构示意图；

[0011] 图2为本发明具体实施例中状态配置电路；

[0012] 图3为本发明具体实施例中放大器链电路；

[0013] 图4为本发明具体实施例中响应读出电路；

[0014] 图5为本发明具体实施例中双态物理不可克隆函数电路比特配置策略示意图；

[0015] 附图标记说明：

[0016] 1 信号驱动电路；

[0017] 2 双态物理不可克隆函数电路单元；

[0018] 3 时序控制电路；

[0019] 4 并行/串行转换器电路；

[0020] 5 状态配置电路；

[0021] 6 放大器链电路；

[0022] 7 响应读出电路；

[0023] A 信号驱动电路第一输入端；

[0024] B 信号驱动电路第二输入端；

[0025] CLK 时钟信号输入端；

[0026] MODE 控制信号输入端；

[0027] OUT 串行响应输出端；

[0028] EN1 信号驱动电路使能端；

[0029] EN2 并行/串行转换器电路使能端；

[0030] CON 并行配置信号输入端

[0031] WL 并行激励信号输入端

[0032] PRE 预充电端

[0033] Vy0 状态配置电路输出端

[0034] Vy3 放大器链电路输出端

[0035] PB 响应读出电路输出端

[0036] I1 反相器

[0037] PM1～PM7 PMOS

[0038] NM1～NM8 NMOS

[0039] VDD 电源端子

[0040] GND 接地端子

[0041] m 双态物理不可克隆函数电路级数

[0042] n 双态物理不可克隆函数电路输出比特数

具体实施方式

[0043] 下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应该理解，可以以各种形式实现本公开而不被这里阐述的实施例所
限制。

[0044] 另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第
二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可
以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现
相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范
围之内。

[0045] 如图1所示m级*n比特双态物理不可克隆函数电路结构示意图，所述的一种双态物理不可克隆函数电路包括：信号驱动电路1、m*n个双态物理不可克隆函数电路单元2、时序
控制电路3、并行/串行转换器电路4。

[0046] 其中，所述的信号驱动电路第一输入端A和第二输入端B分别用于接受外部串行激励信号和外部串行配置信号，所述的信号驱动电路第三输入端EN1与所述的时序控制电路
第一输出端相连，所述的信号驱动电路第三输入端用于接收所述时序控制电路的使能信
号。

[0047] 所述的双态物理不可克隆函数电路单元第一输入端CON、第二输入端WL分别与所述的信号驱动电路第一输出端、第二输出端相连，所述的双态物理不可克隆函数电路单元
第三输入端PRE用于接收外部预充电信号，所述的双态物理不可克隆函数电路单元输出端
PB与其同一级的其他m‑1个双态物理不可克隆函数电路单元输出端、所述的并行/串行转换
器电路第一输入端相连，所述的双态物理不可克隆函数电路单元输出端用于输出其中1比
特并行响应信号。

[0048] 所述的时序控制电路第一输入端CLK用于接收工作时钟，所述的时序控制电路第二输入端MODE用于接收控制信号。

[0049] 所述的并行/串行转换器电路第一输入端与所述的若干个双态物理不可克隆函数电路单元输出端相连，所述的并行/串行转换器电路第二输入端与所述的时序控制电路第
二输出端相连，所述的信号驱动电路第二输入端EN2用于接收所述时序控制电路的使能信
号，所述的并行/串行转换器电路输出端OUT用于输出n比特串行响应信号。

[0050] 如图1至图4所示，所述的双态物理不可克隆函数电路单元包括：状态配置电路5、放大器链电路6、响应读出电路7。

[0051] 其中，所述的状态配置电路输入端CON与上述的信号驱动电路第一输出端相连，所述的状态配置电路输入端用于接收并行配置信号；所述的放大器链电路输入端与状态配置
电路输出端Vy0相连；所述的响应读出电路第一输入端PRE用于接收预充电信号，所述的响
应读出电路第二输入端WL与上述的信号驱动电路信号第二输出端相连，所述的响应读出电
路第二输入端用于接收并行激励信号，所述的响应读出电路第三输入端与所述的放大器链
电路输出端Vy3相连。

[0052] 需要说明的是，所述双态物理不可函数电路具有两种工作状态：满足反相器型PUF条件时的反相器型PUF状态，和满足漏电型PUF条件时的漏电型PUF状态。根据配置信号，切
换为双反相器型PUF状态和漏电型PUF状态。

[0053] 如图5所示双态物理不可克隆函数电路比特配置策略示意图，每一个方格表示一个双态物理不可克隆函数电路单元，上面数字“1”或“0”分别代表着该单元被配置至反相器
型PUF状态或漏电型PUF状态。在预选择阶段时所述的双态物理不可克隆函数电路单元都被
配置到功耗更低的漏电型PUF状态，假设在外部环境变化时其中第2个cell是不稳定的，可
以应用比特配置策略处理，根据其重新配置后输出稳定性做判断。如果该比特被配置至反
相器型PUF状态变得输出稳定，则在实际使用时配置为反相器型PUF状态输出响应，否则将
其屏蔽或丢弃。比特配置策略不仅提高PUF可靠性，而且可以大幅度减少PUF单元屏蔽或丢
弃比特数，提高双态物理不可克隆函数电路单元的使用率。

[0054] 以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也
应视为本发明的保护范围。