沟槽隔离结构及其制备方法

摘要

本发明提供一种沟槽隔离结构及其制备方法。其中，在制备沟槽隔离结构时加入氧化材料层。先将高压器件区中的氧化材料层氧化为第一氧化层作为后续的器件层，避免在后续工艺中单独沉积，精简工艺步骤。继而，让中低压器件区中靠近第二沟槽侧壁的部分厚度氧化材料层暴露，氧化形成第二氧化层。第二氧化层覆盖第二沟槽的侧壁，不仅能作为隔离层的一部分起到隔离作用，还能包裹衬底尖端，避免尖端电流产生。此外，在后续去除沟槽隔离结构上多余的膜层时，第二氧化层还可以作为牺牲层避免隔离层被刻蚀而出现的凹陷。且本发明无需进行回拉刻蚀，避免因沟槽形态变化而产生的孔隙，提高了产品的性能，且与现有工艺有极好的兼容性，提高产品良率和竞争力。

权利要求

1.一种沟槽隔离结构的制备方法，其特征在于，包括：提供一衬底，所述衬底包括高压器件区和中低压器件区，且在所述高压器件区和所述中低压器件区中均依次形成有保护层、氧化材料层以及第一硬掩模层；

去除位于所述高压器件区中的所述第一硬掩模层，以暴露出部分所述氧化材料层，且暴露出的所述氧化材料层经氧化形成第一氧化层；

去除位于所述中低压器件区中的所述第一硬掩模层；

形成图案化第二硬掩模层，所述图案化第二硬掩模层覆盖于所述第一氧化层和所述氧化材料层上；

以所述图案化第二硬掩模层为阻挡，在所述高压器件区形成若干个第一沟槽以及在所述中低压器件区形成若干个第二沟槽；其中，所述第二沟槽贯穿所述氧化材料层，以使靠近所述第二沟槽侧壁的所述氧化材料层暴露，并将暴露出的部分厚度的所述氧化材料层氧化形成第二氧化层；

在所有所述第一沟槽和所述第二沟槽中填充形成隔离层。

2.根据权利要求1所述的沟槽隔离结构的制备方法，其特征在于，所述第一沟槽的深宽比小于所述第二沟槽的深宽比。

3.根据权利要求1所述的沟槽隔离结构的制备方法，其特征在于，靠近所述第二沟槽侧壁的所述氧化材料层从外向内氧化以形成所述第二氧化层；且在氧化方向上，所述第二氧化层的厚度范围为：300埃‑500埃。

4.根据权利要求1所述的沟槽隔离结构的制备方法，其特征在于，采用高深宽比填充工艺形成所述隔离层。

5.根据权利要求1所述的沟槽隔离结构的制备方法，其特征在于，所述第一沟槽依次贯穿所述第一氧化层和所述保护层并延伸至所述衬底中；所述第二沟槽依次贯穿所述氧化材料层和所述保护层，并延伸至所述衬底中。

6.根据权利要求1所述的沟槽隔离结构的制备方法，其特征在于，在形成所述第一氧化层之前，在所述第一硬掩模层上形成第一图案化光刻胶层，且所述第一图案化光刻胶层遮蔽位于中低压器件区中的所述第一硬掩模层，并暴露出位于所述高压器件区中的所述第一硬掩模层；以所述第一图案化光刻胶层为阻挡，刻蚀去除位于所述高压器件区中的所述第一硬掩模层。

7.根据权利要求6所述的沟槽隔离结构的制备方法，其特征在于，在去除位于所述高压器件区中的所述第一硬掩模层之后，且在去除位于所述中低压器件区中的所述第一硬掩模层之前，去除所述第一图案化光刻胶层。

8.根据权利要求1所述的沟槽隔离结构的制备方法，其特征在于，形成所述图案化第二硬掩模层的步骤包括：

形成第二硬掩模层，所述第二硬掩模层覆盖所述第一氧化层和所述氧化材料层；

形成第二图案化光刻胶层，所述第二图案化光刻胶层覆盖于所述第二硬掩模层上；

以所述第二图案化光刻胶层为阻挡，刻蚀形成所述图案化第二硬掩模层。

9.根据权利要求1所述的沟槽隔离结构的制备方法，其特征在于，在形成所述隔离层之后，所述沟槽隔离结构的制备方法还包括：去除所述图案化第二硬掩模层；

去除剩余的所述氧化材料层。

10.根据权利要求1所述的沟槽隔离结构的制备方法，其特征在于，所述氧化材料层的材质包括多晶硅。

11.一种沟槽隔离结构，其特征在于，包括：衬底，所述衬底包括高压器件区和中低压器件区；

第一氧化层，所述第一氧化层覆盖于所述高压器件区中的衬底上；

保护层，所述保护层覆盖于所述中低压器件区中的衬底上；

氧化材料层，所述氧化材料层覆盖于所述保护层上；

若干个第一沟槽和第二沟槽，所述第一沟槽贯穿所述第一氧化层并延伸至所述衬底中；所述第二沟槽依次贯穿所述氧化材料层和所述保护层，并延伸至所述衬底中；

隔离层，所述隔离层填充所有所述第一沟槽和第二沟槽，且所述中低压器件区中的所述隔离层与所述氧化材料层之间夹有第二氧化层；其中，所述第二氧化层为经所述第二沟槽暴露并从外向内氧化的部分所述氧化材料层。

12.根据权利要求11所述的沟槽隔离结构，其特征在于，在氧化方向上，所述第二氧化层的厚度范围为：300埃‑500埃。

说明书

沟槽隔离结构及其制备方法

技术领域

[0001] 本发明涉及半导体器件制造技术领域，特别涉及一种沟槽隔离结构及其制备方法。

背景技术

[0002] 浅沟槽隔离结构（shallow trench isolation，简称STI）技术是半导体器件制造技术领域中常用的隔离技术。如图1‑2所示，现有技术是在衬底100上依次形成阻挡层101、
硬掩模层102和图案化光阻103，并利用图案化光阻103作为阻挡刻蚀形成沟槽，继而形成隔
离物104以填充沟槽。然而，在填充后采用湿法刻蚀去除阻挡层101、硬掩模层102和部分隔
离物104时，会产生如图3所示的凹陷P（divot）。所形成的凹陷P使得与沟槽相接的衬底100
尖端暴露，从而产生尖端电流，严重影响器件性能。同时，因凹陷P出现在隔离物104的两侧
端，当半导体器件的工艺尺寸不断缩小，如图4所示，两侧的凹陷P将延伸并相连，以在隔离
物104的顶端形成凹槽P’，使得缺陷进一步恶化。对此，现有的解决方案是在形成隔离物104
之前，对沟槽的侧壁进行回拉刻蚀，以暴露出衬底100的尖端，并在后续形成隔离物104时，
利用隔离物104覆盖尖端，实现将凹陷P向远离沟槽的两侧平移。由此不仅实现了包裹尖端，
避免尖端电流对器件的影响，还可避免了浅沟槽隔离结构出现凹陷P缺陷，影响隔离效果。

[0003] 但随着半导体工艺窗口的不断缩小，尤其是在55nm及以下高压平台的半导体器件制程中，则无法继续采用上述方法。若继续采用上述方法形成浅沟槽隔离结构，对于高压器
件区HV的沟槽影响不大，因为高压器件区HV的沟槽深宽比比较小，不会出现过早封口的现
象。然而，对于中低压器件区MV&LV的沟槽来说，则会造成孔隙缺陷（void）。因中低压器件区
MV&LV的沟槽深宽比较大，如图4所示，在回拉刻蚀的过程中阻挡层101的刻蚀速率高于硬掩
模层102，则极易出现阻挡层101内缩的现象。图5中的A处明显可以看出位于阻挡层101处的
开口宽度大于位于硬掩模层102的开口宽度。因此，如图6所示，在高压器件区HV和中低压器
件区MV&LV同步形成隔离物104时，中低压器件区MV&LV的沟槽顶端会提前封口，造成形成的
浅沟槽隔离结构内部出现孔隙缺陷B，影响器件的性能。

[0004] 因此，亟需一种新的沟槽隔离结构制备工艺，以解决在55nm及以下高压平台的半导体器件制程中的沟槽隔离结构内部出现孔隙的问题。

发明内容

[0005] 本发明的目的在于提供一种沟槽隔离结构及其制备方法，以解决如何在55nm及以下高压平台的半导体器件制程中的浅沟槽隔离结构内部出现孔隙的问题。

[0006] 为解决上述技术问题，本发明提供一种沟槽隔离结构的制备方法，包括：

[0007] 提供一衬底，所述衬底包括高压器件区和中低压器件区，且在所述高压器件区和所述中低压器件区中均依次形成有保护层、氧化材料层以及第一硬掩模层；

[0008] 去除位于所述高压器件区中的所述第一硬掩模层，以暴露出部分所述氧化材料层，且暴露出的所述氧化材料层经氧化形成第一氧化层；

[0009] 去除位于所述中低压器件区中的所述第一硬掩模层；

[0010] 形成图案化第二硬掩模层，所述图案化第二硬掩模层覆盖于所述第一氧化层和所述氧化材料层上；

[0011] 以所述图案化第二硬掩模层为阻挡，在所述高压器件区形成若干个第一沟槽以及在所述中低压器件区形成若干个第二沟槽；其中，所述第二沟槽贯穿所述氧化材料层，以使
靠近所述第二沟槽侧壁的所述氧化材料层暴露，并将暴露出的部分厚度的所述氧化材料层
氧化形成第二氧化层；

[0012] 在所有所述第一沟槽和所述第二沟槽中填充形成隔离层。

[0013] 可选的，在所述的沟槽隔离结构的制备方法中，所述第一沟槽的深宽比小于所述第二沟槽的深宽比。

[0014] 可选的，在所述的沟槽隔离结构的制备方法中，靠近所述第二沟槽侧壁的所述氧化材料层从外向内氧化以形成所述第二氧化层；且在氧化方向上，所述第二氧化层的厚度
范围为：300埃‑500埃

[0015] 可选的，在所述的沟槽隔离结构的制备方法中，采用高深宽比填充工艺形成所述隔离层。

[0016] 可选的，在所述的沟槽隔离结构的制备方法中，所述第一沟槽依次贯穿所述第一氧化层和所述保护层并延伸至所述衬底中；所述第二沟槽依次贯穿所述氧化材料层和所述
保护层，并延伸至所述衬底中。

[0017] 可选的，在所述的沟槽隔离结构的制备方法中，在形成所述第一氧化层之前，在所述第一硬掩模层上形成第一图案化光刻胶层，且所述第一图案化光刻胶层遮蔽位于中低压
器件区中的所述第一硬掩模层，并暴露出位于所述高压器件区中的所述第一硬掩模层；以
所述第一图案化光刻胶层为阻挡，刻蚀去除位于所述高压器件区中的所述第一硬掩模层。

[0018] 可选的，在所述的沟槽隔离结构的制备方法中，在去除位于所述高压器件区中的所述第一硬掩模层之后，且在去除位于所述中低压器件区中的所述第一硬掩模层之前，去
除所述第一图案化光刻胶层。

[0019] 可选的，在所述的沟槽隔离结构的制备方法中，形成所述图案化第二硬掩模层的步骤包括：

[0020] 形成第二硬掩模层，所述第二硬掩模层覆盖所述第一氧化层和所述氧化材料层；

[0021] 形成第二图案化光刻胶层，所述第二图案化光刻胶层覆盖于所述第二硬掩模层上；

[0022] 以所述第二图案化光刻胶层为阻挡，刻蚀形成所述图案化第二硬掩模层。

[0023] 可选的，在所述的沟槽隔离结构的制备方法中，在形成所述隔离层之后，所述沟槽隔离结构的制备方法还包括：

[0024] 去除所述图案化第二硬掩模层；

[0025] 去除剩余的所述氧化材料层。

[0026] 可选的，在所述的沟槽隔离结构的制备方法中，所述氧化材料层的材质包括多晶硅。

[0027] 基于同一发明构思，本发明还提供一种沟槽隔离结构，包括：

[0028] 衬底，所述衬底包括高压器件区和中低压器件区；

[0029] 第一氧化层，所述第一氧化层覆盖于所述高压器件区中的衬底上；

[0030] 保护层，所述保护层覆盖于所述中低压器件区中的衬底上；

[0031] 氧化材料层，所述氧化材料层覆盖于所述保护层上；

[0032] 若干个第一沟槽和第二沟槽，所述第一沟槽贯穿所述第一氧化层并延伸至所述衬底中；所述第二沟槽依次贯穿所述氧化材料层和所述保护层，并延伸至所述衬底中；

[0033] 隔离层，所述隔离层填充所有所述第一沟槽和第二沟槽，且所述中低压器件区中的所述隔离层与所述氧化材料层之间夹有第二氧化层。

[0034] 可选的，在所述的沟槽隔离结构中，所述第二氧化层为经所述第二沟槽暴露并从外向内氧化的部分所述氧化材料层。

[0035] 可选的，在所述的沟槽隔离结构中，在氧化方向上，所述第二氧化层的厚度范围为：300埃‑500埃。

[0036] 与现有技术相比，本发明所提供的沟槽隔离结构及其制备方法在所述保护层和所述第一硬掩模层之间加入了氧化材料层，并利用氧化材料层的易氧化性，先将高压器件区
中的氧化材料层氧化为第一氧化层作为后续的器件层，避免在后续工艺中单独沉积，精简
工艺步骤。继而，通过形成的所述第二沟槽，让中低压器件区中的靠近所述第二沟槽侧壁的
部分所述氧化材料层暴露，并氧化形成第二氧化层。其中，所述第二氧化层覆盖所述第二沟
槽的部分侧壁，不仅能够作为隔离层的一部分起到隔离作用，还能够包裹覆盖所述衬底的
尖端，避免尖端电流的产生。此外，在后续去除沟槽隔离结构上多余的膜层时，所述第二氧
化层还可以作为牺牲层避免所述隔离层被刻蚀而出现的凹陷问题（divot）。同时，本发明适
用于55nm及以下高压平台的半导体器件制程中，无需进行回拉刻蚀，解决了因回拉刻蚀导
致沟槽形态变化而产生的孔隙缺陷问题，提高了产品的性能，且与现有工艺有极好的兼容
性，有利于提高产品良率和竞争力。

附图说明

[0037] 图1‑2是现有技术中浅沟槽隔离结构的制备方法中半导体结构示意图；

[0038] 图3‑4是现有技术中浅沟槽隔离结构的出现的凹陷问题（divot）示意图；

[0039] 图5是现有技术中55nm及以下高压平台中的浅沟槽隔离结构中出现的阻挡层内缩问题示意图；

[0040] 图6是现有技术中55nm及以下高压平台中的浅沟槽隔离结构中出现的孔隙问题示意图；

[0041] 图7是本发明实施例中沟槽隔离结构制备方法的流程图；

[0042] 图8‑15是本发明实施例中沟槽隔离结构制备方法各步骤中的半导体结构示意图；

[0043] 其中，附图标记为：

[0044] 100‑衬底；101‑阻挡层；102‑硬掩模层；103‑图案化光阻；104‑隔离物；

[0045] 200‑衬底；201‑保护层；202‑氧化材料层；203‑第一硬掩模层；204‑第一氧化层；205‑第二硬掩模层；205’‑图案化第二硬掩模层；206‑第二氧化层；207‑隔离层；

[0046] P‑凹陷；P’‑凹槽；A‑内缩现象；B‑孔隙；HV‑高压器件区；ML&LV‑中低压器件区；X‑氧化方向；d‑第二氧化层厚度。

具体实施方式

[0047] 为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方
便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部
分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。还应当理解的是，除非
特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明
书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者
顺序关系等。

[0048] 为解决上述技术问题，本实施例提供一种沟槽隔离结构的制备方法，适用于55nm及以下高压平台的半导体器件制程中，请参阅图7，包括：

[0049] 步骤一S10：提供一衬底，所述衬底包括高压器件区和中低压器件区，且在所述高压器件区和所述中低压器件区中均依次形成有保护层、氧化材料层以及第一硬掩模层；

[0050] 步骤二S20：去除位于所述高压器件区中的所述第一硬掩模层，以暴露出部分所述氧化材料层，且暴露出的所述氧化材料层经氧化形成第一氧化层；

[0051] 步骤三S30：去除位于所述中低压器件区中的所述第一硬掩模层；

[0052] 步骤四S40：形成图案化第二硬掩模层，所述图案化第二硬掩模层覆盖于所述第一氧化层和所述氧化材料层上；

[0053] 步骤五S50：以所述图案化第二硬掩模层为阻挡，在所述高压器件区形成若干个第一沟槽以及在所述中低压器件区形成若干个第二沟槽；其中，所述第二沟槽贯穿所述氧化
材料层，以使靠近所述第二沟槽侧壁的所述氧化材料层暴露，并将暴露出的部分厚度的所
述氧化材料层氧化形成第二氧化层；

[0054] 步骤六S60：在所有所述第一沟槽和所述第二沟槽中填充形成隔离层。

[0055] 以下结合附图8‑15具体介绍所述沟槽隔离结构的制备方法；

[0056] 步骤一S10：如图8所示，提供一衬底200，所述衬底200包括高压器件区HV和中低压器件区MV&LV，且在所述高压器件区HV和所述中低压器件区MV&LV中均依次形成有保护层
201、氧化材料层202以及第一硬掩模层203。

[0057] 所述衬底200可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理
后的晶圆，进一步的，所述衬底200可选为绝缘体上硅（silicon‑on‑insulator，SOI）基底、
体硅（bulk silicon）基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝
缘体上锗基底等。其中，部分所述衬底200为高压器件区HV，部分所述衬底200为中低压器件
区MV&LV。

[0058] 进一步的，所述保护层201的材质包括但不限于为氧化硅，用于隔离并保护所述衬底200。所述氧化材料层202的材质包括但不限于为多晶硅。所述氧化材料层202具有很强的
氧化性，在自然状态下极易氧化，形成氧化物。所述第一硬掩模层203的材质可选的为氮化
物，例如氮化硅等，以作为刻蚀阻挡层。

[0059] 步骤二S20：如图9所示，去除位于所述高压器件区HV中的所述第一硬掩模层203，以暴露出部分所述氧化材料层202，且暴露出的所述氧化材料层202经氧化形成第一氧化层
204。

[0060] 本实施例中选用多晶硅作为所述氧化材料层202的材料，选用二氧化硅作为所述保护层201的材料，当然所述氧化材料层202和所述保护层201不限于本实施例示例的材料。
因此，在自然氧化后，所述第一氧化层204的材质与所述保护层201相同，均为二氧化硅，则
图8的示意图中所述第一氧化层204涵盖所述保护层，经氧化后的所述氧化材料层202与所
述保护层201共同作为第一氧化层204覆盖于所述高压器件区HV中的衬底200上。其中，当不
选用多晶硅作为所述氧化材料层202的材料，不选用二氧化硅作为所述保护层201的材料
时，所述高压器件区HV的所述衬底上依次形成保护层201和第一氧化层204。

[0061] 进一步的，所述氧化材料层的氧化过程，可选为自然氧化，或者热氧化。

[0062] 进一步的，在形成所述第一氧化层204之前，在所述第一硬掩模层203上形成第一图案化光刻胶层（未图示），且所述第一图案化光刻胶层遮蔽位于中低压器件区MV&LV中的
所述第一硬掩模层203，并暴露出位于所述高压器件区HV中的所述第一硬掩模层203。然后，
以所述第一图案化光刻胶层为阻挡，刻蚀去除位于所述高压器件区HV中的所述第一硬掩模
层203，以使得位于所述高压器件区HV中的所述氧化材料层202暴露并氧化。在形成所述第
一氧化层204之后，去除所述第一图案化光刻胶层

[0063] 步骤三S30：请参阅图10，去除位于所述中低压器件区中的所述第一硬掩模层203。

[0064] 可选的，采用干法刻蚀或湿法刻蚀工艺去除所述第一硬掩模层203。

[0065] 步骤四S40：请参阅图11‑12，形成图案化第二硬掩模层205’，所述图案化第二硬掩模层205’覆盖于所述第一氧化层204和所述氧化材料层202上。

[0066] 其中，在去除剩余的所述第一硬掩模层203之后，所述的沟槽隔离结构的制备方法还包括：

[0067] 形成第二硬掩模层205，所述第二硬掩模层205覆盖所述第一氧化层204和所述氧化材料层202；

[0068] 形成第二图案化光刻胶层（未图示），所述第二图案化光刻胶层覆盖于所述第二硬掩模层205上；

[0069] 以所述第二图案化光刻胶层为阻挡，刻蚀形成所述图案化第二硬掩模层205’。

[0070] 可选的，所述图案化第二硬掩模层205’的材质与所述第一硬掩模层203的材质相同，均为氮化物，例如氮化硅等，用于作为刻蚀第一沟槽和第二沟槽的阻挡层。

[0071] 步骤五S50：请参阅图13‑14，以所述图案化第二硬掩模层205’为阻挡，在所述高压器件区HV形成若干个第一沟槽以及所述中低压器件区MV&LV形成若干个第二沟槽；其中，所
述第二沟槽贯穿所述氧化材料层202，以使靠近所述第二沟槽侧壁的部分所述氧化材料层
202暴露，并暴露出的部分厚度的所述氧化材料层氧化形成第二氧化层206。

[0072] 可选的，采用自然氧化或者热氧化工艺氧化形成所述第二氧化层206。且图13所示的所述第二氧化层206仅仅贴附于所述氧化材料层202所在位置处，但在实际工艺中，部分
所述第二氧化层206会沿着所述第二沟槽的侧壁向下生长，覆盖暴露出的所述保护层201的
侧壁，以及暴露出的部分所述衬底200，实现包裹所述衬底200的尖端，避免尖端电流。进一
步的，如图14所示，在所述图案化第二硬掩模层205’的遮蔽作用下，所述氧化材料层202仅
暴露出靠近所述第二沟槽的侧壁，则暴露出的一侧为外部，未暴露的一侧为内部，靠近所述
第二沟槽侧壁的所述氧化材料层202会按照从外向内这一氧化方向氧化（如图14中的X方
向），以形成所述第二氧化层206。当然，在氧化时间的控制下，并不会把所有所述氧化材料
层202均氧化，仅在所述第二沟槽的侧壁上形成一层贴附的薄膜即可。因此，在氧化方向X
上，所述第二氧化层206的厚度d范围根据器件尺寸的大小确定，以实现包裹所述衬底200的
尖端，避免尖端电流即可。可选的，所述厚度d范围为：300埃‑500埃，例如为300埃、400埃或
500埃。

[0073] 其中，位于所述高压器件区HV中的所述第一沟槽贯穿所述第一氧化层204并延伸进所述衬底200中；位于所述中低压器件区MV&LV中的所述第二沟槽依次贯穿所述氧化材料
层202和所述保护层201，并延伸进所述衬底200中。且所述第一沟槽的深宽比小于所述第二
沟槽的深宽比。即，相较于所述高压器件区HV中的所述第一沟槽，所述低压器件区MV&LV中
的所述第二沟槽工艺窗口更小，操作难度更大。在现有工艺中会对沟槽的侧壁进行回拉刻
蚀，以暴露出衬底的尖角，且增大工艺窗口便于填充。但是在55nm及以下高压平台中对所述
高压器件区HV和所述中低压器件区MV&LV中的沟槽进行回拉刻蚀，会造成中低压器件区MV&
LV中在后续填充过程中提前封口，使得填充物中出现孔隙，对器件的性能造成影响。

[0074] 因此，本实施例提供的所述沟槽隔离结构的制备方法取消了回拉刻蚀这一环节，而是在所述保护层201和所述图案化第二硬掩模层205’直接沉积一层氧化材料层202，让中
低压器件区MV&LV中的靠近第二沟槽侧壁的部分所述氧化材料层202暴露，并氧化形成第二
氧化层206。所述第二氧化层206覆盖于所述第二沟槽上端的侧壁，不仅能够作为后续隔离
层的一部分起到隔离作用，还能够包裹覆盖所述衬底200的尖端，避免尖端电流的产生。此
外，在后续去除沟槽隔离结构上多余的膜层时，所述第二氧化层206还可以作为牺牲层避免
隔离层被刻蚀而出现的凹陷问题（divot）。同时，解决了因回拉刻蚀导致沟槽形态变化而产
生的孔隙缺陷问题，提高了产品的性能，且与现有工艺有极好的兼容性，有利于提高产品良
率和竞争力。

[0075] 步骤六S60：请参阅图15，在所有所述第一沟槽和所述第二沟槽中填充形成隔离层207。

[0076] 进一步的，采用高深宽比填充工艺，同步对所有所述第一沟槽和所有所述第二沟槽进行填充，以形成所述隔离层。因未进行回拉刻蚀，所述第二沟槽的形貌良好，且在所述
第二氧化层206的覆盖作用下，所述隔离层207中不会出现孔隙缺陷。

[0077] 进一步的，在形成所述隔离层207之后，会依次去除所述图案化第二硬掩模层205’和剩余的所述氧化材料层202，以备后续进行离子注入工艺。所以沟槽隔离结构的后续制备
为本领域技术人员所熟知的技术，在此不做赘述。

[0078] 基于同一发明构思，本实施例还提供一种沟槽隔离结构，请参阅图14‑15，包括：

[0079] 衬底200，所述衬底200包括高压器件区HV和中低压器件区MV&LV；

[0080] 第一氧化层204，所述第一氧化层204覆盖于所述高压器件区HV中的衬底200上；其中，所述第一氧化层204由所述氧化材料层202经暴露氧化而成，其材质可选的为二氧化硅。
则当不选用多晶硅作为所述氧化材料层202的材料，不选用二氧化硅作为所述保护层201的
材料时，所述高压器件区HV的所述衬底200上依次形成保护层201和第一氧化层204；

[0081] 保护层201，所述保护层201覆盖于所述中低压器件区MV&LV中的衬底200上；

[0082] 氧化材料层202，所述氧化材料层202覆盖于所述保护层201上；可选的，所述氧化材料层的材质包括多晶硅。

[0083] 若干个第一沟槽和第二沟槽，位于所述高压器件区HV中的所述第一沟槽贯穿所述第一氧化层204并延伸至所述衬底200中；位于所述中低压器件区MV&LV中的所述第二沟槽
依次贯穿所述氧化材料层202和所述保护层201，并延伸进所述衬底200中；

[0084] 隔离层207，所述隔离层207填充覆盖所有所述第一沟槽和所有所述第二沟槽，且所述中低压器件区MV&LV中的所述隔离层207与所述氧化材料层202之间夹有第二氧化层
206。其中，第二氧化层206由靠近所述第二沟槽侧壁的部分厚度的所述氧化材料层202经所
述第二沟槽暴露并沿从外向内的氧化方向X氧化而成。进一步的，在所述氧化方向X上，所述
第二氧化层206的厚度d范围根据器件尺寸的大小确定，用于实现包裹所述衬底200的尖端，
避免尖端电流。可选的，所述厚度d范围为：300埃‑500埃，例如为300埃、400埃或500埃。

[0085] 综上所示，本实施例提供一种沟槽隔离结构及其制备方法。其中，在所述沟槽隔离结构的制备方法中，申请人在所述保护层201和所述第一硬掩模层203之间加入了氧化材料
层202，并利用氧化材料层202的易氧化性，先将高压器件区HV中的氧化材料层202氧化为第
一氧化层204作为后续的器件层，避免在后续工艺中单独沉积，精简工艺步骤。继而，通过形
成的所述第二沟槽，让中低压器件区MV&LV中靠近第二沟槽侧壁的部分所述氧化材料层202
暴露，并氧化形成第二氧化层206。其中，所述第二氧化层206覆盖所述第二沟槽的部分侧
壁，不仅能够作为隔离层207的一部分起到隔离作用，还能够包裹覆盖所述衬底200的尖端，
避免尖端电流的产生。此外，在后续去除沟槽隔离结构上多余的膜层时，所述第二氧化层
206还可以作为牺牲层避免隔离层被刻蚀而出现的凹陷问题（divot）。同时，本实施例提供
的所述沟槽隔离结构的制备方法适用于55nm及以下高压平台的半导体器件制程中，无需进
行回拉刻蚀，解决了因回拉刻蚀导致沟槽形态变化而产生的孔隙缺陷问题，提高了产品的
性能，且与现有工艺有极好的兼容性，有利于提高产品良率和竞争力。

[0086] 此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情
况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修
改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术
实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护
的范围。