一种基于65nm CMOS工艺的二次谐波压控振荡器

摘要

本发明公开了一种基于65nm CMOS工艺的二次谐波压控振荡器，涉及电子通讯技术。针对现有技术中小面积、高功率、高效率无法实现的问题提出本方案，利用65nm CMOS生产方法在基片上制作出二次谐波压控振荡电路结构，主要包括输出电容、第一电阻以及对称设置的第一三电感串接单元和第二三电感串接单元。工作频率为302.7GHz～317.2GHz。优点在于，采用了单振荡器结构实现高输出功率、高效率、小面积。由于有源晶体管的寄生电容会显著降低THz频段的振荡器性能，因此采用了高阶无源LC谐振电路来使这些寄生电容产生谐振，从而提高了振荡频率和效率。从优化路径中提取输出二次谐波，以产生高输出功率，面积仅0.01mm2。

权利要求

1.一种基于65nm CMOS工艺的二次谐波压控振荡器，其特征在于，包括二次谐波压控振荡电路结构；

所述二次谐波压控振荡电路结构包括输出电容(Cout)、第一电阻(R1)以及对称设置的第一三电感串接单元和第二三电感串接单元；

所述第一三电感串接单元包括从输入电压(VDD)依次向输出电容(Cout)串联的第一电感(L1)、第二电感(L2)和第三电感(L3)，还包括第一晶体管(M1)；所述第二三电感串接单元包括从输入电压(VDD)依次向输出电容(Cout)串联的第四电感(L4)、第五电感(L5)和第六电感(L6)，还包括第二晶体管(M2)；

第三电感(L3)远离第二电感(L2)的一端、第六电感(L6)远离第五电感(L5)的一端以及输出电容(Cout)的一端共点，输出电容(Cout)的另一端为功率输出端；

所述第一晶体管(M1)的源极共地，衬底端经过第一电阻(R1)连接衬底电压(Vb)，栅极连接第四电感(L4)和第五电感(L5)的连接点，漏极连接第二电感(L2)和第三电感(L3)的连接点；

所述第二晶体管(M2)的源极共地，衬底端经过第一电阻(R1)连接衬底电压(Vb)，栅极连接第一电感(L1)和第二电感(L2)的连接点，漏极连接第五电感(L5)和第六电感(L6)的连接点。

2.根据权利要求1所述基于65nm CMOS工艺的二次谐波压控振荡器，其特征在于，所述二次谐波压控振荡电路结构是利用65nm CMOS生产方法在基片上制作而成。

3.根据权利要求1所述基于65nm CMOS工艺的二次谐波压控振荡器，其特征在于，还包括串接在所述输出电容(Cout)与地之间的输出负载(RL)。

4.根据权利要求3所述基于65nm CMOS工艺的二次谐波压控振荡器，其特征在于，所述输出负载(RL)的阻值为50Ω。

5.根据权利要求1所述基于65nm CMOS工艺的二次谐波压控振荡器，其特征在于，所述第一电阻(R1)的阻值为25kΩ。

6.根据权利要求1所述基于65nm CMOS工艺的二次谐波压控振荡器，其特征在于，工作频率为302.7GHz～317.2GHz。

说明书

一种基于65nm CMOS工艺的二次谐波压控振荡器

技术领域

[0001] 本发明涉及电子通讯技术，尤其涉及一种基于65nm CMOS工艺的二次谐波压控振荡器。

背景技术

[0002] 毫米波(mm‑Wave)和太赫兹(THz)广泛用于高速无线通信、雷达、成像和光谱学中，出现基于在III‑V族工艺实现的分立组件或单片微波集成电路(MMIC)中。由于CMOS深亚微
米工艺的飞速发展，CMOS晶体管的最大振荡频率fmax不断提高，使得CMOS工艺中的毫米波和
太赫兹IC成为现实。尽管CMOS工艺仍然面临性能相对较低，衬底损耗高以及高频模型不准
确问题，但近年来，由于毫米波和太赫兹CMOS IC的低成本以及与CMOS数字电路的高强兼容
性，它们仍是本领域技术人员所迫切需要的。高输出功率、高DC‑to‑RF效率和小面积信号源
在CMOS技术中是毫米波和太赫兹大规模阵列系统的关键，但具有挑战性，例如用于6G通信
的相控阵或MIMO收发器。由于CMOS晶体管的fmax低于工作频率，因此只能从输出信号的谐波
分量中提取所需的功率。与基本振荡器和倍频器的解决方案相比，谐波振荡器可以提供高
输出功率，低功耗和小的面积，但仍需要改进。增加输出功率的一种直接方法是使用大规模
振荡器阵列，但要以大面积为代价。三推结构很简单，但是版图不对称，降低了效率。耦合振
荡器需要注入功率和延迟线来耦合相邻的振荡器，这会扩大芯片面积并降低效率。

[0003] 如何实现实现高输出功率、高效率、小面积的压控振荡器是亟待解决的技术问题。

发明内容

[0004] 本发明目的在于提供一种基于65nm CMOS工艺的二次谐波压控振荡器，以解决上述现有技术存在的问题。

[0005] 本发明所述基于65nm CMOS工艺的二次谐波压控振荡器，包括二次谐波压控振荡电路结构；

[0006] 所述二次谐波压控振荡电路结构包括输出电容、第一电阻以及对称设置的第一三电感串接单元和第二三电感串接单元；

[0007] 所述第一三电感串接单元包括从输入电压依次向输出电容串联的第一电感、第二电感和第三电感，还包括第一晶体管；所述第二三电感串接单元包括从输入电压依次向输
出电容串联的第四电感、第五电感和第六电感，还包括第二晶体管；

[0008] 第三电感远离第二电感的一端、第六电感远离第五电感的一端以及输出电容的一端共点，输出电容的另一端为功率输出端；

[0009] 所述第一晶体管的源极共地，衬底端经过第一电阻连接衬底电压，栅极连接第四电感和第五电感的连接点，漏极连接第二电感和第三电感的连接点；

[0010] 所述第二晶体管的源极共地，衬底端经过第一电阻连接衬底电压，栅极连接第一电感和第二电感的连接点，漏极连接第五电感和第六电感的连接点。

[0011] 所述二次谐波压控振荡电路结构是利用65nm CMOS生产方法在基片上制作而成。

[0012] 还包括串接在所述输出电容与地之间的输出负载。

[0013] 所述输出负载的阻值为50Ω。

[0014] 所述第一电阻的阻值为25kΩ。

[0015] 工作频率为302.7GHz～317.2GHz。

[0016] 本发明所述基于65nm CMOS工艺的二次谐波压控振荡器，其优点在于，采用了单振荡器结构实现高输出功率、高效率、小面积。由于有源晶体管的寄生电容会显著降低THz频
段的振荡器性能，因此采用了高阶无源LC谐振电路来使这些寄生电容产生谐振，从而提高
了振荡频率和效率。从优化路径中提取输出二次谐波，以产生高输出功率。提出的二次谐波
压控振荡器工作在302.7GHz～317.2GHz，以2.3％的DC‑RF效率实现2.3dBm的输出功率，并
2
且在65nm CMOS工艺中面积仅0.01mm。

附图说明

[0017] 图1是本发明所述二次谐波压控振荡器的电路结构示意图。

[0018] 图2是本发明所述二次谐波压控振荡器的半电路原理图。

[0019] 图3是本发明所述二次谐波压控振荡器的小信号模型原理图。

[0020] 图4是本发明所述二次谐波压控振荡器从漏极向上看的小信号阻抗模型原理图。

[0021] 图5是本发明所述二次谐波压控振荡器的输出频率调谐曲线图。

[0022] 图6是本发明所述二次谐波压控振荡器的输出功率曲线图。

[0023] 图7是本发明所述二次谐波压控振荡器的功耗和效率曲线图。

[0024] 附图标记：

[0025] L1‑第一电感、L2‑第二电感、L3‑第三电感、L4‑第四电感、L5‑第五电感、L6‑第六电感；

[0026] M1‑第一晶体管、M2‑第二晶体管；

[0027] Cout‑输出电容、CGD‑栅‑漏电容、CGS‑栅‑源电容、CDB‑漏‑衬底电容、CSB‑源‑衬底电容；

[0028] R1‑第一电阻、RL‑输出负载；

[0029] X‑节点X、Y‑节点Y、A‑节点A；

[0030] VDD‑输入电压、Vb‑衬底电压、VY‑节点Y的电压、VX‑节点X的电压；

[0031] Zin‑输入阻抗、Z1‑第一阻抗、Z2‑第二阻抗、Z3‑第三阻抗；

[0032] ffund‑基频、f2nd‑二次谐振频率；

[0033] Pout‑功率输出节点。

具体实施方式

[0034] 如图1所示，本发明所述基于65nm CMOS工艺的二次谐波压控振荡器包括二次谐波压控振荡电路结构。

[0035] 所述二次谐波压控振荡电路结构包括输出电容Cout、第一电阻R1以及对称设置的第一三电感串接单元和第二三电感串接单元。

[0036] 所述第一三电感串接单元包括从输入电压VDD依次向输出电容Cout串联的第一电感L1、第二电感L2和第三电感L3，还包括第一晶体管M1。所述第二三电感串接单元包括从输入
电压VDD依次向输出电容Cout串联的第四电感L4、第五电感L5和第六电感L6，还包括第二晶体
管M2。

[0037] 第三电感L3远离第二电感L2的一端、第六电感L6远离第五电感L5的一端以及输出电容Cout的一端共点，输出电容Cout的另一端为功率输出端。

[0038] 所述第一晶体管M1的源极共地，衬底端经过第一电阻R1连接衬底电压Vb，栅极连接第四电感L4和第五电感L5的连接点，漏极连接第二电感L2和第三电感L3的连接点。

[0039] 所述第二晶体管M2的源极共地，衬底端经过第一电阻R1连接衬底电压Vb，栅极连接第一电感L1和第二电感L2的连接点，漏极连接第五电感L5和第六电感L6的连接点。

[0040] 所述二次谐波压控振荡电路结构是利用65nm CMOS生产方法在基片上制作而成。

[0041] 在一实施例中，在所述输出电容Cout与地之间还串接一输出负载RL用于测量。

[0042] 优选地，所述输出负载RL的阻值为50Ω。

[0043] 优选地，所述第一电阻R1的阻值为25kΩ。

[0044] 优选地，工作频率为302.7GHz～317.2GHz。

[0045] 本发明所述基于65nm CMOS工艺的二次谐波压控振荡器具有高度对称性，因此工作原理可以用第一晶体管M1所在的半电路进行描述，如图2至4所示。

[0046] 由于交叉耦合的连接，从节点Y到第一晶体管M1的栅极有‑1的增益。在基频基频ffund上，即差分工作下，节点A和节点B都是虚拟地。当第三电感L3和漏‑衬底电容CDB在基频
ffund谐振时，二者都呈现高阻抗。因此，基频信号可以从节点X流向节点Y，然后反馈到栅极。
优化了从节点X到栅极的延迟，以产生最大的二次谐波电流。在二次谐波频率二次谐振频率
f2nd处，节点B为高阻抗，并且从节点X到输入电压VDD的路径也为高阻抗，因此输出的二次谐
波信号主要流经第三电感L3并在二次谐振频率f2nd处经过适当的阻抗进入输出负载RL。

[0047] 为了计算振荡频率，基频ffund处的小信号模型如图3所示。假设所有器件都是无损的，考虑到米勒效应，栅‑漏电容CGD增加三倍。注意到栅‑漏电容CGD和第二电感L2并联，栅‑源
电容CGS和第一电感L1也是并联。因此，栅‑源电容CGS、栅‑漏电容CGD和漏‑衬底电容CDB等三个
寄生电容可分别与第一电感L1，第二电感L2和第三电感L3产生谐振，从而提高了振荡频率和
效率。从漏极向上看的小信号阻抗模型如图4所示，高阶无源LC谐振回路的输入阻抗输入阻
抗Zin是三个LC谐振回路的组合：第一阻抗Z1与第二阻抗Z2串联，第三阻抗Z3与之并联。所以
输入阻抗Zin可以表示为：

[0048]

[0049] 将式(1)归一化并将其分母置零，则振荡频率(忽略较高解)可得出：

[0050]

[0051] 其中

[0052] A＝L1L2L3(4CGDCDB+CGSCDB+4CGDCGS),

[0053] B＝L1(L2+L3)CGS+4L2(L1+L3)CGD+L3(L1+L2)CDB,

[0054] C＝L1+L2+L3.

[0055] 经测试，仿真结果与计算结果吻合良好。

[0056] 在65nm CMOS工艺中设置电路参数。所述二次谐波压控振荡器由于结构简单，使得2
在该工艺下实现芯片面积仅0.01mm (0.12mm*0.8mm)。然后进行仿真测试，结果如图5‑7所
示。图5中，当衬底电压Vb从‑1.4V到1.4V变化时，输出频率为302.7GHz～317.2GHz，即
310GHz左右的调谐范围为4.7％。图6为仿真的输出功率，并得到了1.0～2.3dBm的高输出功
率。图7所示仿真的功耗约为46mW，DC‑RF效率为2.7％～3.8％。表1总结了所述二次谐波压
控振荡器的性能，并与300GHz附近的谐波VCO进行了比较。证明实现了更高的效率和极其紧
凑的面积。

[0057] 表1.性能总结和与谐波VCOS在300GHz左右的比较

[0058]

[0059] 综合可见，在65nm CMOS工艺中所提出的310GHz二次谐波VCO，通过使用简单结构和适当设计的三个谐振电路，在后仿真结果中表现出高输出功率和高效率，且面积小，这表
明了其在大规模THz阵列中的具有广阔前景。

[0060] 所述表1中的产品序号结构对应下列对比文件：

[0061] [1]K.Sengupta and A.Hajimiri“, A 0.28THz power‑generation and beam‑steering array in CMOS based on distributed active radiators,”IEEE J.Solid‑
State Circuits,vol.47,no.12,pp.3013–3031,2012.

[0062] [2]J.Grzyb,Y.Zhao,and U.R.Pfeiffer,“A 288‑GHz lens‑integrated balanced triple‑push source in a 65‑nm CMOS technology,”IEEE J.Solid‑State 
Circuits,vol.48,no.7,pp.1751–1761,2013.

[0063] [3]P.Y.Chiang,Z.Wang,O.Momeni,and P.Heydari,“A 300GHz frequency synthesizer with 7.9％locking  range in 90nm  SiGe BiCMOS,”in  IEEE 
International Solid‑State Circuits Conference(ISSCC),2014,pp.260–261.

[0064] [4]M.Adnan and E.Afshari,“A 247‑to‑263.5GHz VCO with 2.6mW peak output power and 1.14％DC‑to‑RF efficiency in 65nm bulk CMOS,”in IEEE 
International Solid‑State Circuits Conference(ISSCC),2014,pp.262–263.

[0065] [5]Y.M.Tousi,O.Momeni,and E.Afshari,“A 283‑to‑296GHz VCO with 0.76mW peak output power in 65nm CMOS,”in IEEE International Solid‑State Circuits 
Conference(ISSCC),2012,pp.258–259.

[0066] [6]R.Han and E.Afshari“,A CMOS high‑power broadband 260‑GHz radiator array for spectroscopy,”IEEE J.Solid‑State Circuits,vol.48,no.12,pp.3090–
3104,2013.

[0067] 对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范
围之内。