一种数字可重构信道化单比特接收机及其实现方法

摘要

本发明公开了一种数字可重构信道化单比特接收机及实现方法，该接收机由38.4GHz采样的超宽带单比特接收机和可重构数字信道化系统组成；38.4GHz采样的超宽带单比特接收机包括38.4GHz超高速单比特ADC和FPGA芯片；可重构数字信道化系统嵌入在FPGA芯片中，包括系统状态机、复用测频算法模块的粗测频模块和精测频模块，该精测频模块还包括单比特数字混频模块和单比特数字滤波模块。本发明通过可重构数字信道化技术使得单比特接收机具有高测频精度以及高脉宽检测精度等优点，并且易于FPGA实现，通用性强。

权利要求

1.一种数字可重构信道化单比特接收机，其特征在于，所述数字可重构信道化单比特接收机由38.4GHz采样的超宽带单比特接收机和可重构数字信道化系统组成；

所述38.4GHz采样的超宽带单比特接收机包括38.4GHz超高速单比特ADC和含高速收发模块的FPGA芯片；其中，

所述38.4GHz超高速单比特ADC，用于以38.4GHz的采样频率采集射频信号，并对射频信号进行量化处理之后，将量化后的初始采样数据输入所述FPGA芯片；

所述FPGA芯片，用于通过嵌入在FPGA芯片中的高速收发模块，接收所述初始采样数据，生成第一路采样数据和第二路采样数据，并将两路采样数据输入至所述可重构数字信道化系统；

所述可重构数字信道化系统嵌入在FPGA芯片中，包括系统状态机、复用测频算法模块的粗测频模块和精测频模块；所述精测频模块还包含单比特数字混频模块和单比特数字滤波模块；其中，

所述系统状态机，用于根据所述系统状态机的当前状态数据控制所述粗测频模块和所述精测频模块的测频流程；

所述粗测频模块，用于在所述系统状态机的当前状态数据为粗测频状态时，通过所述测频算法模块对接收到的所述第一路采样数据进行测频计算，并将计算得到的粗测频结果输入所述系统状态机；

所述系统状态机，还用于根据接收到的所述粗测频结果确定测频信道，以控制所述单比特数字混频模块产生测频信道对应的本振数据；

所述精测频模块，用于在所述系统状态机的当前状态数据为精测频状态时，根据所述单比特数字混频模块产生的所述本振数据、所述单比特数字滤波模块产生的滤波器系数对接收到的所述第二路采样数据进行数字信道化处理，并通过所述测频算法模块对数字信道化处理后的数据进行测频计算，获得测频信道对应的精测频结果；

所述可重构数字信道化系统中的所述系统状态机包括内部寄存器、信道切换控制器、测频状态控制器、双路选择器和门限寄存器；其中，所述内部寄存器，用于存储测频算法模块输出的测频结果；所述测频结果包含粗测频结果和精测频结果；

所述信道切换控制器，用于根据所述粗测频结果进行测频信道间的切换，以根据切换后的所述测频信道控制所述单比特数字混频模块产生对应的本振数据，同时确定信道变化状态；

所述测频状态控制器，用于根据静默状态控制数据和内部状态控制数据获取当前状态数据，并根据当前状态数据控制双路选择器选择一组数据输入所述测频算法模块；所述静默状态控制数据由外部输入，所述内部状态控制数据由内部产生；

所述门限寄存器，用于存储及输出门限值。

2.如权利要求1所述的数字可重构信道化单比特接收机，其特征在于，所述粗测频模块还包括第一FIFO缓存器和第一移位寄存器；其中，所述第一FIFO缓存器，用于对所述第一路采样数据进行二级降速和数据缓存，以将所述第一路采样数据的随路时钟降至150MHz，同时对所述第一路采样数据进行缓存后输出；

所述第一移位寄存器，用于在150MHz时钟下对所述第一FIFO缓存器输出的数据进行移位寄存；

所述精测频模块还包括二值化处理器、第二FIFO缓存器和第二移位寄存器；其中，所述二值化处理器，用于将第二路经过数字信道化处理后的数据进行二值化，得到二值化数据；

所述第二FIFO缓存器，用于对所述二值化处理器输出的二值化数据进行二级降速和数据缓存，以将所述二值化数据的随路时钟降至150MHz，同时对所述二值化数据进行缓存之后输出；

所述第二移位寄存器，用于在150MHz时钟下对所述第二FIFO缓存器输出的数据进行移位寄存；

所述粗测频模块和所述精测频模块复用的所述测频算法模块包括分裂基FFT算法模块、最大值检测模块、门限检测模块和输出决策模块；其中，所述分裂基FFT算法模块，用于对所述第一移位寄存器中输出的数据或者所述第二移位寄存器输出的数据进行频谱分析，得到频谱数据；

所述最大值检测模块，用于根据所述频谱数据进行最大值检测，得到最大幅值谱线以及所述最大幅值谱线的幅值和频率值；

所述门限检测模块，用于将所述最大幅值谱线的幅值与对应的门限值进行比较，若大于，则控制所述输出决策模块将所述最大幅值谱线的频率值作为测频结果输出，否则控制所述输出决策模块将所述测频结果置零。

3.如权利要求1所述的数字可重构信道化单比特接收机，其特征在于，所述单比特数字混频模块由数字混频寄存器和数字混频计算模块组成；其中，所述数字混频寄存器，用于存储所有设定频点的本振数据，并由所述系统状态机控制输出所述测频信道对应的本振数据；

所述数字混频计算模块，用于将所述测频信道对应的本振数据与所述第二路采样数据进行点乘运算，获得混频数据。

4.如权利要求3所述的数字可重构信道化单比特接收机，其特征在于，所述单比特数字滤波模块由数字低通滤波寄存器和数字低通滤波计算模块组成；其中，所述数字低通滤波寄存器，用于存储低通滤波器系数；

所述数字低通滤波计算模块，用于将所述数字混频计算模块输出的所述混频数据与所述低通滤波器系数进行点乘后累加，得到信道化数据。

5.如权利要求1所述的数字可重构信道化单比特接收机，其特征在于，所述数字可重构信道化单比特接收机还包括射频接口模块、数据接口模块和电源控制模块；所述射频接口模块与所述38.4GHz超高速单比特ADC连接，所述数据接口模块与所述FPGA芯片连接，所述电源控制模块分别与38.4GHz超高速单比特ADC和FPGA芯片连接；其中，所述射频接口模块，用于接收射频信号，并将所述射频信号输出至所述38.4GHz超高速单比特ADC；

所述数据接口模块，用于将所述FPGA芯片的内部数据输出，以及接收外部数据；

所述电源控制模块包括为所述38.4GHz超高速单比特ADC供电的ADC电源，以及为所述FPGA芯片供电的开关电源。

6.一种数字可重构信道化单比特接收机的实现方法，其特征在于，包括：超高度单比特ADC以38.4GHz的采样频率采集射频信号，对所述射频信号进行量化处理得到初始采样数据；

嵌入在FPGA芯片中的高速收发模块接收所述超高度单比特ADC输出的所述初始采样数据，生成第一路采样数据和第二路采样数据；

嵌入在FPGA芯片中的可重构数字信道化系统根据系统状态机的当前状态数据控制粗测频模块和精测频模块的测频流程；

在所述系统状态机的当前状态数据为粗测频状态时，粗测频模块接收所述第一路采样数据，通过测频算法模块对所述第一路采样数据进行测频计算，获得粗测频结果；

系统状态机接收测频算法模块输出的粗测频结果，并根据所述粗测频结果确定测频信道，并根据所述测频信道控制单比特数字混频模块产生本振数据；

在所述系统状态机的当前状态数据为精测频状态时，精测频模块接收所述第二路采样数据，根据所述单比特数字混频模块产生的本振数据和所述单比特数字滤波模块产生的滤波器系数对所述第二路采样数据进行数字信道化处理之后，通过所述测频算法模块对数字信道化处理后的数据进行测频计算，获得测频信道对应的精测频结果；

其中，所述系统状态机的工作流程，包括：信道切换控制器从内部寄存器中获取粗测频结果，根据所述粗测频结果进行测频信道间的切换，以根据切换后的所述测频信道控制所述单比特数字混频模块产生对应的本振数据，同时确定信道变化状态；

测频状态控制器根据静默状态控制数据和内部状态控制数据，输出当前状态数据，以根据所述当前状态数据控制双路选择器选择一组数据输入所述测频算法模块；所述静默状态控制数据由外部输入，所述内部状态控制数据由内部产生。

7.如权利要求6所述的数字可重构信道化单比特接收机的实现方法，其特征在于，所述粗测频模块的测频流程，包括：

第一FIFO缓存器对所述第一路采样数据进行二级降速和数据缓存，以将所述第一路采样数据的随路时钟降至150MHz，同时对所述第一路采样数据进行缓存后输出；

第一移位寄存器在150MHz时钟下对所述第一FIFO缓存器输出的数据进行移位寄存；

在系统状态机的当前状态数据为粗测频状态时，分裂基FFT算法模块对所述第一移位寄存器输出的数据进行频谱分析，获得测频数据；

最大值检测模块对所述分裂基FFT算法模块输出的测频数据进行最大值检索，获得最大幅值谱线以及所述最大幅值谱线的幅值和频率值；

门限检测模块将所述最大幅值谱线的幅值与粗测门限值进行比较，若大于，则输出决策模块将所述最大幅值谱线的频率值作为粗测频结果输出。

8.如权利要求6所述的数字可重构信道化单比特接收机的实现方法，其特征在于，所述精测频模块的测频流程，包括：

数字混频计算模块读取数字混频寄存器中与测频信道对应的本振数据对所述第二路采样数据进行点乘运算，获得混频数据；

数字低通滤波计算模块读取数字低通滤波寄存器中的低通滤波器系数对所述数字混频计算模块输出的混频数据进行点乘后累加，得到信道化数据；

二值化处理器对所述数字低通滤波计算模块输出的信道化数据进行二值化，得到二值化数据；

第二FIFO缓存器对所述二值化处理器输出的二值化数据进行二级降速和数据缓存，以将所述二值化数据的随路时钟降至150MHz，同时对所述二值化数据进行缓存之后输出；

第二移位寄存器在150MHz时钟下对所述第二FIFO缓存器输出的数据进行移位寄存；

在所述系统状态机的当前状态数据为精测频状态时，分裂基FFT算法模块对所述第二移位寄存器输出的数据进行频谱分析，获得测频数据；

最大值检测模块对所述分裂基FFT算法模块输出的测频数据进行最大值检索，获得最大幅值谱线以及所述最大幅值谱线的幅值和频率值；

门限检测模块将所述最大幅值谱线的幅值与精测门限值进行比较，若大于，则输出决策模块将所述最大幅值谱线的频率值作为精测频结果输出。

说明书

一种数字可重构信道化单比特接收机及其实现方法

技术领域

[0001] 本发明属于单比特接收机技术领域，尤其涉及到一种数字可重构信道化单比特接收机及实现方法。

背景技术

[0002] 宽带信号频率测量广泛应用于电子侦察领域。为了适应当前复杂的电磁环境，需要在更宽频带内进行精确频率测量，随着电子器件水平的不断提高，满足带宽要求的ADC越
来越多，且低比特ADC的采样率越来越高，而高速采样器件的出现，可以打破以往测频接收
机需要在射频端先对信号进行变频，再在数字端对中频信号进行处理的复杂结构，使得接
收机的数字端可以直接对宽带射频信号进行直接获取和处理，进而促进接收机往小型化低
功耗发展。但超高的采样率给数字处理芯片例如FPGA带来的压力是显而易见的，目前在相
同的资源使用率条件下，使用低采样率的ADC时测频结果更为精准，而使用高采样率的ADC
时测频精度会随着采样率的提升成倍数下降。

[0003] 针对高采样率的单比特ADC，目前最常见的高速单比特信号测频算法为以延迟相关算法为主的瞬时测频算法和通过简化DFT(离散傅里叶变换)的核函数来达到降低运算量
的单比特DFT或FFT(快速傅里叶变换)算法。前者较省资源，但对于多信号处理能力不足且
抗噪声能力差；后者可以处理同时达到的多个信号，但计算量仍然大，特别是随着ADC采样
率的不断突破，当前算法不具备匹配的处理能力。

[0004] 基于此，如何匹配和适用超高采样率的单比特ADC的数据传输速率，并保证测频接收机具备高测频精度是当前亟待解决的技术问题。

发明内容

[0005] 本发明的目的在于提供一种数字可重构信道化单比特接收机及实现方法，以解决上述技术问题。

[0006] 基于上述目的，第一方面，本发明提供一种数字可重构信道化单比特接收机，包括：所述数字可重构信道化单比特接收机由38.4GHz采样的超宽带单比特接收机和可重构
数字信道化系统组成；

[0007] 所述38.4GHz采样的超宽带单比特接收机包括38.4GHz超高速单比特ADC和含高速收发模块的FPGA芯片；其中，

[0008] 所述38.4GHz超高速单比特ADC，用于以38.4GHz的采样频率采集射频信号，并对射频信号进行量化处理之后，将量化后的初始采样数据输入所述FPGA芯片；

[0009] 所述FPGA芯片，用于通过所述高速收发模块接收所述初始采样数据，生成第一路采样数据和第二路采样数据，并将两路采样数据输入至所述可重构数字信道化系统；

[0010] 所述可重构数字信道化系统以嵌入在FPGA芯片中，包括系统状态机、复用测频算法模块的粗测频模块和精测频模块；所述精测频模块还包含单比特数字混频模块和单比特
数字滤波模块；其中，

[0011] 所述系统状态机，用于根据所述系统状态机的当前状态数据控制所述粗测频模块和所述精测频模块的测频流程；

[0012] 所述粗测频模块，用于在所述系统状态机的当前状态数据为粗测频状态时，通过所述测频算法模块对接收到的所述第一路采样数据进行测频计算，并将计算得到的粗测频
结果输入所述系统状态机；

[0013] 所述系统状态机，还用于根据接收到的所述粗测频结果确定测频信道，以控制所述单比特数字混频模块产生测频信道对应的本振数据；

[0014] 所述精测频模块，用于在所述系统状态机的当前状态数据为精测频状态时，根据所述单比特数字混频模块产生的所述本振数据、所述单比特数字滤波模块产生的滤波器系
数对接收到的所述第二路采样数据进行数字信道化处理，并通过所述测频算法模块对数字
信道化处理后的数据进行测频计算，获得测频信道对应的精测频结果。

[0015] 优选地，所述粗测频模块还包括第一FIFO缓存器和第一移位寄存器；其中，

[0016] 所述第一FIFO缓存器，用于对所述第一路采样数据进行二级降速和数据缓存，以将所述第一路采样数据的随路时钟降至150MHz，同时对所述第一路采样数据进行缓存后输
出；

[0017] 所述第一移位寄存器，用于在150MHz时钟下对所述第一FIFO缓存器输出的数据进行移位寄存；

[0018] 所述精测频模块还包括二值化处理器、第二FIFO缓存器和第二移位寄存器；其中，

[0019] 所述二值化处理器，用于将第二路经过数字信道化处理后的数据进行二值化，得到二值化数据；

[0020] 所述第二FIFO缓存器，用于对所述二值化处理器输出的二值化数据进行二级降速和数据缓存，以将所述二值化数据的随路时钟降至150MHz，同时对所述二值化数据进行缓
存之后输出；

[0021] 所述第二移位寄存器，用于在150MHz时钟下对所述第二FIFO缓存器输出的数据进行移位寄存；

[0022] 所述粗测频模块和所述精测频模块复用的所述测频算法模块包括分裂基FFT算法模块、最大值检测模块、门限检测模块和输出决策模块；其中，

[0023] 所述分裂基FFT算法模块，用于对所述第一移位寄存器中输出的数据或者所述第二移位寄存器输出的数据进行频谱分析，得到频谱数据；

[0024] 所述最大值检测模块，用于根据所述频谱数据进行最大值检测，得到最大幅值谱线以及所述最大幅值谱线的幅值和频率值；

[0025] 所述门限检测模块，用于将所述最大幅值谱线的幅值与对应的门限值进行比较，若大于，则控制所述输出决策模块将所述最大幅值谱线的频率值作为测频结果输出，否则
控制所述输出决策模块将所述测频结果置零。

[0026] 优选地，所述可重构数字信道化系统中的所述系统状态机包括内部寄存器、信道切换控制器、测频状态控制器、双路选择器和门限寄存器；其中，

[0027] 所述内部寄存器，用于存储测频算法模块输出的测频结果；其中，所述测频结果包含粗测频结果和精测频结果；

[0028] 所述信道切换控制器，用于根据所述粗测频结果进行测频信道间的切换，以根据切换后的所述测频信道控制所述单比特数字混频模块产生对应的本振数据，同时确定信道
变化状态；

[0029] 所述测频状态控制器，用于根据静默状态控制数据和内部状态控制数据获取当前状态数据，并根据当前状态数据控制双路选择器选择第一移位寄存器和第二移位寄存器中
的一组数据输入所述测频算法模块；其中，所述静默状态控制数据由外部输入，包含静默状
态启动和静默状态关闭两种；所述内部状态控制数据由内部产生，包含第二移位寄存器的
存储状态、所述信道切换控制器产生的所述信道变化状态以及所述测频算法模块输出的测
频结果类型；

[0030] 所述门限寄存器，用于存储及输出门限值。

[0031] 优选地，所述单比特数字混频模块由数字混频寄存器和数字混频计算模块组成；其中，

[0032] 所述数字混频寄存器，用于存储所有设定频点的本振数据，并由所述系统状态机控制输出所述测频信道对应的本振数据；

[0033] 所述数字混频计算模块，用于将所述测频信道对应的本振数据与所述第二路采样数据进行点乘运算，获得混频数据。

[0034] 优选地，所述单比特数字滤波模块由数字低通滤波寄存器和数字低通滤波计算模块组成；其中，

[0035] 所述数字低通滤波寄存器，用于存储低通滤波器系数；

[0036] 所述数字低通滤波计算模块，用于将所述数字混频计算模块输出的所述混频数据与所述低通滤波器系数进行点乘后累加，得到信道化数据。

[0037] 优选地，所述数字可重构信道化单比特接收机还包括射频接口模块、数据接口模块和电源控制模块；所述射频接口模块与所述38.4GHz超高速单比特ADC连接，所述数据接
口模块与所述FPGA芯片连接，所述电源控制模块分别与38.4GHz超高速单比特ADC和FPGA芯
片连接；其中，

[0038] 所述射频接口模块，用于接收射频信号，并将所述射频信号输出至所述38.4GHz超高速单比特ADC；

[0039] 所述数据接口模块，用于将所述FPGA芯片的内部数据输出，以及接收外部数据；

[0040] 所述电源控制模块包括为所述38.4GHz超高速单比特ADC供电的ADC电源，以及为所述FPGA芯片供电的开关电源。

[0041] 第二方面，本发明提供一种数字可重构信道化单比特接收机的实现方法，包括：

[0042] 超高度单比特ADC以38.4GHz的采样频率采集射频信号，对所述射频信号进行量化处理得到初始采样数据；

[0043] 嵌入在FPGA芯片中的高速收发模块接收所述超高度单比特ADC输出的所述初始采样数据，生成第一路采样数据和第二路采样数据；

[0044] 嵌入在FPGA芯片中的可重构数字信道化系统根据系统状态机的当前状态数据控制粗测频模块和精测频模块的测频流程；

[0045] 在所述系统状态机的当前状态数据为粗测频状态时，粗测频模块接收所述第一路采样数据，通过测频算法模块对所述第一路采样数据进行测频计算，获得粗测频结果；

[0046] 系统状态机接收测频算法模块输出的粗测频结果，并根据所述粗测频结果确定测频信道，并根据所述测频信道控制单比特数字混频模块产生本振数据；

[0047] 在所述系统状态机的当前状态数据为精测频状态时，精测频模块接收所述第二路采样数据，根据所述单比特数字混频模块产生的本振数据和所述单比特数字滤波模块产生
的滤波器系数对所述第二路采样数据进行数字信道化处理之后，通过所述测频算法模块对
数字信道化处理后的数据进行测频计算，获得测频信道对应的精测频结果。

[0048] 优选地，所述粗测频模块的测频流程，包括：

[0049] 第一FIFO缓存器对所述第一路采样数据进行二级降速和数据缓存，以将所述第一路采样数据的随路时钟降至150MHz，同时对所述第一路采样数据进行缓存后输出；

[0050] 第一移位寄存器在150MHz时钟下对所述第一FIFO缓存器输出的数据进行移位寄存；

[0051] 在系统状态机的当前状态数据为粗测频状态时，分裂基FFT算法模块对所述第一移位寄存器输出的数据进行频谱分析，获得测频数据；

[0052] 最大值检测模块对所述分裂基FFT算法模块输出的测频数据进行最大值检索，获得最大幅值谱线以及所述最大幅值谱线的幅值和频率值；

[0053] 门限检测模块将所述最大幅值谱线的幅值与粗测门限值进行比较，若大于，则输出决策模块将所述最大幅值谱线的频率值作为粗测频结果输出。

[0054] 优选地，所述精测频模块的测频流程，包括：

[0055] 数字混频计算模块读取数字混频寄存器中与测频信道对应的本振数据对所述第二路采样数据进行点乘运算，获得混频数据；

[0056] 数字低通滤波计算模块读取数字低通滤波寄存器中的滤波器系数对所述数字混频计算模块输出的混频数据进行点乘后累加，得到信道化数据；

[0057] 二值化处理器对所述数字低通滤波计算模块输出的信道化数据进行二值化，得到二值化数据；

[0058] 第二FIFO缓存器对所述二值化处理器输出的二值化数据进行二级降速和数据缓存，以将所述二值化数据的随路时钟降至150MHz，同时对所述二值化数据进行缓存之后输
出；

[0059] 第二移位寄存器在150MHz时钟下对所述第二FIFO缓存器输出的数据进行移位寄存；

[0060] 在所述系统状态机的当前状态数据为精测频状态时，分裂基FFT算法模块对所述第二移位寄存器输出的数据进行频谱分析，获得测频数据；

[0061] 最大值检测模块对所述分裂基FFT算法模块输出的测频数据进行最大值检索，获得最大幅值谱线以及所述最大幅值谱线的幅值和频率值；

[0062] 门限检测模块将所述最大幅值谱线的幅值与精测门限值进行比较，若大于，则输出决策模块将所述最大幅值谱线的频率值作为精测频结果输出。

[0063] 优选地，所述系统状态机的工作流程，包括：

[0064] 信道切换控制器从内部寄存器中获取粗测频结果，根据所述粗测频结果进行测频信道间的切换，以根据切换后的所述测频信道控制所述单比特数字混频模块产生对应的本
振数据，同时确定信道变化状态；

[0065] 测频状态控制器根据静默状态控制数据和内部状态控制数据，输出当前状态数据，以根据所述当前状态数据控制双路选择器的输出数据；其中所述静默状态控制数据由
外部输入，包含静默状态启动和静默状态关闭两种；所述内部状态控制数据由内部产生，包
含第二移位寄存器的存储状态、所述信道切换控制器产生的所述信道变化状态以及所述测
频算法模块输出的测频结果类型。

[0066] 本发明提供的数字可重构信道化单比特接收机及实现方法具有以下有益效果：

[0067] (1)数字可重构信道化单比特接收机具有0.5～18.5GHz频率范围的超高带宽射频接收范围、结构简单、功耗低、小型化、可用于单比特相关应用的再设计等优点；(2)通过可
重构数字信道化系统将整个测频流程分为粗测频流程和粗测频流程，并由粗测频结果实时
引导信道实现可重构，进而完成精测频，可以在不降低现有单比特测频算法性能的基础上，
以较少的资源代价较大地提高测频精度；(3)可重构数字信道化系统采用并行流水结构的
模块单元，可以实现整个测频流程的并行流水处理，保证了可重构数字信道化系统的实时
数据处理能力与38.4GHz超高速单比特ADC的数据传输速率相匹配，进而保证数据不丢失，
可以进一步提高接收机的脉宽检测精度和测频可靠性；(4)数字可重构信道化单比特接收
机可以应用到多比特数据的处理中，通用性强。

附图说明

[0068] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以
根据这些附图获得其他的附图。

[0069] 图1为本发明一实施例中数字可重构信道化单比特接收机的一结构框图；

[0070] 图2为本发明一实施例中FPGA芯片中可重构数字信道化系统的一结构框图；

[0071] 图3为本发明一实施例中数字可重构信道化单比特接收机的实现方法的一流程图；

[0072] 图4为本发明一实施例中粗测频模块的测频流程；

[0073] 图5为本发明一实施例中精测频模块的测频流程。

[0074] 图中：1‑38.4GHz超高速单比特ADC；2‑FPGA芯片；3‑射频接口模块；4‑数据接口模块；5‑电源控制模块；10‑高速收发模块；20‑系统状态机；21‑内部寄存器；22‑信道切换控制
器；23‑测频状态控制器；24‑双路选择器；25‑门限寄存器；30‑测频算法模块；31a‑第一FIFO
缓存器；31b‑第二FIFO缓存器；32a‑第一移位寄存器；32b‑第二移位寄存器；33‑分裂基FFT
算法模块；34‑最大值检测模块；35‑门限检测模块；36‑输出决策模块；40‑单比特数字混频
模块；50‑单比特数字滤波模块。

具体实施方式

[0075] 为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是
本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人
员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范
围。

[0076] 请一并参考图1和图2，本发明一实施例提供了一种数字可重构信道化单比特接收机，该接收机包括38.4GHz采样的超宽带单比特接收机和可重构数字信道化系统。

[0077] 在本实施例中，38.4GHz采样的超宽带单比特接收机包括38.4GHz超高速单比特ADC1、含高速收发模块10的FPGA芯片2。其中，38.4GHz超高速单比特ADC1与FPGA芯片2连接；
38.4GHz超高速单比特ADC1，用于以38.4GHz的采样频率采集射频信号，并对射频信号进行
量化处理之后，将量化后的初始采样数据输入FPGA芯片2；FPGA芯片2，用于通过嵌入在FPGA
芯片2中的高速收发模块10接收初始采样数据，生成第一路采样数据和第二路采样数据，并
将两路采样数据输入至可重构数字信道化系统。优选地，第一路采样数据和第二路采样数
据为完全相同的128bit采样数据。

[0078] 可重构数字信道化系统以嵌入在FPGA芯片2中，且可重构数字信道化系统的设计采用并行流水结构的模块单元，包括系统状态机20、复用测频算法模块30的粗测频模块(图
未示)和精测频模块(图未示)，精测频模块还包括单比特数字混频模块40和单比特数字滤
波模块50。

[0079] 其中，系统状态机20，用于根据系统状态机20的当前状态数据控制粗测频模块和精测频模块的测频流程，以及用于接收粗测频模块输出的粗测频结果，根据粗测频结果确
定测频信道，以控制单比特数字混频模块40产生测频信道对应的本振数据；粗测频模块，用
于在系统状态机20的当前状态数据为粗测频状态时，通过测频算法模块30对接收到的第一
路采样数据进行测频计算，并将计算获得的粗测频结果输入系统状态机20；精测频模块，用
于在系统状态机20的当前状态数据为精测频状态时，根据单比特数字混频模块40产生的本
振数据、单比特数字滤波模块50产生的滤波器系数对接收到的第二路采样数据进行数字信
道化处理，并通过测频算法模块30对数字信道化处理后的数据进行测频计算，获得测频信
道对应的精测频结果。优选地，本振数据为128bit本振数据，且128bit本振数据在系统状态
机20的控制下随着128bit采样数据更新而更新，可以保证混频数据完整以及避免产生多余
杂波。

[0080] 可理解的，本实施例将38.4GHz超高速单比特ADC1和预设系列的低成本FPGA芯片2相结合，构成具有小型化、低功耗的38.4GHz采样的超宽带单比特接收机硬件系统，并将
38.4GHz采样的超宽带单比特接收机硬件系统和可重构数字信道化软件系统组合构成数字
可重构信道化单比特接收机。优选地，预设系列的FPGA芯片2为XC7K系列低成本的FPGA芯
片，其具有丰富的逻辑资源和对外接口资源。

[0081] 具体的，超高速单比特ADC1接收0.5～18.5GHz频率范围内的射频信号，并对射频信号量化处理之后，通过FPGA芯片2中的高速收发模块10对量化处理获得的初始采样数据
进行采集，并在FPGA芯片2内部生成顺序的128bit采样数据，对128bit采样数据同时进行一
级降速和数据复制，以将128bit采样数据的随路时钟降为300MHz时钟，同时将128bit采样
数据复制成为完全相同的两路128bit采样数据。优选地，一级降速为128倍降速。

[0082] 进一步地，上述完全相同的两路128bit采样数据其中一路128bit采样数据作为直采数据进入可重构数字信道化系统中的粗测频模块，另一路128bit采样数据进入可重构数
字信道化系统中的精测频模块，先与精测频模块中的单比特数字混频模块40产生的128bit
本振数据进行点乘，再与精测频模块中的单比特数字滤波模块50产生的128bit滤波系数进
行点乘后累加，得到信道化数据，也即得到对第二路128bit采样数据进行数字下变频和数
字滤波后的数据，进一步通过系统状态机20控制直采数据和信道化数据中的一组数据进入
测频算法模块30进行测频计算，得到测频结果。

[0083] 综上所述，本实施例的数字可重构信道化单比特接收机具有以下有益效果：(1)数字可重构信道化单比特接收机具有0.5～18.5GHz频率范围的超高带宽射频接收范围、结构
简单、功耗低、小型化、可用于单比特相关应用的再设计等优点；(2)通过可重构数字信道化
系统将整个测频流程分为粗测频流程和粗测频流程，并由粗测频结果实时引导信道实现可
重构，进而完成精测频，可以在不降低现有单比特测频算法性能的基础上，以较少的资源代
价较大地提高测频精度；(3)可重构数字信道化系统采用并行流水结构的模块单元，可以实
现整个测频流程的并行流水处理，保证了可重构数字信道化系统的数据处理能力与
38.4GHz超高速单比特ADC1的数据传输速率相匹配，进而保证数据不丢失，可以进一步提高
接收机的脉宽检测精度和测频可靠性；(4)数字可重构信道化单比特接收机可以应用到多
比特数据的处理中，通用性强。

[0084] 请参考图2，在一可选实施例中，所述粗测频模块还包括第一FIFO缓存器31a和第一移位寄存器32a。其中，粗测频模块中的第一FIFO缓存器31a，用于对第一路128bit采样数
据进行二级降速和数据缓存，以将第一路128bit采样数据的随路时钟降至150MHz，同时对
第一路128bit采样数据进行缓存之后输出；第一移位寄存器32a，用于在150MHz时钟下对第
一FIFO缓存器31a输出的数据进行移位寄存。优选地，第一FIFO缓存器31a为128bit进
256bit出的FIFO，相应地第一FIFO缓存器31a输出的数据为256bit数据；第一移位寄存器
32a为512bit寄存器，相应地第一移位寄存器32a输出的数据为256bit数据。

[0085] 所述精测频模块还包括二值化处理器(图未示)、第二FIFO缓存器31b和第二移位寄存器32b。其中，精测频模块中的二值化处理器，用于对第二路经过数字下变频和数字滤
波等信道化数据进行二值化，得到二值化数据；第二FIFO缓存器31b，用于对二值化处理器
输出的二值化数据进行二级降速和数据缓存，以将二值化数据的随路时钟降至150MHz，同
时对二值化数据进行缓存之后输出；第二移位寄存器32b，用于在150MHz时钟下对第二FIFO
缓存器31b输出的数据进行移位寄存。优选地，对信道化数据进行二值化是指，将信道化数
据与预设零值进行比较，若大于等于预设零值，则输出“1”，否则输出“0”；第二FIFO缓存器
31b为1bit进2bit出的FIFO，相应地第二FIFO缓存器31b输出的数据为2bit数据；第二移位
寄存器32b为512bit寄存器，相应地第二移位寄存器32b输出的数据为256bit数据。

[0086] 可理解的，进入粗测频模块的第一路128bit采样数据，依次通过128bit进256bit出的第一FIFO缓存器31a和512bit的第一移位寄存器32a之后，得到第一组512bit数据x1
(n)，同时进入精测频模块的第二路128bit采样数据，依次通过二值化处理器、1bit进2bit
出的第二FIFO缓存器31b和512bit的第二移位寄存器32b之后，得到第二组512bit数据x2
(n)，这两组512bit数据在150MHz时钟下由可重构数字信道化系统中的系统状态机20控制
其中一组512bit数据进入复用的测频算法模块30进行下一步操作。

[0087] 所述粗测频模块和所述精测频模块复用的测频算法模块30包括分裂基FFT算法模块33、最大值检测模块34、门限检测模块35和输出决策模块36。其中，测频算法模块30中的
分裂基FFT算法模块33，用于对第一移位寄存器32a中输出的数据x1(n)或者第二移位寄存
器32b输出的数据x2(n)进行频谱分析，得到频谱数据；最大值检测模块34，用于根据频谱数
据进行最大值检测，得到最大幅值谱线以及最大幅值谱线的幅值和频率值；门限检测模块
35，用于将最大幅值谱线的幅值与对应的门限值(该门限值预先存储在门限寄存器25中)进
行比较，若大于，则控制输出决策模块36将最大幅值谱线的频率值作为测频结果输出，否则
控制输出决策模块36将测频结果置零。优选地，分裂基FFT算法模块33输出的频谱数据为
256bit频谱数据。在后续实施例中，可以根据最大幅值谱线的频率值生成测频码，并将测频
码输入至系统状态机20中。

[0088] 可理解的，测频算法模块30中的分裂基FFT算法模块33采用并行流水结构，其控制时钟与150MHz时钟同源，在每个节拍下都有新的512bit采样数据流入和新的512bit频谱数
据流出，并且对于每组512bit频谱数据，取其前半组256bit频谱数据输入最大值检测模块
34。该前半组256bit频谱数据的组成规则为：首先，确定用于频点标记的步进频率，该步进
频率可以表示为fx＝[(Fs/2)/255]，其中fx为步进频率，Fs为射频信号的采样频率，“[]”为
取整函数；然后，在半频带内0～Fs/2以步进频率fx进行频点标记，获得256根谱线，且每一根
谱线均具有对应幅值和频率值；最后，将这256根谱线按照频率值大小进行从大到小排列，
组成256bit频谱数据，且256bit频谱数据中第一个位置的谱线对应最小频率值，最后一个
位置的谱线对应最大频率值。根据上述组成规则，本实施例将在0～19.125GH内以75MHz为
步进频率进行频点标记，获得256根谱线组成256bit频谱数据。

[0089] 进一步地，测频算法模块30中的最大值检测模块34由采用并行流水结构的9级比较模块组成，每一级比较模块均由比较单元组成，每个比较单元进行两两对比获得幅值较
大的谱线，保存幅值较大谱线在频谱中的频率值，流入下一级比较模块，并且由最后一级比
较模块输出最大幅值谱线以及最大幅值谱线在频谱中的频率值。具体的，第一级比较模块
由256个比较单元构成，第二级比较模块由128个比较单元构成，第二级比较模块由64个比
较单元构成，第四级由34个比较单元构成，第五级比较模块由16个比较单元构成，第六级比
较模块由8个比较单元构成，第七级比较模块由4个比较单元构成，第八级比较模块由2个比
较单元构成，第九级比较模块由1个比较单元构成。

[0090] 请参考图2，在一可选实施例中，所述可重构数字信道化系统中的系统状态机20包含内部寄存器21、信道切换控制器22、测频状态控制器23、双路选择器24和门限寄存器25；
其中，内部寄存器21，用于存储测频算法模块30输出的测频结果，包含粗测频结果和精测频
结果。优选地，内部寄存器21为五级寄存器。

[0091] 信道切换控制器22，用于根据粗测频结果进行测频信道间的切换，以根据切换后的测频信道控制单比特数字混频模块40产生对应的本振数据，同时确定信道变化状态。优
选地，信道切换控制器22的信道切换过程为：首先调用五级寄存器持续缓存的粗测频结果，
并与测频算法模块30当前输出的测频结果进行比较，若前四级寄存器内容与当前的测频结
果一致，而第五级寄存器内容与当前测频结果的频率误差大于150MHz时钟，则确定信道发
生变化，输出当前频率对应的信道编码，以根据信道编码控制数字混频模块40输出对应的
本振数据；否则，确定信道未发生变化，并维持当前的信道编码不变。其中，信道切换控制器
22可以控制255个测频信道，且信道切换控制器22输出的信道编码为粗测频码减一；粗测频
码为粗测频状态下分裂基FFT算法模块33输出的256bit频谱数据中最大幅值谱线的位置，
也即，当最大幅值谱线处于256bit频谱数据的第n个位置，则确定粗测频码为n，相应地，信
道切换控制器22输出的信道编码为n‑1(n‑1≥1)，特别的是，若当前的粗测频码为0，则确定
输入数据不存在有效数据，无需改变当前输出的信道编码；若当前的信道编码发生变化时，
则确定测频信道发生变化，可以将信道变化状态输入测频状态控制器23，以使测频状态控
制器23结合信道变化状态、第二移位寄存器32b的存储状态来切换测频状态。

[0092] 测频状态控制器23，用于根据静默状态控制数据和内部状态控制数据确定当前状态数据，并根据当前状态数据控制双路选择器24选择第一移位寄存器32a和第二移位寄存
器32b中的一组数据输入测频算法模块30；该当前状态数据包括粗测频状态、精测频状态和
静默状态；该静默状态控制数据由外部输入，包含静默状态启动和静默状态关闭两种，内部
状态控制数据由内部产生，包含第二移位寄存器32b的存储状态(包含已满和未满两种状
态)、信道变化状态(包含变化和未变化两种状态)以及测频算法模块30输出的测频结果类
型(包含粗测频结果和精测频结果两类)等。优选地，若静默状态控制数据为静默状态启动，
则控制系统状态机20进入静默状态，并将静默状态作为当前状态数据输出；若静默状态控
制数据为静默状态关闭、第二移位寄存器32b的存储状态为存满以及信道变化状态为变化，
则控制系统状态机20进入精测频状态，并将精测频状态作为当前状态数据输出；若静默状
态控制数据为静默状态关闭以及测频结果类型为精测频结果，则控制系统状态机20进入粗
测频状态，并将粗测频状态作为当前状态数据输出。且优选地，若测频状态控制器23的当前
状态数据为粗测频状态，则选择第一移位寄存器32a中的512bit采样数据输入测频算法模
块30；若测频状态控制器23的当前状态数据为精测频状态，则选择第二移位寄存器32b中的
512bit采样数据输入测频算法模块30；若测频状态控制器23的当前状态数据为静默状态，
则不向测频算法模块30输入数据。

[0093] 门限寄存器25，用于存储、输出门限值，该门限值分为粗测门限值和精测门限值。优选地，门限寄存器25输出的门限值类型可以由设置在系统状态机20中的内部计数器进行
控制，此时，在内部计数器计数未达到计数节点时，门限寄存器25输出粗测门限值，而在内
部计数器计数达到计数节点时，门限寄存器25输出精测门限值。

[0094] 可理解的，本实施例中的系统状态机20设置有三种测频状态，分别为静默状态、粗测频状态和精测频状态，其中静默状态由外部控制，粗测频状态和精测频状态由系统状态
机20内部自行转换。在系统状态机20处于静默状态时，通过系统状态机20控制其余模块(包
含粗测频模块和精测频模块、内部寄存器21等)持续复位；在系统状态机20处于粗测频状态
时，通过系统状态机20控制第一移位寄存器32a中的数据输入测频算法模块30，并将测频算
法模块30输出的粗测频率值作为粗测频结果持续缓存至内部寄存器21，同时检测第二移位
寄存器32b是否已满，若已满，则通过系统状态机20控制第二移位寄存器32b中的采样数据
输入测频算法模块30；在系统状态机20处于精测频状态时，通过系统状态机20控制第二移
位寄存器32b中的数据输入测频算法模块30，并控制系统状态机20的内部寄存器21在正确
时间缓存精测频结果。优选地，该系统状态机20还包括内部计数器(图未示)，该内部计数器
用于控制上述正确时间和门限寄存器25输出的门限类型，此时，当采样数据开始输入测频
算法模块30时，控制内部计数器清零，此后在150MHz时钟节拍下开始计数，以获取测频算法
模块30从数据输入到结果输出的整个流水延迟，以该延迟作为一个计数节点，当内部计数
器计数达到该计数节点时，将测频算法模块30输出的精测频率值作为精测频结果缓存至内
部寄存器21，同时切换测频状态机为粗测频状态，也即，只有内部计数器计数达到该计数节
点时，测频算法模块30方才输出精测频结果，其余时间均为粗测频结果，此时精测频与粗测
频的次数比为1:256。

[0095] 在一可选实施例中，该单比特数字混频模块40由数字混频寄存器和数字混频计算模块组成。其中，数字混频寄存器，用于存储所有设定频点的本振数据，并由系统状态机20
控制输出测频信道对应的本振数据；数字混频计算模块，用于将测频信道对应的本振数据
与第二路采样数据进行点乘运算，输出混频数据。

[0096] 在本实施例中，数字混频寄存器为254×65536bit的只读存储器，可以存储与254个信道对应的254组本振数据。当单比特数字混频模块40工作在150MHz时钟域下，无需进行
变频，数字混频计算模块输出全为1，构成第255个信道的128bit混频数据，该150MHz时钟域
为0～150MHz之间；而若单比特数字混频模块40未工作在150MHz时钟域下，则数字混频计算
模块产生的本振数据由公式(1)产生，公式(1)为：

[0097]

[0098] 公式(1)中，x为本振数据，k为粗测频率值在频谱中对应的谱线位置，k的取值结果为0～255之间的整数，abs()为绝对值函数；N为。

[0099] 在数字混频计算模块工作在300MHz时钟下，每一时钟节拍输出为当前本振数据中的连续128bit数据。具体的，由一个65536bit位的循环移位寄存器存储当前本振数据，每一
个节拍输出低128bit位的数据，同时将低128bit位的数据移位到循环移位寄存器的高
128bit位。当信道发生改变时，根据系统状态机20中信道切换控制器22输出的信道编码作
为地址从数字混频寄存器中读取相应的65536bit数据并存储到循环移位寄存器中。在实际
中，该数字混频计算模块中的点乘操作是将128bit本振数据与第二路128bit采样数据进行
同或操作，可以减少计算量以节省资源。

[0100] 在一可选实施例中，该单比特数字滤波模块50由数字低通滤波寄存器和数字低通滤波计算模块组成。其中，数字低通滤波寄存器，用于存储低通滤波器系数；数字低通滤波
计算模块，用于将数字混频计算模块输出的混频数据与低通滤波器系数进行点乘后累加，
得到信道化数据，也即，得到对第二路采样数据进行数字下变频和数字滤波后的数据。

[0101] 在本实施例中，单比特数字滤波模块50工作在300MHz时钟域下，且单比特数字滤波模块50的工作过程为：首先，预先将128bit滤波器系数存储到数字低通滤波寄存器中；然
后，在每个时钟节拍下，通过数字低通滤波计算模块从数字低通滤波寄存器读取128bit滤
波器系数，将其与数字混频计算模块输出128bit混频数据进行点乘后累加，即可得到对
128bit采样数据进行数字下变频和数字滤波后的数据。在实际中，该数字低通滤波计算模
块中的点乘操作是根据单比特数据对滤波进行变号，具体表示为：当单比特数据为0时，对
应位的滤波系数取反，否则对应位的滤波系数不变，可以避免乘法器的使用从而节约资源，
以及可以去除点比特数据中的直流分量。

[0102] 请参考图1，在一可选实施例中，所述数字可重构信道化单比特接收机还包括射频接口模块3、数据接口模块4和电源控制模块5；射频接口模块3与38.4GHz超高速单比特ADC1
连接，数据接口模块4与FPGA芯片2连接，电源控制模块5分别与38.4GHz超高速单比特ADC1
和FPGA芯片2连接。

[0103] 其中，射频接口模块3，用于接收射频信号，并将射频信号输出至38.4GHz超高速单比特ADC1；数据接口模块4，用于将存储在FPGA芯片2中的内部数据(优选地，内部数据可以
存储在FPGA芯片2的内部寄存器21中，包括但不限于粗测频结果、精测频结果等)输出，以及
接收外部数据(包括但不限于可被FPGA芯片2执行的程序、静默状态控制数据等)；电源控制
模块5包括为38.4GHz超高速单比特ADC1供电的ADC电源，以及为FPGA芯片2供电的开关电
源。

[0104] 在本实施例中，数字可重构信道化单比特接收机主要由38.4GHz超高速单比特ADC1、FPGA芯片2、射频接口模块3、数据接口模块4和外围的电源控制模块5组成。其中，射频
输入模块3采用SMP连接器，通过该SMP连接器可以将外部的0.5～18.5GHz频率范围内的射
频信号输入至数字可重构信道化单比特接收机；射频接口模块3采用FMC连接器，通过该FMC
连接器可以将外部的数据输入至数字可重构信道化单比特接收机，以及将数字可重构信道
化单比特接收机产生的数据发送至与数字可重构信道化单比特接收机连接的显示终端。可
理解的，该数字可重构信道化单比特接收机结构简单，体积小，功耗低，逻辑资源和对外接
口资源丰富，可作多种应用下的二次开发，可塑性强，复用性好。

[0105] 此外，请参考图3，本发明一实施例还提供一种数字可重构信道化单比特接收机的实现方法，该数字可重构信道化单比特接收机为上述实施例中的接收机，该方法包括以下
步骤：

[0106] 步骤S10，超高度单比特ADC1以38.4GHz的采样频率采集射频信号，对射频信号进行量化处理得到初始采样数据。

[0107] 步骤S20，嵌入在FPGA芯片2中的高速收发模块10接收超高度单比特ADC1输出的初始采样数据，生成第一路采样数据和第二路采样数据。

[0108] 步骤S30，嵌入在FPGA芯片2中的可重构数字信道化系统根据系统状态机20的当前状态数据控制粗测频模块和精测频模块的测频流程。

[0109] 步骤S40，在系统状态机20的当前状态数据为粗测频状态时，粗测频模块接收高速收发模块10输出的第一路采样数据，通过测频算法模块30对第一路采样数据进行测频计
算，获得粗测频结果。

[0110] 步骤S50，系统状态机20接收测频算法模块30输出的粗测频结果，并根据粗测频结果确定测频信道，并根据测频信道控制单比特数字混频模块40产生本振数据。

[0111] 步骤S60，在系统状态机20的当前状态数据为精测频状态时，精测频模块接收高速收发模块10输出的第二路采样数据，根据单比特数字混频模块40产生的本振数据和单比特
数字滤波模块50产生的滤波器系数对第二路采样数据进行数字信道化处理之后，通过测频
算法模块30对数字信道化处理后的数据进行测频计算，获得测频信道对应的精测频结果。

[0112] 作为优选，在数字可重构信道化单比特接收机上电之后，超高度单比特ADC1按照38.4GHz的采样频率开始采集射频信号，并对射频信号进行单比特量化得到初始采样数据，
FPGA芯片2通过高速收发模块10采集超高度单比特ADC1输出的初始采样数据，并在FPGA芯
片2内部完成一级降速和数据复制，得到完全相同的两路128bit采样数据，其中一路128bit
采样数据作为直接采集数据输入粗测频模块，另一路128bit采样数据输入精测频模块，先
与单比特数字混频模块40产生的128bit本振数据进行点乘，再与单比特数字滤波模块50产
生的128bit滤波系数进行点乘后累加，得到对128bit采样数据经数字下变频和数字滤波的
数据，也即信道化数据，进一步系统状态机20控制直接采集数据和信道化数据中的一组输
入测频算法模块30进行测频计算，获得测频结果。可理解的，若选择直接采集数据输入测频
算法模块30进行测频计算，则得到粗测频结果，若选择信道化数据输入测频算法模块30进
行测频计算，则得到精测频结果。

[0113] 进一步地，接收机通过数据接口模块4将粗测频结果或精测频结果发送到显示终端进行显示。

[0114] 可理解的，本实施例中的数字可重构信道化单比特接收机的实现方法，通过可重构数字信道化系统将整个测频流程分为粗测频流程和粗测频流程，并由粗测频结果实时引
导信道实现可重构，进而完成精测频，因此可以在不降低现有单比特测频算法性能的基础
上，以较少的资源代价较大地提高测频精度。

[0115] 请参考图4，在一可选实施例中，所述粗测频模块的测频流程，也即步骤S40可以包括以下步骤：

[0116] 步骤S401，第一FIFO缓存器31a对第一路采样数据进行二级降速和数据缓存，以将第一路采样数据的随路时钟降至150MHz，同时对第一路采样数据进行缓存后输出。

[0117] 步骤S402，第一移位寄存器32a在150MHz时钟下对第一FIFO缓存器31a输出的数据进行移位寄存。

[0118] 步骤S403，在系统状态机20输出的当前状态数据为粗测频状态时，分裂基FFT算法模块33对第一移位寄存器32a输出的数据进行频谱分析，获得测频数据。

[0119] 步骤S404，最大值检测模块34对分裂基FFT算法模块33输出的测频数据进行最大值检索，获得最大幅值谱线以及最大幅值谱线的幅值和频率值。

[0120] 步骤S405，门限检测模块35将最大幅值谱线的幅值与粗测门限值进行比较，若大于，则输出决策模块36将最大幅值谱线的频率值作为粗测频结果输出。

[0121] 作为优选，输入至粗测频模块的128bit采样数据，依次通过128bit进256bit出的第一FIFO缓存器31a、512bit第一移位寄存器32a进行二级降速和移位寄存之后，得到一组
512bit数据，在系统状态机20进入粗测频状态时，系统状态机20控制该组512bit数据输入
测频算法模块30，并依次通过分裂基FFT算法模块33、最大值检测模块34进行频谱分析和最
大值检测得到最大幅值谱线以及最大幅值谱线的幅值和频率值，门限检测模块35将最大幅
值谱线的幅值与存储在门限寄存器25中的粗测门限值进行比较，若大于，则输出决策模块
36将最大幅值谱线的频率值作为粗测频结果输出，否则输出决策模块36将输出结果置零。
可理解的，在本实施例中，粗测频流程采用并行流水操作，保证了可重构数字信道化系统的
数据处理能力与38.4GHz超高速单比特ADC1的数据传输速率匹配，能够保证数据不丢失，进
一步提高了接收机的脉宽检测精度和测频可靠性。

[0122] 请参考图5，在一可选实施例中，所述精测频模块的测频流程，也即步骤S60可以包括以下步骤：

[0123] 步骤S601，数字混频计算模块读取数字混频寄存器中与测频信道对应的本振数据对第二路采样数据进行点乘运算，获得混频数据。

[0124] 步骤S602，数字低通滤波计算模块读取数字低通滤波寄存器中的滤波器系数对数字混频计算模块输出的混频数据进行点乘后累加，得到信道化数据。

[0125] 步骤S603，二值化处理器对数字低通滤波计算模块输出的信道化数据进行二值化，得到二值化数据。

[0126] 步骤S604，第二FIFO缓存器31b对二值化处理器输出的二值化数据进行二级降速和数据缓存，以将二值化数据的随路时钟降至150MHz，同时对二值化数据进行缓存之后输
出。

[0127] 步骤S605，第二移位寄存器32b在150MHz时钟下对第二FIFO缓存器31b输出的数据进行移位寄存。

[0128] 步骤S606，在系统状态机20输出的当前状态数据为精测频状态时，分裂基FFT算法模块33对第二移位寄存器32b输出的数据进行频谱分析，获得测频数据。

[0129] 步骤S607，最大值检测模块34对分裂基FFT算法模块33输出的测频数据进行最大值检索，获得最大幅值谱线以及最大幅值谱线的幅值和频率值。

[0130] 步骤S608，门限检测模块35将最大幅值谱线的幅值与精测门限值进行比较，若大于，则输出决策模块36将最大幅值谱线的频率值作为精测频结果输出。

[0131] 作为优选，输入至精测频模块的128bit采样数据，先通过数字混频计算模块、数字低通滤波计算模块进行数字下变频和数字滤波，得到信道化数据，再对信道化数据进行二
值化处理之后输入第二FIFO缓存器31b进行二级降速，最后由第二移位寄存器32b进行移位
寄存，得到一组512bit数据，在系统状态机20进入精测频状态时，系统状态机20控制该组
512bit数据输入测频算法模块30，并依次通过分裂基FFT算法模块33、最大值检测模块34进
行频谱分析和最大值检测得到最大幅值谱线以及最大幅值谱线的幅值和频率值，门限检测
模块35将最大幅值谱线的幅值与存储在门限寄存器25中的精测门限值进行比较，若大于，
则输出决策模块36将最大幅值谱线的频率值作为精测频结果输出，否则输出决策模块36将
输出结果置零。可理解的，在本实施例中，精测频流程采用并行流水操作，保证了可重构数
字信道化系统的数据处理能力与38.4GHz超高速单比特ADC1的数据传输速率匹配，能够保
证数据不丢失，进一步提高了接收机的脉宽检测精度和测频可靠性。

[0132] 在一可选实施例中，所述系统状态机20的工作流程，也即步骤S40可以包括以下步骤：

[0133] 步骤一，信道切换控制器22从内部寄存器21中获取粗测频结果，根据粗测频结果进行测频信道间的切换，以根据切换后的测频信道控制单比特数字混频模块40产生对应的
本振数据，同时确定信道变化状态。

[0134] 步骤二，测频状态控制器23根据静默状态控制数据和内部状态控制数据，输出当前状态数据，以根据当前状态数据控制双路选择器24的输出数据；其中静默状态控制数据
由外部输入，包含静默状态启动和静默状态关闭两种；内部状态控制数据由内部产生，包含
第二移位寄存器32b的存储状态、信道切换控制22产生的信道变化状态以及测频算法模块
30输出的测频结果类型。

[0135] 作为优选，对于信道切换控制器22，在系统状态机20处于粗测频状态时，信道切换控制器22从内部寄存器21中调用粗测频结果与测频算法模块30当前输出的粗测频结果进
行比较，若根据比较结果确定信道发生变化，则根据当前频率确定切换后的测频信道的信
道编码；而若根据比较结果确定信道未发生变化，则维持当前的信道编码不变，进一步地系
统状态机20根据信道编码来控制单比特数字混频模块40产生对应的本振数据，以及根据信
道是否发生变化来产生信道变化状态。

[0136] 对于测频状态控制器23，先检测静默状态是否开启，也即检测静默状态控制数据是静默状态启动还是静默状态关闭，若静默状态启动，则控制系统状态机20进入静默状态，
并将静默状态作为当前状态数据输出，此时不选择第一移位寄存器32a和第二移位寄存器
32b的数据进入测频算法模块30。

[0137] 而若静默状态关闭，则进一步检测测频信道是否发生变化，也即判断信道变化状态是信道发生变化还是信道未变化，若信道变化，则在第二移位寄存器32b已满时，控制系
统状态机20进入精测频状态，并将精测频状态作为当前状态数据输出，此时系统状态机20
控制第二移位寄存器32b的数据进入测频算法模块30。否则，确定系统状态机20仍处于粗测
频状态，并将粗测频状态作为当前状态数据输出，此时系统状态机20控制第一移位寄存器
32a的数据进入测频算法模块30。此外，在静默状态关闭时，若系统状态机20接收到一次精
测频结果，则控制系统状态机20进入粗测频状态。

[0138] 在本实施例中，根据粗测频和精测频这两种需求，通过测频状态控制器23控制系统状态机20进入不同的测频状态并输出对应的当前状态数据，进而根据当前状态数据选择
直采数据和信道化数据中的一组数据输入复用的测频算法模块30进行测频，达到可重构的
目的。此外，通过信道切换控制器22来调整测频信道，实现精测频。

[0139] 所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本发明的思路下，以上实施例
或者不同实施例中的技术特征之间也可以进行组合，并存在如上所述的本发明的不同方面
的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明的精神和原则之内，
所做的任何省略、修改、等同替换、改进等，均应包含在本发明的保护范围之内。