存储器的测试方法及相关设备转让专利
申请号 : CN202010166581.1
文献号 : CN113393887B
文献日 : 2022-04-12
发明人 : 史传奇 , 章恒嘉 , 丁丽
申请人 : 长鑫存储技术有限公司
摘要 :
权利要求 :
1.一种存储器的测试方法,其特征在于,所述方法包括:获取测试指令;
响应于所述测试指令,产生测试时钟信号,并生成待测地址及其待测数据;
从存储设备的存储器中确定待测存储器,所述存储设备包括自测电路;
将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中;
从所述待测存储器的所述待测地址所对应的存储单元中读取输出数据;
比对所述待测数据及其对应待测地址的输出数据,获取所述待测存储器的测试结果;
所述自测电路包括先进先出队列;其中,获取测试指令,包括:利用所述先进先出队列缓存自动测试设备发送的命令信号,其中所述测试时钟信号的工作频率高于所述自动测试设备输出的时钟信号的频率;或者,所述测试时钟信号和所述自动测试设备输出的时钟信号的频率相等,且所述测试时钟信号与所述自动测试设备输出的时钟信号的相位不同;
从所述先进先出队列中读取所述命令信号。
2.根据权利要求1所述的存储器的测试方法,其特征在于,获取测试指令,还包括:确定所述自测电路的目标工作模式;
根据所述目标工作模式解析所述命令信号,确定所述命令信号为所述测试指令。
3.根据权利要求2所述的存储器的测试方法,其特征在于,确定所述自测电路的目标工作模式,包括:
从所述自动测试设备获取第一配置信息;
根据所述第一配置信息确定所述目标工作模式。
4.根据权利要求1所述的存储器的测试方法,其特征在于,所述自测电路还包括时钟信号产生器;其中,所述方法还包括:从所述自动测试设备获取第二配置信息;
根据所述第二配置信息确定所述测试时钟信号的频率;
利用所述时钟信号产生器生成满足所述频率的测试时钟信号。
5.根据权利要求1所述的存储器的测试方法,其特征在于,从所述先进先出队列中读取所述命令信号,包括:
从所述自动测试设备获取第三配置信息;
根据所述第三配置信息确定所述命令信号的读取频率;
若所述读取频率等于所述测试时钟信号的频率,则利用所述测试时钟信号从所述先进先出队列中读取所述命令信号。
6.根据权利要求5所述的存储器的测试方法,其特征在于,从所述先进先出队列中读取所述命令信号,还包括:
若所述读取频率等于所述自动测试设备输出的时钟信号的频率,则根据所述自动测试设备输出的时钟信号从所述先进先出队列中读取所述命令信号。
7.根据权利要求1所述的存储器的测试方法,其特征在于,从存储设备的存储器中确定待测存储器,包括:
从所述自动测试设备获取第四配置信息;
根据所述第四配置信息确定所述待测存储器,所述待测存储器为所述存储设备中的一个目标存储器或者多个目标存储器。
8.根据权利要求7所述的存储器的测试方法,其特征在于,将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中,包括:若所述待测存储器为所述存储设备中的一个目标存储器,则将所述待测数据写入所述一个目标存储器的待测地址所对应的存储单元中。
9.根据权利要求7所述的存储器的测试方法,其特征在于,将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中,包括:若所述待测存储器为所述存储设备中的多个目标存储器,则将所述待测数据分别写入所述多个目标存储器的待测地址所对应的存储单元中。
10.根据权利要求1所述的存储器的测试方法,其特征在于,比对所述待测数据及其对应待测地址的输出数据,获取所述待测存储器的测试结果,包括:比对所述待测数据及其对应待测地址的输出数据,获得比对结果;
若所述比对结果为不匹配,则记录所述待测数据对应的待测地址为错误地址,所述测试结果包括所述错误地址。
11.根据权利要求10所述的存储器的测试方法,其特征在于,所述自测电路包括易失性存储单元和非易失性存储单元;其中,所述方法还包括:将所述待测存储器的测试结果写入所述易失性存储单元;
将所述易失性存储单元中的测试结果写入所述非易失性存储单元进行存储。
12.根据权利要求1所述的存储器的测试方法,其特征在于,所述自测电路包括非易失性存储单元,所述非易失性存储单元用于存储所述待测存储器的错误地址;其中响应于所述测试指令,生成待测地址,包括:获取所述非易失性存储单元中存储的错误地址;
在生成所述待测地址时自动跳过所述错误地址。
13.根据权利要求1所述的存储器的测试方法,其特征在于,所述存储设备还包括控制芯片,所述自测电路位于所述控制芯片中。
14.根据权利要求13所述的存储器的测试方法,其特征在于,所述存储设备的存储器垂直堆叠于所述控制芯片之上或者之下。
15.根据权利要求1所述的存储器的测试方法,其特征在于,所述自测电路位于所述存储设备的存储器中。
16.根据权利要求1至15任一项所述的存储器的测试方法,其特征在于,所述方法由所述自测电路执行。
17.一种存储器的测试装置,其特征在于,所述装置包括:测试指令获取单元,用于获取测试指令;
地址数据生成单元,用于响应于所述测试指令,产生测试时钟信号,并生成待测地址及其待测数据;
待测存储确定单元,用于从存储设备的存储器中确定待测存储器,所述存储设备包括自测电路;
待测数据写入单元,用于将所述待测数据写入所述待测存储器的待测地址所对应的存储单元中;
输出数据读取单元,用于从所述待测存储器的所述待测地址所对应的存储单元中读取输出数据;
测试结果获取单元,用于比对所述待测数据及其对应待测地址的输出数据,获取所述待测存储器的测试结果;
所述自测电路包括先进先出队列;其中,所述测试指令获取单元包括:缓存单元,用于利用所述先进先出队列缓存自动测试设备发送的命令信号,其中所述测试时钟信号的工作频率高于所述自动测试设备输出的时钟信号的频率;或者,所述测试时钟信号和所述自动测试设备输出的时钟信号的频率相等,且所述测试时钟信号与所述自动测试设备输出的时钟信号的相位不同;
信号读取单元,用于从所述先进先出队列中读取所述命令信号。
18.一种电子设备,其特征在于,包括:一个或多个处理器;
存储装置,用于存储一个或多个程序;
当所述一个或多个程序被所述一个或多个处理器执行,使得所述一个或多个处理器实现如权利要求1‑16中任一项所述的方法。
19.一种计算机可读存储介质,其上存储有计算机程序,其特征在于,所述程序被处理器执行时实现如权利要求1‑16中任一所述的方法。
说明书 :
存储器的测试方法及相关设备
技术领域
背景技术
等日益严峻的挑战。一方面随着半导体工艺尺寸的缩小,存储器可能存在的缺陷类型越来
越多;另一方面,随着IC产品的复杂度的提高,RAM(Random Access Memory,随机存取存储
器)等存储器在IC产品中的比重越来越大。
加,一个touch down(指利用探针卡(probe card)测试时,一次按压与DA Pad的接触称之为
一个touch down)没法即将整片wafer(晶圆)测试完成。另外,ATE直接提供测试时钟至DRAM
芯片,高速测试时需要高速机台,会导致测试费用高。同时,需要在控制芯片上提供大量DA
Pad,会导致探针卡制作费用高。
发明内容
长、测试速度受限的技术问题。
确定待测存储器,所述存储设备包括自测电路;将所述待测数据写入所述待测存储器的待
测地址所对应的存储单元中;从所述待测存储器的所述待测地址所对应的存储单元中读取
输出数据;比对所述待测数据及其对应待测地址的输出数据,获取所述待测存储器的测试
结果。
信号的工作频率高于所述自动测试设备输出的时钟信号的频率;或者,所述测试时钟信号
和所述自动测试设备输出的时钟信号的频率相等,且所述测试时钟信号与所述自动测试设
备输出的时钟信号的相位不同;从所述先进先出队列中读取所述命令信号。
试时钟信号的频率;利用所述时钟信号产生器生成满足所述频率的测试时钟信号。
频率;若所述读取频率等于所述测试时钟信号的频率,则利用所述测试时钟信号从所述先
进先出队列中读取所述命令信号。
设备输出的时钟信号从所述先进先出队列中读取所述命令信号。
待测存储器为所述存储设备中的一个目标存储器或者多个目标存储器。
所述待测数据写入所述一个目标存储器的待测地址所对应的存储单元中。
所述待测数据分别写入所述多个目标存储器的待测地址所对应的存储单元中。
据,获得比对结果;若所述比对结果为不匹配,则记录所述待测数据对应的待测地址为错误
地址,所述测试结果包括所述错误地址。
将所述易失性存储单元中的测试结果写入所述非易失性存储单元进行存储。
地址,包括:获取所述非易失性存储单元中存储的错误地址;在生成所述待测地址时自动跳
过所述错误地址。
成待测地址及其待测数据;待测存储确定单元,用于从存储设备的存储器中确定待测存储
器,所述存储设备包括自测电路;待测数据写入单元,用于将所述待测数据写入所述待测存
储器的待测地址所对应的存储单元中;输出数据读取单元,用于从所述待测存储器的所述
待测地址所对应的存储单元中读取输出数据;测试结果获取单元,用于比对所述待测数据
及其对应待测地址的输出数据,获取所述待测存储器的测试结果。
多个处理器实现如上述实施例中所述的方法。
Pad,即可能在一个touch down中测试完整片wafer。另一方面,利用自测电路产生高速时钟
用于存储器的测试,从而使得利用低速ATE机台即可完成存储器的高速测试,节省了测试时
间,降低了测试成本。
附图说明
的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据
这些附图获得其他的附图。
具体实施方式
全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图
标记表示相同或类似的结构,因而将省略它们的详细描述。此外,附图仅为本公开的示意性
图解,并非一定是按比例绘制。
例的方向。能理解的是,如果将图标的装置翻转使其上下颠倒,则所叙述在“上”的组件将会
成为在“下”的组件。当某结构在其它结构“上”时,有可能是指某结构一体形成于其它结构
上,或指某结构“直接”设置在其它结构上,或指某结构通过另一结构“间接”设置在其它结
构上。
要素/组成部分/等之外还可存在另外的要素/组成部分/等;用语“第一”、“第二”仅作为标
记使用,不是对其对象的数量限制。
test,BIST)。其中,BIST电路可以设置于被测试的存储器对应的存储设备中的控制芯片内,
也可以设置于存储设备中的存储器芯片例如DRAM芯片中,本公开对此不做限定。
率;或者,所述测试时钟信号和所述自动测试设备输出的时钟信号的频率相等,且所述测试
时钟信号与所述自动测试设备输出的时钟信号的相位不同;从所述先进先出队列中读取所
述命令信号。
止ATE发送给BIST电路的数据丢失。或者即使BIST电路和ATE所采用的时钟频率相同,但由
于相位不一致而导致的数据丢失问题。另一方面,通过FIFO队列可以对ATE发送给BIST电路
的数据进行集中存储,可避免频繁的总线操作,减轻中央处理器的负担。
若所述读取频率等于所述测试时钟信号的频率,则利用所述测试时钟信号从所述先进先出
队列中读取所述命令信号。
的时钟信号从所述先进先出队列中读取所述命令信号。
以指定采用ATE的低速时钟读取,本公开对此不做限定。
此,这里通过设置不同的工作模式,在不同的工作模式下,相同的引脚信号可以代表不同的
命令信号,由此可以复用这些有限命令引脚,解析出更多不同的命令信号。这里以最简单的
与门为例,若该与门只有两根输入引脚,则其只能表达四种不同的命令信号:“11”、“01”、
“10”、“00”这四种。若引入不同的工作模式,例如在第一工作模式(例如对DRAM芯片进行测
试的测试模式)下,“11”、“01”、“10”、“00”可以分别表示对DRAM芯片进行测试时的四种不同
指令;例如在第二工作模式(例如对控制芯片进行测试的测试模式)下,“11”、“01”、“10”、
“00”可以分别表示对控制芯片进行测试时的四种不同指令,等等。这里的实例仅用于举例
说明,实际工作模式的类型、数量、控制逻辑等可以根据实际需要进行设置。
信号。时钟信号产生器可以利用ATE的低速时钟信号生成高速时钟信号,因此,也可以将其
称之为高速时钟生成器(high speed clock generator)。本公开实施例中,“低速”和“高
速”是相对概念,即BIST电路产生的时钟信号的频率高于ATE产生的时钟信号的频率,则ATE
产生的时钟信号称之为低速时钟信号,BIST电路产生的时钟信号称之为高速时钟信号,具
体频率取值可以根据所测DRAM芯片的实际情况而定,本公开对此不做限定。
测试时钟信号。
数据发送至BIST电路,BIST电路再将待测数据发送至待测存储器进行测试。或者也可以将
待测数据生成算法内置于ATE或者BIST电路中,由ATE或者BIST电路自身产生待测数据。当
控制芯片对应的存储设备中的多个存储器芯片的对外引脚是共用的时候,需要先确定将待
测数据发送至这多个存储器芯片中的哪一个或者哪些,此时ATE也可以先将获取的待测数
据先发送至控制芯片,由控制芯片来确定哪些存储器芯片是待测存储器,然后再将接收到
的待测数据发送至待测存储器进行测试。这样,ATE利用存储设备少量的对外引脚,即可实
现并行地对多个存储器芯片进行测试,而不会受限于存储设备的外围引脚数量。
储器为所述存储设备中的一个目标存储器或者多个目标存储器。
储器芯片同时测试,可以节省测试时间,提高测试效率,降低测试成本。
实施例中,该待测存储器的多个存储器芯片可以依次垂直堆叠(stack)于该控制芯片之上。
在另一些实施例中,该待测存储器的多个存储器芯片可以依次垂直堆叠(stack)于该控制
芯片之下。在其他实施例中,该待测存储器的多个存储器芯片可以依次垂直堆叠,该依次垂
直堆叠的多个存储器芯片可以与该控制芯片水平互联。在又一些实施例中,该待测存储器
的多个存储器芯片以及该控制芯片可以水平分布于该存储设备上。本公开对此不做限定。
备中的某个存储器芯片或者某些存储器芯片或者全部存储器芯片。
测数据写入所述一个目标存储器的待测地址所对应的存储单元中。
存储器,第一个存储器有1万个存储单元,则将待测数据中的第一个比特位写入这第一个存
储器的第一个存储单元,将待测数据中的第二个比特位写入这第一个存储器的第二个存储
单元,以此类推。
测数据分别写入所述多个目标存储器的待测地址所对应的存储单元中。
个存储单元,则将待测数据中的第一个比特位分别写入这四个存储器的第一个存储单元,
将待测数据中的第二个比特位分别写入这四个存储器的第二个存储单元,以此类推。
比对结果;若所述比对结果为不匹配,则记录所述待测数据对应的待测地址为错误地址,所
述测试结果包括所述错误地址。
中,经过一定的延时,再从各个地址对应的存储单元中读取这些字符串,将之前输入的字符
串和之后读出的字符串按顺序依次进行异或操作,就能够判断出具体是哪个存储单元发生
了错误,此时可以记录下发生错误的存储单元的地址,即待测存储器的测试结果可以包括
待测存储器中发生错误的存储单元对应的地址,可以称之为错误地址。
的测试结果写入所述易失性存储单元;将所述易失性存储单元中的测试结果写入所述非易
失性存储单元进行存储。
成的测试结果写入易失性存储单元,易失性存储单元的数据写入速度要大于非易失性存储
单元,因此可以有效地防止测试结果数据丢失的问题。同时,又考虑到易失性存储单元掉电
后数据会丢失的特点,可以定时将易失性存储单元中的测试结果再写入至非易失性存储器
单元中进行保存。
以包括:获取所述非易失性存储单元中存储的错误地址;在生成所述待测地址时自动跳过
所述错误地址。
试结果均存储至非易失性存储单元中,进行当前测试时,可以首先根据非易失性存储单元
中存储的测试结果,获知哪些存储单元已经经过测试,此时可以在生成待测地址时自动跳
过这些错误地址,从而可以提高测试效率,避免浪费测试资源。
每个存储器都需要设计该冗余区域,且使得存储设备的控制和架构变得繁杂,本公开实施
例通过在BIST电路中提供非易失性存储单元,可以用于存储该存储设备中所有存储器的测
试结果,从而使得该存储设备中的每个存储器不需要单独设计各自的冗余区域,可以减小
存储设备的体积,简化存储设备的结构和设计。
待测存储器中发生错误的存储单元对应的地址即错误地址和如何对该错误地址所对应的
存储单元进行修复的修复信息。在其他实施例中,待测存储器的修复信息还可以包括待测
存储器中的备用电路信息。备用电路信息是指存储器中,除常规设计用于存储数据的存储
单元以外,为了保证使用时的可靠度,还需要设计一些多余的备用存储单元。例如第一存储
器中除了包括常规的1万个存储单元以外,还增加了200个备用存储单元。当测试或者使用
过程中,发现常规的1万个存储单元发生错误时,可以直接用备用存储单元替换发生问题的
存储单元,这里的替换是指存储单元的地址的替换,而不是物理上的替换。或者在修复发生
错误的存储单元期间,为了存储器的正常使用,可以在修复好之前先用备用存储单元代替
使用。
wafer。另一方面,利用自测电路产生高速时钟用于存储器的测试,从而使得利用低速ATE机
台即可完成存储器的高速测试,节省了测试时间,降低了测试成本。
DRAM芯片之间通过TSV(Through Silicon Via,硅通孔)进行电性连接。
联线、带宽以及延迟均拥有很大的优势,不仅节约空间,能够带来更短的芯片间距进而缩短
信号传输路径及延迟。在堆叠存储设备当中,可以采用硅通孔技术对DRAM芯片的边缘或特
定位置进行穿孔处理,以这些孔为通路进行布线并完成垂直互联。
实施例中,也可以在原来的一级控制机制下,新引入一级控制机制,在每一个TSV存储器芯
片的最底层都拥有独立的Base/Logic Die(控制芯片2),其上集成了能够管理整簇堆叠的
DRAM芯片,这些Base/Logic Die将与包括GPU/CPU/Soc等的控制芯片1直接沟通,可被用来
收集堆叠DRAM芯片当中的数据、并帮助包括GPU/CPU/Soc等的控制芯片1对其实施管理。在
堆叠体系当中,包括GPU/CPU/Soc等的控制芯片1的规模甚至不会有明显的变化,它只需要
面向这些Base/Logic Die当中的控制芯片2即可,对每簇当中各层DRAM芯片的管理将由控
制芯片2完成。
芯片的串行或者并行测试。
例说明。这里的BIST电路也可以执行上述实施例中的存储器的测试方式。
也可以执行上述实施例中的存储器的测试方式。
器的测试方式。
控制电路、非易失性存储单元、易失性存储单元和比较单元。
全部存储器等。其中,BIST配置电路与高速时钟信号生成器连接,可以向高速时钟生成器发
送当前所需生成的测试时钟信号的频率,高速时钟生成器据此可以生成相应频率的测试时
钟信号。BIST配置电路还可以与命令译码器连接,可以向命令译码器发送当前所指定的目
标工作模式,以使得命令译码器据此来解析所接收到的ATE发送的命令信号。BIST配置电路
还可以与BIST控制电路连接,可以向BIST控制电路发送当前测试哪个目标存储器还是哪些
目标存储器或者全部存储器的信息,BIST控制电路据此可以确定待测存储器。
路、比较单元和BIST控制电路根据该测试时钟信号进行待测存储器的测试工作。
timing interval/event);信号定时调整(signals timing adjust),例如加/减CS延迟
(add/reduce CS delay);普通命令(normal command),例如激活/预充电(Active/
Precharge);DRAM芯片测试模式命令(test mode of Dram Die Command),因为BIST电路需
要使用DRAM芯片测试模式来执行DRAM测试;事件循环控制命令(event loop control
command);电压/电流设置/测量命令(voltage/current set/measure command);MISC命
令,例如BIST配置命令(BIST Config command),读BIST结果,修复DRAM等。当FIFO队列为空
时,命名执行电路停止执行测试过程。
标工作模式对读取的命令信号进行解析,确定其所代表的含义。其中,当解析出来的命令信
号表示对DRAM芯片进行测试时,则将解析出来的命令信号发送给命令执行电路,告知命令
执行电路开始执行对DRAM芯片的测试。
址,然后,将待测数据及其待测地址发送至BIST控制电路。
器。然后,若待测存储器为一个目标存储器时,会根据测试时钟信号将待测数据向该目标存
储器的待测地址所对应的各个存储单元写入。或者,若待测存储器为全部存储器时,会根据
测试时钟信号将待测数据分别向各个存储器的待测地址所对应的各个存储单元写入。
测地址,作为错误地址写入易失性存储单元。
的待测地址,这样可以避免对错误地址对应的存储单元进行重复测试,占用计算资源。
进行修复或者替换。
可以利用机台的低速时钟产生高速时钟供BIST电路使用,可能在一个touch down内测试完
整片wafer,可以降低测试成本,提高测试速度,节省测试时间。ATE机台还可以通过少量DA
Pad对BIST电路进行编程,机台的命令被解析成BIST电路的配置,例如DRAM测试模式命令等
进行执行。同时,本公开实施例提供的测试方式访问DRAM芯片与正常工作时使用同样的TSV
路径,时序上与DRAM芯片正常工作时更加接近。此外,BIST电路还可以对stack中每颗DRAM
芯片同时测试,节省了测试时间。
测存储确定单元13、待测数据写入单元14、输出数据读取单元15以及测试结果获取单元16。
单元13可以用于从存储设备的存储器中确定待测存储器,所述存储设备包括自测电路。待
测数据写入单元14可以用于将所述待测数据写入所述待测存储器的待测地址所对应的存
储单元中。输出数据读取单元15可以用于从所述待测存储器的所述待测地址所对应的存储
单元中读取输出数据。测试结果获取单元16可以用于比对所述待测数据及其对应待测地址
的输出数据,获取所述待测存储器的测试结果。
信号,其中所述测试时钟信号的工作频率高于所述自动测试设备输出的时钟信号的频率;
或者,所述测试时钟信号和所述自动测试设备输出的时钟信号的频率相等,且所述测试时
钟信号与所述自动测试设备输出的时钟信号的相位不同;信号读取单元,可以用于从所述
先进先出队列中读取所述命令信号。
述命令信号,确定所述命令信号为所述测试指令。
置信息确定所述目标工作模式。
试频率确定单元,可以用于根据所述第二配置信息确定所述测试时钟信号的频率;测试时
钟生成单元,可以用于利用所述时钟信号产生器生成满足所述频率的测试时钟信号。
息确定所述命令信号的读取频率;第一命令信号读取单元,可以用于若所述读取频率等于
所述测试时钟信号的频率,则利用所述测试时钟信号从所述先进先出队列中读取所述命令
信号。
输出的时钟信号从所述先进先出队列中读取所述命令信号。
四配置信息确定所述待测存储器,所述待测存储器为所述存储设备中的一个目标存储器或
者多个目标存储器。
存储器的待测地址所对应的存储单元中。
目标存储器的待测地址所对应的存储单元中。
用于若所述比对结果为不匹配,则记录所述待测数据对应的待测地址为错误地址,所述测
试结果包括所述错误地址。
果写入所述易失性存储单元;测试结果存储单元,可以用于将所述易失性存储单元中的测
试结果写入所述非易失性存储单元进行存储。
址获取单元,可以用于获取所述非易失性存储单元中存储的错误地址;待测地址生成单元,
可以用于在生成所述待测地址时自动跳过所述错误地址。
使得所述一个或多个处理器实现如上述实施例中所述的方法。
法实施例。
者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识
或惯用技术手段。说明书和实施例仅被视为示例性的,本公开的真正范围和精神由所附的
权利要求指出。