芯片组及其制造方法

摘要

本发明提供一种芯片组及其制造方法。芯片组包括多个逻辑核心以及存储器芯片。多个逻辑核心分别具有第一装置层以及第一基板层，并且分别包括多个第一键合组件以及第一输入输出电路。多个第一键合组件设置在第一装置层。第一输入输出电路设置在第一装置层。存储器芯片具有第二装置层以及第二基板层，并且包括多个第二键合组件以及多个第二输入输出电路。多个第二键合组件设置在第二装置层。多个第二输入输出电路设置在第二装置层，且分别连接多个逻辑核心的第一输入输出电路。多个逻辑核心的多个第一键合组件的多个第一键合面分别与存储器芯片的多个第二键合组件的多个第二键合面以接垫对接垫的方式直接接合。

权利要求

1.一种芯片组，其特征在于，包括：多个逻辑核心，分别具有第一装置层以及第一基板层，其中所述多个逻辑核心分别包括：

多个第一键合组件，设置在所述第一装置层，并且所述多个第一键合组件的多个第一键合面与所述第一装置层的第一表面为等高；以及第一输入输出电路，设置在所述第一装置层；

存储器芯片，具有第二装置层以及第二基板层，其中所述存储器芯片包括：多个第二键合组件，设置在所述第二装置层，并且所述多个第二键合组件的多个第二键合面与所述第二装置层的第二表面为等高；以及多个第二输入输出电路，设置在所述第二装置层，且分别连接所述多个逻辑核心的所述第一输入输出电路；

其中所述第一表面面对所述第二表面，并且所述多个逻辑核心的所述多个第一键合组件的所述多个第一键合面分别与所述存储器芯片的所述多个第二键合组件的所述多个第二键合面以接垫对接垫的方式直接接合，并且其中所述存储器芯片的所述第二装置层包括电路布线，并且所述多个第二输入输出电路连接所述电路布线，其中所述多个逻辑核心通过所述多个第一输入输出电路、所述多个第二输入输出电路以及所述电路布线进行通信。

2.根据权利要求1所述的芯片组，其特征在于，所述多个逻辑核心与所述存储器芯片之间通过所述多个第一键合组件以及所述多个第二键合组件以混合键合的方式接合，并且所述多个第一键合组件以及所述多个第二键合组件分别包括：键合接垫，具有键合面；

支柱，所述支柱的一端连接所述键合接垫；以及金属接垫，与所述支柱的另一端连接，其中所述多个第一键合组件的至少一部分通过对应的第二键合组件传输电源信号和/或数据信号。

3.根据权利要求1所述的芯片组，其特征在于，还包括：第三输入输出电路，设置在所述第二装置层；

其中，所述第三输入输出电路连接所述电路布线。

4.根据权利要求1所述的芯片组，其特征在于，所述存储器芯片还包括贯穿所述第二基板层并且伸入至少部分所述第二装置层的多个硅通孔，所述多个硅通孔分别连接至所述电路布线以及所述多个第二键合组件。

5.根据权利要求4所述的芯片组，其特征在于，还包括：重分布层，设置在所述存储器芯片的第三表面，其中所述第三表面相对于所述第二表面，

其中所述重分布层连接所述多个硅通孔。

6.根据权利要求5所述的芯片组，其特征在于，还包括：另一存储器芯片，

其中所述重分布层还连接所述另一存储器芯片的另多个硅通孔。

7.根据权利要求5所述的芯片组，其特征在于，还包括：第一输入输出芯片，

其中所述重分布层还连接所述第一输入输出芯片。

8.根据权利要求5所述的芯片组，其特征在于，还包括：封装基板，其中所述重分布层通过多个凸块与所述封装基板接合。

9.根据权利要求1所述的芯片组，其特征在于，所述存储器芯片还包括：第四输入输出电路，设置在所述第二装置层，其中所述芯片组还包括：

第二输入输出芯片，包括第五输入输出电路，其中所述存储器芯片的第四输入输出电路与所述第二输入输出芯片的所述第五输入输出电路连接，且所述第二输入输出芯片与所述存储器芯片以所述接垫对接垫的方式直接接合。

10.一种芯片组的制造方法，其特征在于，包括：制造逻辑核心晶圆，其中所述逻辑核心晶圆包括多个逻辑核心，并且所述逻辑核心晶圆具有第一装置层以及第一基板层；

形成多个第一键合组件以及第一输入输出电路在所述多个逻辑核心的每一个的所述第一装置层中，其中所述多个第一键合组件的多个第一键合面与所述第一装置层的第一表面为等高；

切割所述逻辑核心晶圆为具有所述多个逻辑核心的多个裸片；

制造存储器芯片，其中所述存储器芯片具有第二装置层以及第二基板层；

形成多个第二键合组件以及分别连接所述多个逻辑核心的所述第一输入输出电路的多个第二输入输出电路在所述第二装置层中，其中所述多个第二键合组件的多个第二键合面与所述第二装置层的第二表面为等高，并且所述第一表面面对所述第二表面；

将所述多个裸片的所述多个第一键合组件分别与所述存储器芯片的所述多个第二键合组件以接垫对接垫的方式直接接合；以及形成电路布线于所述存储器芯片的所述第二装置层中，其中所述多个第二输入输出电路连接所述电路布线，所述多个逻辑核心通过所述多个第一输入输出电路、所述多个第二输入输出电路以及所述电路布线进行通信。

11.根据权利要求10所述的制造方法，其特征在于，所述多个裸片的所述多个逻辑核心与所述存储器芯片之间通过所述多个第一键合组件以及所述多个第二键合组件以混合键合的方式接合，并且所述多个第一键合组件以及所述多个第二键合组件分别包括：键合接垫，具有键合面；

支柱，所述支柱的一端连接所述键合接垫；以及金属接垫，与所述支柱的另一端连接。

12.根据权利要求10所述的制造方法，其特征在于，还包括：形成第三输入输出电路在所述第二装置层中，其中所述第三输入输出电路连接所述电路布线。

13.根据权利要求10所述的制造方法，其特征在于，制造所述存储器芯片的步骤包括：形成贯穿所述第二基板层并且伸入至少部分所述第二装置层的多个硅通孔，所述多个硅通孔分别连接至所述电路布线以及所述多个第二键合组件。

14.根据权利要求13所述的制造方法，其特征在于，还包括：形成重分布层在所述存储器芯片的第三表面，其中所述第三表面相对于所述第二表面，并且所述重分布层连接所述多个硅通孔。

15.根据权利要求14所述的制造方法，其特征在于，还包括：制造另一存储器芯片，其中所述重分布层还连接所述另一存储器芯片的另多个硅通孔。

16.根据权利要求14所述的制造方法，其特征在于，还包括：形成第三输入输出电路于第一输入输出芯片上；以及将所述重分布层连接所述第一输入输出芯片。

17.根据权利要求14所述的制造方法，其特征在于，还包括：在所述重分布层上形成多个凸块；

将所述重分布层通过所述多个凸块与封装基板接合。

18.根据权利要求10所述的制造方法，其特征在于，还包括：形成第四输入输出电路在所述存储器芯片的所述第二装置层中；

形成第五输入输出电路于第二输入输出芯片上；以及将所述第二输入输出芯片与所述存储器芯片以所述接垫对接垫的方式直接接合，以使所述存储器芯片的第四输入输出电路与所述第二输入输出芯片的所述第五输入输出电路连接。

说明书

芯片组及其制造方法

技术领域

[0001] 本发明涉及一种半导体装置，尤其是指一种芯片组及其制造方法。

背景技术

[0002] 由于目前的人工智能(Artificial Intelligence，AI)运算以及高效能运算(High‑Performance Computing,HPC)需要同时使用越来越多个逻辑核心以及存取具有高
带宽以及高密度的存储器，因此如何实现在一个存储器设备上可具有高数量的多个逻辑核
心以及高密度的存储器是本领域目前主要的研究方向之一。

[0003] 然而，目前的存储器是通过在大面积的系统单芯片(System on chip，SOC)上设至更多个存储器芯片，并且利用片上网络(Network‑on‑chip，NoC)或网格(mesh)通道来连接
这些存储器芯片。目前的存储器是通过中介层(Interposer)或扇出型(Fan‑out)封装的重
分布层(Redistribution Layer)来连接高带宽存储器(High Bandwidth Memory，HBM)以及
这些逻辑核心的多个裸片(die)。对此，目前的存储器设备常遇到的问题可例如有大面积的
系统单芯片所导致的低良率，输入输出电路以及网格信道占用的空间过多所导致的算数逻
辑单元(Arithmetic logic unit，ALU)的面积过低，存储器的功耗过大，以及微凸块
(ubump)需要占有大面积的系统单芯片用于连接的缺点。有鉴于此，如何改善上述缺点并且
可实现一种高密度存储器，以下将提出几个实施例的解决方案。

发明内容

[0004] 本发明是针对一种芯片组及其制造方法，可实现一种具有高逻辑运算能力以及高密度存储器的芯片组。

[0005] 根据本发明的实施例，本发明的芯片组包括多个逻辑核心以及存储器芯片。多个逻辑核心分别具有第一装置层以及第一基板层。多个逻辑核心分别包括多个第一键合组件
以及第一输入输出电路。多个第一键合组件设置在第一装置层。多个第一键合组件的多个
第一键合面与第一装置层的第一表面为等高。第一输入输出电路设置在第一装置层。存储
器芯片具有第二装置层以及第二基板层。存储器芯片包括多个第二键合组件以及多个第二
输入输出电路。多个第二键合组件设置在第二装置层。多个第二键合组件的多个第二键合
面与第二装置层的第二表面为等高。多个第二输入输出电路设置在第二装置层，且分别连
接多个逻辑核心的第一输入输出电路。第一表面面对第二表面。多个逻辑核心的多个第一
键合组件的多个第一键合面分别与存储器芯片的多个第二键合组件的多个第二键合面以
接垫对接垫的方式直接接合。

[0006] 根据本发明的实施例，本发明的芯片组的制造方法包括以下步骤：制造逻辑核心晶圆，其中逻辑核心晶圆包括多个逻辑核心，并且逻辑核心晶圆具有第一装置层以及第一
基板层；形成多个第一键合组件以及第一输入输出电路在多个逻辑核心的每一个的第一装
置层中，其中多个第一键合组件的多个第一键合面与第一装置层的第一表面为等高；切割
逻辑核心晶圆为具有多个逻辑核心的多个裸片；制造存储器芯片，其中存储器芯片具有第
二装置层以及第二基板层；形成多个第二键合组件以及分别连接多个逻辑核心的第一输入
输出电路的多个第二输入输出电路在第二装置层中，其中多个第二键合组件的多个第二键
合面与第二装置层的第二表面为等高，并且第一表面面对第二表面；以及将多个裸片的多
个第一键合组件分别与存储器芯片的多个第二键合组件以接垫对接垫的方式直接接合。

[0007] 基于上述，本发明的芯片组及其制造方法可有效节省逻辑核心上的电路布线空间，并且通过将多个逻辑核心与存储器芯片以裸片对裸片的方式接合，以实现一种具有高
逻辑运算能力的高密度存储器的芯片组。

[0008] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

[0009] 图1是本发明的第一实施例的芯片组的俯视示意图；

[0010] 图2是本发明的第一实施例的芯片组的侧视结构图；

[0011] 图3是本发明的一实施例的混合键合结构的示意图；

[0012] 图4是本发明的第二实施例的芯片组的侧视结构图；

[0013] 图5是本发明的第三实施例的芯片组的侧视结构图；

[0014] 图6是本发明的一实施例的芯片组的制造方法的流程图；

[0015] 图7A至图7C是本发明的一实施例的多个逻辑核心的制造示意图；

[0016] 图8A至图8C是本发明的一实施例的存储器芯片的制造示意图；

[0017] 图9A至图9E是本发明的一实施例的芯片组的制造示意图。

具体实施方式

[0018] 现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。

[0019] 图1是本发明的第一实施例的芯片组的俯视示意图。参考图1，芯片组100包括存储器芯片(memory chip)110、多个逻辑核心(logic core)120_1～120_4以及布线130，但本发
明并不限制逻辑核心的数量。逻辑核心120_1～120_4可分别包括输入输出(Input/Output，
IO)电路123_1～123_4。本实施例以四个为例，但在其他实施例中逻辑核心的数量可为任意
多个。在本实施例中，存储器芯片110可以是指经由半导体制程后在晶圆的装置层(device 
layer)形成有相关存储器电路，并且可为经由晶圆切割后的部分晶圆。在本实施例中，存储
器芯片110可包括动态随机存取存储器(Dynamic Random Access Memory，DRAM)以及静态
随机存取存储器(Static Random‑Access Memory,SRAM)、磁阻式随机存取存储器
(Magnetoresistive Random Access Memory,MRAM)、相变化存储器(Phase‑change 
memory,PRAM)、阻变式存储器(Resistive Random Access Memory,RRAM)。在本实施例中，
存储器芯片110的表面S2可设置有逻辑核心120_1～120_4。存储器芯片110的装置层中可以
设有网格(mesh)结构的(金属)布线130以及输入输出电路114。在本实施例中，布线130可在
表面S2下方的装置层中沿着逻辑核心120_1～120_4周围分布，但其实际走线方式并不限于
图1所示。输入输出电路114可通过布线130以及存储器芯片110的内部电路来实现存储器芯
片110以及多个逻辑核心120_1～120_4的多个输入输出电路123_1～123_4之间的互联。输
入输出电路114可通过布线130以及存储器芯片110的内部电路来提供电源信号及/或数据
信号至存储器芯片110以及多个逻辑核心120_1～120_4的多个输入输出电路123_1～123_
4。在本实施例中，逻辑核心120_1～120_4是以裸片对裸片(die to die)的方式直接接合在
存储器芯片110上。在本实施例中，四个逻辑核心120_1～120_4仅为示意，本发明对逻辑核
心的数量并不加以限制。

[0020] 图2是本发明的第一实施例的芯片组的侧视结构图。参考图1及图2，存储器芯片110具有装置层111以及基板层(substrate layer)112。存储器芯片110包括多个键合组件
(图未示)以及多个输入输出电路113_1、113_2、114。多个键合组件(图未示)以及输入输出
电路113_1、113_2、114设置在装置层111中。存储器芯片110的装置层111可包括有相关存储
器的功能电路。逻辑核心120_1、120_2分别具有装置层121_1、121_2以及基板层122_1、122_
2，并且逻辑核心120_3、120_4可类推与逻辑核心120_1、120_2具有相同结构。逻辑核心120_
1、120_2的装置层121_1、121_2可分别包括有相关逻辑电路。逻辑核心120_1、120_2分别包
括多个键合组件(图未示)以及输入输出电路123_1、123_2。多个键合组件以及输入输出电
路123_1、123_2设置在装置层121_1、121_2中。可以理解，在本发明的以下实施例中，基板层
(例如基板层112、122_1、122_2)可以是硅基板。在本实施例中，存储器芯片110的输入输出
电路113_1、113_2可通过设在其内部的键合组件分别与逻辑核心120_1、120_2的输入输出
电路123_1、123_2中的键合组件连接，以实现数据信号的传输。

[0021] 先搭配参考图3，图3是本发明的一实施例的混合键合结构的示意图。存储器芯片110可包括键合组件116_1～116_M，其中M为正整数。键合组件116_1～116_M设置在装置层
111，并且键合组件116_1～116_M的键合面1164_1～1164_M与装置层111的表面S11为等高。
以逻辑核心120_1为例，逻辑核心120_1可包括键合组件126_1～126_M，并且键合组件126_1
～126_M的键合面1264_1～1264_M与装置层121_1的表面S2为等高。在本实施例中，逻辑核
心120_1与存储器芯片110之间可通过键合组件116_1～116_M以及键合组件126_1～126_M
以混合键合(hybrid bonding)的方式接合。此外，逻辑核心120_2～120_4可类推与逻辑核
心120_1有相同的键合组件结构。

[0022] 逻辑核心120_1的键合组件126_1～126_M的键合面1264_1～1264_M与存储器芯片110的键合组件116_1～116_M的键合面1164_1～1164_M以接垫对接垫(pad to pad)的混合
键合方式直接接合。键合组件116_1～116_M以及键合组件126_1～126_M可包括键合接垫
1161_1～1161_M、1261_1～1261_M、支柱(pillar)1162_1～1162_M、1262_1～1262_M以及金
属接垫1163_1～1163_M、1263_1～1263_M。键合接垫1161_1～1161_M、1261_1～1261_M具有
键合面1164_1～1164_M、1264_1～1264_M。支柱1162_1～1162_M、1262_1～1262_M的一端连
接键合接垫1164_1～1164_M、1264_1～1264_M。金属接垫1163_1～1163_M、1263_1～1263_M
与支柱1162_1～1162_M、1262_1～1262_M的另一端连接。键合组件116_1～116_M和键合组
件126_1～126_M的材料包括但不限于铜(Cu)、铝(Al)或镍(Ni)。在本实施例中，键合组件
116_1～116_M的至少一部分用于通过对应的键合组件126_1～126_M的其中对应部分来传
输电源信号及/或数据信号。

[0023] 再参考图1及图2，在本实施例中，存储器芯片110与逻辑核心120_1、120_2可通过上述图3的混合键合的方式接合，以实现裸片对裸片的半导体制程的接合手段。因此，存储
器芯片110的输入输出电路113_1、113_2可通过一部分的键合组件与逻辑核心120_1、120_2
的输入输出电路123_1、123_2中对应部分的键合组件连接，以传输控制信号、数据信号及操
作指令信号等，而本发明并不加以限制。在本实施例中，存储器芯片110的装置层111可包括
电路布线，并且输入输出电路113_1～113_2、114可连接电路布线。如此一来，逻辑核心120_
1～120_2可通过输入输出电路123_1～123_2、输入输出电路113_1～113_2以及电路布线进
行通信。在本实施例中，前述的电路布线为网格结构或片上网路(Network On Chip，NOC)结
构的金属布线。据此，本实施例的芯片组100的逻辑核心120_1～120_4可有效节省设置凸块
(bump)来连接至存储器芯片110的空间，而可提升设置在存储器芯片110上的逻辑核心数
量，以使存储器芯片110可具有高密度的算数逻辑单元面积。

[0024] 另外，在本实施例中，存储器芯片110的基板层112以及装置层111的一部分包括多个硅通孔(Through Silicon Via，TSV)115_1～115_N，其中N为正整数。硅通孔115_1～115_
N贯穿存储器芯片110的基板层112且伸入装置层111的至少一部分，以连接于装置层111中
的电路布线。例如，硅通孔115_1～115_N可连接存储器芯片110的装置层111中的电路布线。
在一些实施例中，硅通孔可以通过装置层111内部的金属走线(图未示)分别连接至装置层
111中的电路布线以及键合组件116_1～116_M。

[0025] 应当理解，硅通孔可以是填充有金属的垂直互联结构。填充金属的材料包括但不限于铜(Cu)或钨(W)。在一些实施例中，硅通孔与基板层以及装置层之间还设有扩散阻挡层
(图未示)，以阻挡金属材料的扩散。

[0026] 图4是本发明的第二实施例的芯片组的侧视结构图。参考图4，芯片组400包括存储器芯片410、逻辑核心420_1、420_2、输入输出芯片450以及封装基板490。存储器芯片410包
括多个键合组件(图未示)以及多个输入输出电路413_1、413_2、414。多个键合组件以及输
入输出电路413_1、413_2设置在装置层411中。逻辑核心420_1、420_2分别具有装置层421_
1、421_2以及基板层422_1、422_2，并且逻辑核心420_3、420_4可类推与逻辑核心420_1、
420_2有相同结构。逻辑核心420_1、420_2分别包括多个键合组件(图未示)以及输入输出电
路423_1、423_2。多个键合组件以及输入输出电路423_1、423_2设置在装置层421_1、421_2
中。在本实施例中，存储器芯片410的输入输出电路413_1、413_2可通过设在其内部的键合
组件分别与逻辑核心420_1、420_2的输入输出电路423_1、423_2中的键合组件连接，以裸片
对裸片的方式直接与存储器芯片410接合。本实施例的存储器芯片410与逻辑核心420_1、
420_2之间的接合方式可参考上述图1至图3实施例的说明，在此不多加赘述。

[0027] 相较于上述图3实施例，本实施例进一步增加输入输出小芯片(IO chiplet)在立体堆叠(3D stack)结构上。具体而言，在本实施例中，输入输出芯片450包括装置层451以及
基板层452，其中装置层451设置有输入输出电路453。存储器芯片410的输入输出电路414与
输入输出芯片450的输入输出电路453连接，其连接手段可如上述的裸片对裸片的方式来实
现。输入输出芯片450可以与存储器芯片410以接垫对接垫的方式直接接合。例如，输入输出
芯片450的装置层451可以与存储器芯片410的装置层411以混合键合的方式接合。混合键合
可参考上述图1至图3实施例的说明，在此不多加赘述。在本实施例中，芯片组400还可包括
扇出型(Fan‑out)封装的重分布层(Redistribution Layer，RDL)460。重分布层460设置在
存储器芯片410的表面S3，其中表面S3相对于表面S2。在本实施例中，重分布层460连接多个
硅通孔415。硅通孔415贯穿基板层412并且伸入至少部分装置层411，并且硅通孔415连接至
装置层411中的电路布线以及多个键合组件。存储器芯片410、逻辑核心420_1、420_2、输入
输出芯片450以及重分布层460经相关制程关卡以及封装制程后，其存储器芯片410的表面
S2上可形成介电层(dielectric layer)480，以包覆逻辑核心420_1、420_2，并且重分布层
460可通过多个凸块470与封装基板490接合。在本实施例中，输入输出芯片450可例如为
Serdes输入输出小芯片(Serdes IO chiplet)或驱动电路芯片。可以理解，重分布层460可
以为一层或者多层，本发明并不加以限制。输入输出芯片450可通过输入输出电路453来提
供数据信号及/或电源信号至存储器芯片410以及逻辑核心420_1、420_2。存储器芯片410、
逻辑核心420_1、420_2以及输入输出芯片450可通过重分布层460以及凸块470与封装基板
490上的其他电路及/或其他芯片进行通信。因此，本实施例的芯片组400的存储器芯片410、
逻辑核心420_1、420_2以及输入输出芯片450可有效节省设置凸块来连接至存储器芯片410
的空间，而可提升设置在存储器芯片410上的逻辑核心数量，以实现高密度的算数逻辑单元
面积。

[0028] 图5是本发明的第三实施例的芯片组的侧视结构图。参考图5，芯片组500包括存储器芯片510_1、510_2、逻辑核心520_1～520_4、输入输出芯片550、重分布层560、凸块570、介
电层581～583以及封装基板590。存储器芯片510_1、510_2分别包括多个键合组件(图未示)
以及多个输入输出电路513_1～513_4、514_1、514_2。多个键合组件以及输入输出电路513_
1～513_4、514_1、514_2设置在装置层511_1、511_2中。逻辑核心520_1～520_4分别具有装
置层521_1～521_4以及基板层522_1～522_4。逻辑核心520_1～520_4分别包括多个键合组
件(图未示)以及输入输出电路523_1～523_4。多个键合组件以及输入输出电路523_1～
523_4设置在装置层521_1～521_4中。在本实施例中，存储器芯片510_1、510_2的输入输出
电路513_1～513_4可通过设在其内部的键合组件分别与逻辑核心520_1～520_4的输入输
出电路523_1～523_4中的键合组件连接，以裸片对裸片的方式直接与存储器芯片510_1、
510_2接合。重分布层560设置在存储器芯片510_1、510_2的基板层512_1、512_2的表面S31、
S32。本实施例的存储器芯片510_1、510_2与逻辑核心520_1～520_4之间的接合方式以及重
分布层560、凸块570的配置方式可参考上述图1至图4实施例的说明，在此不多加赘述。

[0029] 相较于上述图4实施例，本实施例的芯片组500将输入输出小芯片额外设置，并且还可额外整合另一存储器芯片。具体而言，在本实施例中，存储器芯片510_1、510_2之间可
通过重分布层560连接。重分布层560可连接存储器芯片510_1、510_2分别的多个硅通孔
515_1、515_2。硅通孔515_1、515_2贯穿基板层512_1、512_2并且伸入至少部分装置层511_
1、511_2，并且硅通孔415连接至装置层411中的电路布线以及多个键合组件。输入输出芯片
550包括装置层551以及基板层552，其中装置层551设置有输入输出电路553。重分布层560
还连接输入输出芯片550的输入输出电路553。在本实施例中，存储器芯片510_1、510_2、逻
辑核心520_1～520_4、输入输出芯片550以及重分布层560经相关制程关卡以及封装后，存
储器芯片510_1以及逻辑核心520_1、520_2所组成的芯片上可形成介电层581，以包覆逻辑
核心520_1、520_2，并且存储器芯片510_2以及逻辑核心520_3、520_4所组成的芯片上可形
成介电层582。两个芯片组的介电层581、582周围还可进一步形成介电层583，以包覆介电层
581、582，并且介电层581～583可为相同或不相同的介电材料，而本发明并不加以限制。重
分布层560可通过多个凸块570与封装基板590接合。可以理解，重分布层560可以为一层或
者多层，本发明并不加以限制。输入输出芯片550可通过输入输出电路553来提供数据信号
及/或电源信号至存储器芯片510_1、510_2以及逻辑核心520_1～520_4。存储器芯片510_1、
510_2、逻辑核心520_1～520_4以及输入输出芯片550可通过重分布层560以及凸块570与封
装基板590上的其他电路及/或其他芯片进行通信。因此，本实施例的芯片组500的存储器芯
片510_1、510_2可以较节省空间的方式来整合在同一存储器设备中，并且存储器芯片510_
1、510_2、逻辑核心520_1～520_4以及输入输出芯片550可有效节省设置凸块来连接至存储
器芯片510的空间，而可提升设置在存储器芯片510上的逻辑核心数量，以实现高密度的算
数逻辑单元面积。

[0030] 图6是本发明的一实施例的芯片组的制造方法的流程图。参考图6，本实施例的存储器的制造方法可由以下步骤S610～S660来实现之。搭配参考图7A至图7C，图7A至图7C是
本发明的一实施例的多个逻辑核心的制造示意图。在步骤S610，制造逻辑核心晶圆720。如
图7A所示，核心晶圆720包括逻辑核心720_1～720_4，并且逻辑核心晶圆720具有装置层以
及基板层。逻辑核心晶圆720的装置层以及基板层的技术特征可参考上述各实施例的说明。
在步骤S620，形成键合组件以及输入输出电路723_1～723_4在逻辑核心720_1～720_4的每
一个的装置层中。如图7A，输入输出电路723_1～723_4被形成在逻辑核心720_1～720_4的
每一个的装置层，并且本发明的逻辑核心晶圆720的输入输出电路的设置位置并不限于图
7A至图7C所示。如图7B所示，逻辑核心720_1～720_4的每一个的装置层可分别形成具有多
个键合组件的键合组件群726_1～726_4，并且本发明的键合组件的设置位置并不限于图7B
至图7C所示。在一些示例中，键合组件群726_1～726_4还可以均匀分布于逻辑核心720_1～
720_4的每一个的装置层的整个装置层中。输入输出电路723_1～723_4与键合组件的技术
特征可参考上述各实施例的说明。在步骤S630，切割逻辑核心晶圆720为具有多个逻辑核心
720_1～720_4的多个裸片。如图7C所示，逻辑核心晶圆720可被切割为逻辑核心720_1～
720_4的多个裸片，其中一个裸片对应于一个逻辑核心。

[0031] 搭配参考图8A至图8C，图8A至图8C是本发明的一实施例的存储器芯片的制造示意图。在步骤S640，制造存储器芯片710。如图8A所示，存储器芯片710可分区，并且在存储器芯
片710的装置层中可形成网格结构的(金属)布线730_1、730_2以及输入输出电路714_1、
714_2。存储器芯片710具有装置层以及基板层。存储器芯片710的装置层以及基板层的技术
特征可参考上述各实施例的说明。在步骤S650，形成多个键合组件以及分别用于连接逻辑
核心720_1～720_4的输入输出电路723_1～723_4的多个输入输出电路713_1～713_8在装
置层中。如图8A，输入输出电路713_1～713_8被形成在存储器芯片710的多个区域的每一个
的装置层，并且本发明的存储器芯片710的输入输出电路的设置位置并不限于图8A及图8B
所示。如图8B所示，存储器芯片710的多个区域的每一个的装置层可分别形成具有多个键合
组件的键合组件群713_1～713_8，并且本发明的键合组件的设置位置并不限于图7B所示。
输入输出电路713_1～713_8与键合组件的技术特征可参考上述各实施例的说明。另外，在
制造流程中，可形成电路布线于存储器芯片710的装置层中，并且多个输入输出电路713_1
～713_8可连接电路布线。在步骤S660，将多个裸片的多个键合组件分别与存储器芯片710
的多个键合组件以接垫对接垫的方式直接接合。图8C所示，逻辑核心720_1～720_8的多个
裸片可倒置的方式来面对面地设置在存储器芯片710的多个区域上，并通过混合键合的方
式与存储器芯片710接合，以制成芯片组700。

[0032] 在本发明的另一些实施例中，在制造流程中，还可形成另一输入输出电路在存储器芯片710的装置层中，并且制造输入输出芯片。对此，可形成输入输出电路于输入输出芯
片上，并且将存储器芯片710的所述另一输入输出电路与输入输出芯片的输入输出电路连
接。

[0033] 图9A至图9E是本发明的一实施例的芯片组的制造示意图。图8C所示的芯片组700可接续执行进行如图9A至图9E的封装制程。参考图9A，芯片组700可在存储器芯片710的表
面S2上形成介电层780，以包覆逻辑核心720_1～720_8，并且将介电层780的表面S4设置在
载板910上。在制造流程中，可形成多个硅通孔715于存储器芯片710的基板层712’以及装置
层711的一部分中。硅通孔715中包括金属导体材料。应当理解，硅通孔可以是填充有金属的
垂直互联结构。填充金属的材料包括但不限于铜(Cu)或钨(W)。在一些实施例中，硅通孔与
基板层以及装置层之间还设有扩散阻挡层(图未示)，以阻挡金属材料的扩散。因此，参考图
9A及图9B，基板层712’的表面S3’可经过研磨、抛光及/或蚀刻的方式，使得基板层712的高
度下降，并且硅通孔715中的金属导体材料可从经过研磨、抛光后的表面S3裸露出来。硅通
孔715贯穿基板层712以及装置层711的所述部分，以连接于装置层711中的电路布线。在一
些实施例中，硅通孔715可以通过装置层711内部的金属走线(图未示)分别连接至装置层
711中的电路布线以及多个键合组件。参考图9C，在制造流程中，可形成重分布层760在存储
器芯片710的表面S3。重分布层760连接硅通孔750。可以理解，重分布层760可以为一层或者
多层，本发明并不加以限制。接着，在重分布层760上形成多个凸块770。在本发明的一些实
施例中，在制造流程中，还可制造另一存储器芯片，并且重分布层760还连接所述另一存储
器芯片的另多个硅通孔。在本发明的另一些实施例中，在制造流程中，还可制造输入输出芯
片，可形成输入输出电路于输入输出芯片上，并且将重分布层760连接输入输出芯片的输入
输出电路。参考图9D，在制造流程中，可移除载板910后上下翻转，然后进行切割(dicing)。
例如，可以将存储器晶圆按需切割为多个存储器芯片，其中每一个存储器芯片上设有一定
数量的逻辑核心。参考图9E，在制造流程中，可将重分布层760通过多个凸块770与封装基板
930接合。

[0034] 综上所述，本发明的芯片组及其制造方法可有效节省逻辑核心上的电路布线空间，并且通过将多个逻辑核心与存储器芯片以裸片对裸片的方式接合，可有效节省用于设
置凸块的空间，而可有效增加逻辑核心的数量。并且，多个逻辑核心与存储器芯片之间透过
混合键合的方式接合还可降低多个逻辑核心与存储器芯片之间的静电放电
(Electrostatic Discharge，ESD)的效应(Network On Chip，NOC)效应。

[0035] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依
然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进
行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术
方案的范围。