实现NAND门系统和实现NOR门系统的集成电路

摘要

本发明涉及实现NAND门系统和实现NOR门系统的集成电路。一种实现NAND门系统的集成电路，包括：第一输入，其耦合到第一肖特基二极管的阴极；x个附加输入，其耦合到x个附加肖特基二极管的x个相应的阴极，其中，x是整数；逆变器，其具有逆变器输入和逆变器输出，其中：集成电路被配置用于异步操作；逆变器在高压电源和低压电源之间被偏置；逆变器输入耦合到第一肖特基二极管的阳极和x个附加肖特基二极管的x个相应的阳极；并且逆变器输出耦合到NAND门系统的输出；以及源极跟随器树，其包括一个或多个N型晶体管，其中，源极跟随器树在高压电源和逆变器输入之间被偏置。

权利要求

1.一种实现NAND门系统的集成电路，所述集成电路包括：第一输入，所述第一输入耦合到第一肖特基二极管的阴极；

x个附加输入，所述x个附加输入耦合到x个附加肖特基二极管的x个相应的阴极，其中，x是整数；

逆变器，所述逆变器具有逆变器输入和逆变器输出，其中：所述集成电路被配置用于异步操作；

所述逆变器在高压电源和低压电源之间被偏置；

所述逆变器输入耦合到所述第一肖特基二极管的阳极和所述x个附加肖特基二极管的x个相应的阳极；并且所述逆变器输出耦合到所述NAND门系统的输出；以及源极跟随器树，所述源极跟随器树包括一个或多个N型晶体管，其中，所述源极跟随器树在所述高压电源和所述逆变器输入之间被偏置。

2.根据权利要求1所述的集成电路，其中：

所述逆变器是包括p型晶体管和第一n型晶体管的CMOS逆变器；

所述第一n型晶体管包括耦合到所述第一肖特基二极管的所述阳极和所述x个附加肖特基二极管的所述x个相应的阳极的栅极节点；并且所述p型晶体管包括耦合到所述第一肖特基二极管的所述阳极和所述x个附加肖特基二极管的x个相应的阳极的栅极节点。

3.根据权利要求2所述的集成电路，其中，所述第一肖特基二极管的阈值正向电压小于所述第一n型晶体管的阈值电压。

4.根据权利要求2所述的集成电路，其中，所述第一肖特基二极管的阈值正向电压小于所述p型晶体管的阈值电压。

5.根据权利要求1所述的集成电路，其中，所述逆变器包括第一逆变器，所述第一逆变器具有第一逆变器输入和第一逆变器输出，所述逆变器还包括：第二逆变器，所述第二逆变器具有第二逆变器输入和第二逆变器输出，其中，所述第二逆变器输入耦合到所述第一逆变器的所述第一逆变器输出，并且所述第二逆变器输出耦合到所述第一逆变器的所述第一逆变器输入以及所述第一肖特基二极管和所述x个附加肖特基二极管的阳极。

6.根据权利要求1所述的集成电路，还包括：

第二n型晶体管，所述第二n型晶体管包括耦合到所述第一肖特基二极管的所述阴极的栅极节点；以及x个附加n型晶体管，所述x个附加n型晶体管包括耦合到所述x个附加肖特基二极管的所述x个相应的阴极的x个相应的栅极节点。

7.根据权利要求6所述的集成电路，其中，所述第一肖特基二极管的阈值正向电压小于所述第二n型晶体管的阈值电压。

8.根据权利要求6所述的集成电路，其中：

所述x个附加肖特基二极管的相应的肖特基二极管的阈值正向电压小于所述x个附加n型晶体管的相应的n型晶体管的阈值正向电压，并且所述x个附加输入的相应的附加输入耦合到所述相应的肖特基二极管和所述相应的n型晶体管。

9.根据权利要求6所述的集成电路，其中，所述x个附加n型晶体管还包括与所述第二n型晶体管串联连接的第三n型晶体管。

10.根据权利要求1所述的集成电路，其中，x大于或等于四。

11.根据权利要求1所述的集成电路，其中，所述集成电路的传播延迟小于80皮秒，并且所述集成电路所需的均方根(RMS)功率小于50微瓦。

12.根据权利要求1所述的集成电路，其中，所述第一肖特基二极管是p型肖特基二极管。

13.一种实现NOR门系统的集成电路，所述集成电路包括：第一输入，所述第一输入耦合到第一肖特基二极管的阳极；

x个附加输入，所述x个附加输入耦合到x个附加肖特基二极管的x个相应的阳极，其中，x是整数；

逆变器，所述逆变器具有逆变器输入和逆变器输出，其中：所述集成电路被配置用于异步操作；

所述逆变器在高压电源和低压电源之间被偏置；

所述逆变器输入耦合到所述第一肖特基二极管的阴极和所述x个附加肖特基二极管的x个相应的阴极；并且所述逆变器输出耦合到所述NOR门系统的输出；以及源极跟随器树，所述源极跟随器树包括一个或多个P型晶体管，其中，所述源极跟随器树在所述逆变器输入和所述低压电源之间被偏置。

14.根据权利要求13所述的集成电路，其中：所述逆变器是包括第一p型晶体管和n型晶体管的CMOS逆变器；

所述第一p型晶体管包括耦合到所述第一肖特基二极管的所述阴极和所述x个附加肖特基二极管的所述x个相应的阴极的栅极节点；并且所述n型晶体管包括耦合到所述第一肖特基二极管的所述阴极和所述x个附加肖特基二极管的所述x个相应的阴极的栅极节点。

15.根据权利要求13所述的集成电路，还包括：第二p型晶体管，所述第二p型晶体管包括耦合到所述第一肖特基二极管的所述阳极的栅极节点；以及x个附加p型晶体管，所述x个附加p型晶体管包括耦合到所述x个附加肖特基二极管的所述x个相应的阳极的x个相应的栅极节点。

16.根据权利要求15所述的集成电路，其中，所述第一肖特基二极管的阈值正向电压小于所述第二p型晶体管的阈值电压。

17.根据权利要求15所述的集成电路，其中：所述x个附加肖特基二极管的相应的肖特基二极管的阈值正向电压小于所述x个附加p型晶体管的相应的p型晶体管的阈值正向电压，以及所述x个附加输入的相应的附加输入耦合到所述相应的肖特基二极管和所述相应的p型晶体管。

18.根据权利要求13所述的集成电路，其中，所述第一肖特基二极管是N型肖特基二极管。

说明书

实现NAND门系统和实现NOR门系统的集成电路

[0001] 本申请是PCT申请号为PCT/US2018/026817、国际申请日为2018 年4月10日、中国申请号为201880031001.9、发明名称为“肖特基CMOS 异步逻辑单元”的申请的分案申请。

技术领域

[0002] 本申请涉及半导体器件和电路，并且更具体地，涉及采用超互补金属氧化物半导TM体(SCMOS )器件并因此由于改善功耗、工作速度、电路面积和器件密度而展现出改进的器件性能的模拟、数字和混合信号集成电路(IC)。

背景技术

[0003] 自从引入集成电路(IC)以来，工程师一直试图增加IC上电路的密度，这降低了所谓IC的制造成本。一种方法是将更多的组件/功能放到芯片上。第二种方法是在更大的晶圆上构建更多芯片以降低IC成本。例如，硅晶圆的尺寸已从1960年代的平均直径3英寸增长到如今的12 英寸。

[0004] 过去曾尝试过各种尝试以改善IC功能、性能和成本指标。早期的 IC实施方式使用双极结型晶体管(BJT)，该双极结型晶体管(BJT) 具有垂直堆叠的各个扩散区的层，以及包含三个开关端子(基极、发射极和集电极)以及其他电阻(R)和电容(C)电路元件的隔离晶体管袋。然而，在最近十年的IC实施方式中，是V‑I信号和用于在芯片上容纳更多组件的PHY参数缩放。

[0005] CMOS技术紧随其后，并超越了BJT技术，后者相对笨重，提供差的晶体管产量，展现高DC电力使用。使用互补MOS(CMOS)结构的器件复杂度已增长到数十亿电路元件。30多年来，通过缩小CMOS 晶体管的物理尺寸，实现了成本降低和CMOS技术性能提高。这些尺寸缩小到在关键器件参数中只有几个分子层厚的大小。然而，CMOS 的进一步缩小正受到物理定律的限制。除了试图制造数百亿个具有“分子”尺寸的CMOS电路元件外，这些显著更小的电路还以非常低的信号(电压)电平工作，使其信号完整性易受噪声影响，并导致速度下降和/或功率/热流失。

发明内容

[0006] 在各种实施例中，肖特基(Schottky)‑CMOS(在本文中也称为“超级CMOS”和TM TMSCMOS )技术被用于使用诸如低阈值肖特基势垒二极管(LtSBD )的肖特基势垒二极管(SBD)来构建电路块，从而解决与对更高半导体效率的需求不断增加以及即将出现的CMOS晶体管尺寸的物理限制有关的上述缺陷和问题。

[0007] 在一些实施例中，集成电路实现NAND门系统。集成电路包括耦合到第一p型肖特基二极管的阴极的第一输入和耦合到x个附加p型肖特基二极管的x个相应的阴极的x个附加输入。该集成电路另外包括第一n型晶体管，该第一n型晶体管包括耦合至第一肖特基二极管的阳极和x个附加肖特基二极管的x个阳极的栅极节点。集成电路还包括p型晶体管，该p型晶体管包括耦合至第一肖特基二极管的阳极和x个附加肖特基二极管的x个相应的阳极的栅极节点。集成电路还包括第二n型晶体管，该第二n型晶体管包括耦合至第一p型肖特基二极管的阴极和x个附加n型晶体管的栅极节点，该x个附加n型晶体管包括耦合至x个附加p型肖特基二极管的x个的相应阴极的x个相应的栅极节点。输出耦合到第一n型晶体管的非栅极节点和p型晶体管的非栅极节点。

[0008] 在一些实施例中，集成电路实现NOR门系统。集成电路包括耦合到第一n型肖特基二极管的阳极的第一输入和耦合到x个附加n型肖特基二极管的x个相应的阳极的x个附加输入。该集成电路另外包括第一p型晶体管，该第一p型晶体管包括耦合至第一n型肖特基二极管的阴极和x个附加n型肖特基二极管的阴极的栅极节点。集成电路另外包括n型晶体管，该n型晶体管包括耦合到第一n型肖特基二极管的阴极和x个附加n型肖特基二极管的阴极耦合的栅极节点。集成电路另外包括第二p型晶体管，该第二p型晶体管包括耦合至第一n 型肖特基二极管的阳极和x个附加p型晶体管的栅极节点，该x个附加p型晶体管包括耦合至x个附加n型肖特基二极管的x个相应的阳极的栅极节点。输出耦合到第一p型晶体管的非栅极节点和n型晶体管的非栅极节点。

[0009] 在一些实施例中，集成电路实现x输入逻辑门。该集成电路包括多个肖特基二极管，该多个肖特基二极管包括x个肖特基二极管以及包括x个源极跟随器晶体管的多个源极跟随器晶体管。多个源极跟随器晶体管中的每个相应的源极跟随器晶体管包括耦合到相应的肖特基二极管的相应的栅极节点。多个源极跟随器晶体管中的第一源极跟随器晶体管串联连接至多个源极跟随器晶体管中的第二源极跟随器晶体管。

[0010] 根据下面的描述，所公开的技术的各种优点将是显而易见的。

附图说明

[0011] 作为在结合附图时的优选实施例的详细描述的结果，在下文中将更清楚地理解本公开的前述特征和优点以及其附加特征和优点。

[0012] 为了更清楚地说明根据本发明实施例的技术方案，下面简要介绍实施例所需要的附图。然而，附图仅示出了本公开的更相关的特征，并且因此不应被认为是限制性的，因为描述可以允许其他有效特征。

[0013] 图1是根据一些实施例的二输入肖特基CMOS NAND门的电路图。

[0014] 图2是根据一些实施例的八输入肖特基CMOS NAND门的电路图。

[0015] 图3是8输入CMOS NAND门的电路图。

[0016] 图4是根据一些实施例的二输入肖特基CMOS NOR门的电路图。

[0017] 图5是根据一些实施例的八输入肖特基CMOS NOR门的电路图。

[0018] 图6是8输入CMOS NOR的电路图。

[0019] 图7是根据一些实施例的4对1复用器电路的肖特基CMOS实施方式的电路图。

[0020] 图8示出了4对1复用器电路的CMOS实施方式。

[0021] 图9是根据一些实施例的将使用肖特基CMOS实现的NAND门的布局面积与使用CMOS实现的NAND门的布局面积进行比较的图表。

[0022] 图10是根据一些实施例的将使用肖特基CMOS实现的NAND门的均方根(RMS)功率消耗与使用CMOS实现的NAND门的功率消耗进行比较的图表。

[0023] 图11是根据一些实施例的将使用肖特基CMOS实现的NAND门的传播延迟与使用CMOS实现的NAND门的传播延迟进行比较的图表。

[0024] 图12A‑12G示出了具有各种输入数量的NAND门的CMOS实施方式。

[0025] 贯穿附图的若干视图，相似的附图标记指代对应的部分。

具体实施方式

[0026] 现在将详细参考实施例，实施例的示例在附图中示出。在下面的详细描述中，阐述了许多具体细节，以提供对本文提出的主题的透彻理解。但是对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践或设计主题。在其他情况下，未详细描述公知的方法、过程、组件和电路，以免不必要地使实施例的各方面不清楚。本文以“TM”符号指定的商标是Schottky LSI，Inc.的财产。

[0027] 下面将参考附图，对本公开的技术方案进行清楚、完整地描述。显然，将要描述的实施例仅是示例，而且仅是本公开的一部分而非本公开的所有实施例。基于本公开中的描述的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

[0028] 本文所述的肖特基CMOS技术使用肖特基势垒二极管(在本文中也称为“SBD”和“肖特基二极管”)实现逻辑。与现有的CMOS实施方式相比，本文所述的肖特基CMOS的各种实施例使用肖特基二极管代替p型金属氧化物半导体(PMOS)场效应晶体管和/或n型金属氧化物半导体(NMOS)场效应晶体管。特别是随着逻辑门逻辑输入数量的增加，用肖特基二极管代替PMOS和NMOS晶体管可以通过各种方式提高实现的逻辑效率，包括减少的由电路布局消耗的面积、减少的传播延迟以及减少的开关所需的功耗。

[0029] 提供以下描述以使本领域的普通技术人员能够制造和使用本发明，并且在专利申请及其要求的上下文中提供以下描述。对优选实施例的各种修改以及本文描述的一般原理和特征对于本领域技术人员而言将是显而易见的。因此，本发明不旨在限于所示的实施例，而是与与本文所述的原理和特征一致的最广范围相一致。

[0030] 图1是根据一些实施例的二输入肖特基CMOS NAND门的电路图。二输入肖特基CMOS NAND门包括两个p型肖特基二极管102和 104以及包括两个n型晶体管108和110的源极跟随器树106。如连接 112所指示，源极跟随器树106中的晶体管串联连接。输入A0耦合到 p型肖特基势垒二极管(SBD)102的阴极和n型晶体管108的栅极节点。输入A1耦合到p型SBD 104的阴极和n型晶体管110的栅极节点。 SBD 102的阳极和SBD 104的阳极耦合到结果晶体管114和116的栅极。结果晶体管114是n型晶体管，并且结果晶体管116是p型晶体管。输出118耦合到结果晶体管114和116的非栅极节点。具体地，输出118耦合到n型晶体管114的漏极节点，并且输出118耦合到p 型晶体管116的漏极节点。

[0031] 在一些实施例中，二输入肖特基CMOS NAND门包括反馈逻辑，该反馈逻辑在n型晶体管120和p型晶体管122的栅极节点处接收输出信号作为输入。

[0032] 尽管二输入NAND门的CMOS实施方式将使用耦合到NAND门的每个输入的p型晶体管和n型晶体管，但是在一些实施例中，二输入NAND门的肖特基CMOS实施方式使用耦合到每个输入的p型SBD 和n型晶体管(用肖特基CMOS实施方式中的p型SBD代替CMOS 实施方式的p型晶体管)。随着NAND门中输入数量的增加，例如，如图9‑11的CMOS和肖特基CMOS性能比较所示，通过用SBD替换晶体管而获得的效率增加。

[0033] 图2是根据一些实施例的八输入肖特基CMOS NAND门的电路图。八输入肖特基CMOS NAND门包括八个p型肖特基二极管202‑216 和包括八个n型晶体管220‑234的源极跟随器树218。源极跟随器树218 中的晶体管220‑234串联连接(例如，晶体管220的漏极节点耦合到晶体管224的源极节点，晶体管224的漏极节点耦合到晶体管228的源极节点，等等)。输入A0耦合到p型SBD 202的阴极和n型晶体管 220的栅极节点。输入A1耦合到p型SBD 204的阴极和n型晶体管222 的栅极节点。输入A2耦合到p型SBD 206的阴极和n型晶体管224 的栅极节点。输入A3耦合到p型SBD 208的阴极和n型晶体管226 的栅极节点。输入A4耦合到p型SBD 
210的阴极和n型晶体管228 的栅极节点。输入A5耦合到p型SBD 212的阴极和n型晶体管230 的栅极节点。输入A6耦合到p型SBD 214的阴极和n型晶体管232 的栅极节点。输入A7耦合到p型SBD 216的阴极和n型晶体管234 的栅极节点。

[0034] SBD 202‑216的阳极耦合到结果晶体管236和238的栅极。结果晶体管236是n型晶体管，并且结果晶体管238是p型晶体管。输出 240耦合到结果晶体管236和238的非栅极节点。具体地，输出240耦合到n型晶体管236的漏极节点，而输出240耦合到p型晶体管238 的漏极节点。

[0035] 在一些实施例中，八输入肖特基CMOS NAND门包括在n型晶体管242和p型晶体管244的栅极节点处接收输出信号作为输入的反馈逻辑。

[0036] 将认识到的是，关于图1至图2示出的缩放可以被扩展到其他数量的NAND门输入。对于每个附加输入，将附加SBD耦合到附加输入，并将与SBD互补的附加源极跟随器晶体管(例如，与p型SBD互补的 n型晶体管)添加到源极跟随器树(例如，如图1的源极跟随器树106 或图2的源极跟随器树218所示)。附加输入耦合到附加SBD(例如，耦合到p型SBD的阴极)和附加源极跟随器晶体管的栅极节点。附加 SBD被耦合(例如，p型SBD的阳极)到结果晶体管集合(例如，如图1的结果晶体管114‑116或图2的结果晶体管236‑238所示)的栅极节点。

[0037] 例如，四输入肖特基CMOS NAND门包括四个输入A0‑A3，四个 p型SBD(例如，如图2的SBD 202‑208所示配置)和四个n型晶体管(例如，串联连接的图2的220、222、224和226所示的晶体管)。

[0038] 在一些实施例中，肖特基CMOS NAND门包括在两个输入和十六个输入之间的多个输入，诸如十二个输入。

[0039] 图3是8输入CMOS NAND门的电路图。CMOS 8输入NAND门需要三个NAND门302、304和306，NOR门308，以及逆变器310和 312。与关于图2所描述的肖特基CMOS八输入NAND门相比，如图3 所示的馈入NOR门308的NAND门302‑306的堆叠配置需要增加的功率和增加的供应电流，并且导致增加的布局面积、增加的开关时间和增加的传播延迟(如下文关于图9‑12进一步描述的)。

[0040] 图4是根据一些实施例的二输入肖特基CMOS NOR门的电路图。二输入肖特基CMOS NOR门包括两个n型肖特基二极管402和404以及包括两个p型晶体管408和410的源极跟随器树406。源极跟随器树 406中的晶体管串联连接。输入A0耦合到n型肖特基势垒二极管(SBD) 402的阳极和p型晶体管408的栅极节点。输入A1耦合到n型SBD 404 的阳极和p型晶体管410的栅极节点。SBD 402的阴极和SBD 404的阴极耦合到结果晶体管414和416的栅极。结果晶体管414是n型晶体管，结果晶体管416是p型晶体管。输出418耦合到结果晶体管414 和416的非栅极节点。具体地说，输出418耦合到n型晶体管414的漏极节点，而输出118耦合到p型晶体管416的漏极节点。

[0041] 在一些实施例中，二输入肖特基CMOS NOR门包括在n型晶体管 420和p型晶体管422的栅极节点处接收输出信号作为输入的反馈逻辑。

[0042] 尽管二输入NOR门的CMOS实施方式将使用耦合到NOR门的每个输入的p型晶体管和n型晶体管，但是在一些实施例中，二输入NOR 门的肖特基CMOS实施方式使用耦合到每个输入的n型SBD和p型晶体管(用肖特基CMOS实施方式中的n型SBD代替现有CMOS实施方式的n型晶体管)。随着NOR门中输入数量的增加，用SBD替换晶体管所获得的效率也随之提高。

[0043] 图5是根据一些实施例的八输入肖特基CMOS NOR门的电路图。八输入肖特基CMOS NOR门包括八个n型肖特基二极管502‑516和包括八个n型晶体管520‑534的源极跟随器树518。源极跟随器树518中的晶体管520‑534串联连接(例如，晶体管520的漏极节点耦合到晶体管524的源极节点，晶体管524的漏极节点耦合到晶体管528的源极节点，等等)。输入A0耦合到n型SBD 502的阳极和p型晶体管520 的栅极节点。输入A1耦合到n型SBD 504的阳极和p型晶体管522 的栅极节点。输入A2耦合到n型SBD 506的阳极和p型晶体管524 的栅极节点。
输入A3耦合到n型SBD 508的阳极和p型晶体管526 的栅极节点。输入A4耦合到n型SBD 510的阳极和p型晶体管528 的栅极节点。输入A5耦合到n型SBD 512的阳极和p型晶体管530 的栅极节点。输入A6耦合到n型SBD 514的阳极和p型晶体管532 的栅极节点。输入A7耦合到n型SBD 516的阳极和p型晶体管534 的栅极节点。

[0044] SBD 502‑516的阴极耦合到结果晶体管536和538的栅极。结果晶体管536是n型晶体管，并且结果晶体管538是p型晶体管。输出 540耦合到结果晶体管536和538的非栅极节点。具体地，输出540耦合到n型晶体管536的漏极节点，而输出540耦合到p型晶体管538 的漏极节点。

[0045] 在一些实施例中，八输入肖特基CMOS NOR门包括在n型晶体管 542和p型晶体管544的栅极节点处接收输出信号作为输入的反馈逻辑。

[0046] 将认识到的是，关于图4至图5示出的规模可以被扩展到其他数量的NOR门输入。对于每个附加输入，将附加SBD耦合到附加输入，并且将与SBD互补的附加源极跟随器晶体管(例如，与n型SBD互补的p型晶体管)添加到源极跟随器树(例如，如图4的源极跟随器树 406或图5的源极跟随器树518所示)。附加输入耦合到附加SBD(例如，耦合到n型SBD的阴极)和附加源极跟随器晶体管的栅极节点。附加SBD被耦合(例如，p型SBD的阳极)到一组结果晶体管(例如，如图4的结果晶体管414‑416或图4的结果晶体管536‑538所示)的栅极节点。

[0047] 例如，四输入肖特基CMOS NOR门包括四个输入A0‑A3，四个n 型SBD(例如，如图5的SBD 502‑508所示配置)和四个p型晶体管 (例如，串联连接的图5的520、522、524和526所示的晶体管)。

[0048] 在一些实施例中，肖特基CMOS NOR门包括在两个输入与十六个输入之间的多个输入，诸如十二个输入。

[0049] 图6是8输入CMOS NOR门的电路图。CMOS 8输入NOR门需要四个二输入NAND门602、604、606和608，两个二输入NAND门 610和612，二输入NOR门614以及逆变器616和618。与关于图5 描述的肖特基CMOS八输入NOR门相比，如图6所示，馈入NAND 门610和612、其继而馈入NOR门614的NOR门602‑608的堆叠配置需要增加的功率和增加的供应电流，并且导致增加的布局面积、增加的开关时间和增加的传播延迟。

[0050] 图7是根据一些实施例的4对1复用器电路(MUX)的肖特基 CMOS实施方式的电路图。肖特基CMOS MUX将输入I1耦合到p型 SBD 702和n型晶体管704的栅极节点。输入I2、I3和I4类似地各自耦合到p型SBD和n型晶体管的栅极节点。p型SBD 702和晶体管704 的输出耦合到n型SBD 706和p型晶体管708。从I2、I3和I4接收输入的SBD和晶体管的输出类似地各自耦合到n型SBD和p型晶体管。 n型SBD的输出耦合到p型结果晶体管710的栅极节点和n型结果晶体管712的栅极节点。结果晶体管的输出由输出714接收。

[0051] 图8示出了4对1复用器电路的CMOS实施方式。

[0052] 在一些实施例中，关于图1、图2、图4、图5和/或图7描述的肖特基CMOS逻辑被配置用于异步(例如，静态)操作。例如，选择一个或多个组件的大小，使得电路的操作是异步的或基本上异步的。在一些实施例中，选择肖特基CMOS逻辑的一个或多个组件的大小以减小和/或最小化开关噪声抗扰性。

[0053] 在一些实施例中，关于图1、图2、图4、图5和/或图7描述的肖特基CMOS逻辑的一个或多个SBD具有阈值正向电压，该阈值正向电压低于具有耦合至SBD的栅极的晶体管的阈值正向电压(例如，其中，晶体管和SBD两者耦合至栅极的输入)。例如，参考图1，在一些实施例中，SBD 102具有低于晶体管108的阈值正向电压的阈值正向电压和/或SBD 104具有低于晶体管110的阈值正向电压的阈值正向电压。参考图2，在一些实施例中，SBD 202具有低于晶体管220的阈值正向电压的阈值正向电压，SBD 204具有低于晶体管222的阈值正向电压的阈值正向电压，和/或SBD 206具有低于晶体管224的阈值正向电压的阈值正向电压，等等。参考图4，在一些实施例中，SBD 402具有低于晶体管408的阈值正向电压的阈值正向电压和/或SBD 404具有低于晶体管410的阈值正向电压的阈值正向电压。参考图5，在一些实施例中， SBD 502具有低于晶体管520的阈值正向电压的阈值正向电压，SBD 504具有低于晶体管522的阈值正向电压的阈值正向电压，和/或SBD 506具有低于晶体管524的阈值正向电压的阈值正向电压，等等。参考图7，在一些实施例中，SBD 702具有低于晶体管704的阈值正向电压的阈值正向电压。

[0054] 图9是根据一些实施例的将使用肖特基CMOS(例如，如图1‑2 所示)实现的NAND门的布局面积与使用CMOS(例如，如图3所示) 实现的NAND门的布局面积进行比较的图表。从图9能够看出，与随着输入数量的增加而增加CMOS NAND门的面积相比，肖特基CMOS NAND门的面积以较低的速率增加。图9表示四输入肖特基CMOS NAND门所需的布局面积小于2.0μ2
m ，这显著小于四输入CMOS NAND门所需的面积。与具有相同输入数量的CMOS NAND门相比，具有三个或更多输入的肖特基CMOS NAND门所需的面积减少是由于例如减少的实现逻辑所需的信号线和/或电路网的数量，以及与CMOS NAND门的布局(例如，如图3和图6所示)相比相对较小的源极跟随器树的尺寸(例如，如106、218、406和518所示)。

[0055] 图10是根据一些实施例的将使用肖特基CMOS(例如，如图1‑2 所示)实现的NAND门的均方根(RMS)功耗与使用CMOS(例如，如图3所示)实现的NAND门的功耗进行比较的图表。从图图10能够看出，与随着输入数量增加而CMOS NAND门所需的功率增加相比，肖特基CMOS NAND门所需的功率以较低的速率增加。图10表示四输入肖特基CMOS NAND门的RMS功率要求小于50.0微瓦，这显著低于四输入CMOS NAND门所需的功率。

[0056] 图11是根据一些实施例的将使用肖特基CMOS(例如，如图1‑2 所示)实现的NAND门的传播延迟与使用CMOS(例如，如图3所示) 实现的NAND门的传播延迟进行比较的图表。图11表示四输入肖特基 CMOS NAND门具有小于80皮秒的传播延迟，这显著小于四输入 CMOS NAND门的传播延迟。

[0057] 从图11能够看出，随着输入数量从三个输入增加到四个输入以及从六个输入增加到七个输入，CMOS NAND门的传播延迟表现出特别明显的增加。可以参考图12A至图12G来理解随着输入数量的增加，在NAND门的CMOS实施方式中出现的所需面积，功耗和传播延迟的明显增加。

[0058] 图12A‑12G示出了具有各种输入数量的NAND门的CMOS实施方式。

[0059] 图12A示出了使用单个二输入NAND门1202实现的二输入 NAND逻辑。图12B示出了使用单个三输入NAND门1204实现的三输入NAND逻辑。

[0060] 图12C示出了使用两个NAND门1206和108以及NOR门1210 实现的四输入NAND逻辑。当NAND输入的数量从如图12B所示的三个输入增加到如图12C所示的四个输入时，使用两个NAND门1206 和1208(而不是图12B的单个NAND门1204)以及添加NOR门1210 增加了通过电路的传播延迟。如图11所示，这种增加反映在传播延迟从用于三输入CMOS NAND的小于80皮秒到用于四输入CMOS NAND 的大于120皮秒的传播延迟的跃升中。

[0061] 图12D‑12E分别示出了五输入和六输入CMOS NAND门。类似于图12C所示的四输入CMOS NAND，五输入和六输入CMOS NAND门将两个NAND门的输出馈送到NOR门。图12D的CMOS NAND门将 NAND门1212和1214的输出馈送到NOR门1216。图12E的CMOS NAND门将NAND门1218和1220的输出馈送到NOR门1222。

[0062] 图12F示出了使用三个NAND门1224、1226和1228以及NOR 门1230实现的七输入NAND逻辑。当NAND输入的数量从如图12E 所示的六个输入增加到如图12F所示的七个输入时，使用三个NAND 门(1224、1226和1228)而不是图12E的两个NAND门(1218、1220) 增加了通过电路的传播延迟。如图11所示，这种增加反映在传播延迟中从用于六输入CMOS NAND的小于140皮秒到用于七输入CMOS NAND的近180皮秒的传播延迟的跃升中。

[0063] 图12G示出了具有与关于图3描述的八输入CMOS NAND门相似的电路结构的八输入CMOS NAND门。图12G的CMOS NAND门将 NAND门1232、1234和1236的输出馈送到NOR门1238。

[0064] 如上关于图12A‑12G的CMOS NAND门所述，增加CMOS NAND 门的输入数量需要增加NAND门的数量和/或添加NOR级。在一些实施例中(例如，如关于图1‑2和图4‑5所描述的)，增加肖特基CMOS NAND门的输入的数量包括增加SBD的数量和增加源极跟随器树中的对应的晶体管的数量。在一些实施例中，与CMOS方法相比，本文描述的肖特基CMOS方法导致随着逻辑输入数量的增加，功耗、布局面积和传播延迟的增加更低。

[0065] 尽管以上描述了特定实施例，但是将理解，其不旨在将本公开限制于这些特定实施例。相反，本公开包括在所附权利要求的精神和范围内的替选、修改和等同物。阐述了许多具体细节以便提供对本文提出的主题的透彻理解。但是对于本领域的普通技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本主题。在其他情况下，未详细描述公知的方法、过程、组件和电路，以免不必要地使实施例的各方面不清楚。

[0066] 在本文的公开的描述中使用的术语仅出于描述特定实施例的目的，并且不旨在限制本公开。如在本公开和所附权利要求书的描述中所使用的，单数形式“一(a/an)”和“该(the)”也旨在包括复数形式，除非上下文另外明确指出。还应理解，本文所用的术语“和/或”是指并涵盖相关联所列项目中的一个或多个的任何和所有可能的组合。将进一步理解的是，当在本说明书中使用时，术语“包括(includes)”，“包括(including)”，“包含(comprises)”和/或“包含(comprising)”规定了陈述的特征、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、操作、元件、组件和/或其组的存在或增加。

[0067] 如本文中所使用的，具体取决于上下文，术语“如果”可被解释为意指陈述的先决条件为真的“当”或“在……时”或“响应于确定”或“根据确定”或“响应于检测”。类似地，取决于上下文，短语“如果确定[陈述的先决条件为真]”或“如果[陈述的先决条件为真]”或“当 [陈述的先决条件为真]时”可解释为陈述的先决条件为真的“当确定……时”或“响应于确定”或“根据确定”或“根据检测”或“响应于检测”。

[0068] 为了解释的目的，已经参考特定实施例描述了前述描述。然而，以上说明性讨论并非旨在穷举或将本公开限制为所公开的精确形式。鉴于以上教导，许多修改和变化是可能的。选择和描述实施例是为了最好地解释本公开的原理及其实际应用，从而使本领域的其他技术人员能够最佳地利用本公开以及具有适于预期的特定用途的各种修改的各种实施例。