一种存储装置及其制造方法

摘要

本申请提供了一种存储装置及其制造方法。所述方法包括：提供相互键合的第一半导体结构和第二半导体结构，所述第一半导体结构包括第一衬底、牺牲层和叠层结构，以及贯穿所述叠层结构和所述牺牲层的沟道孔；其中，所述牺牲层设置在所述第一衬底靠近所述第二半导体结构的一侧，所述叠层结构设置在所述牺牲层靠近所述第二半导体结构的一侧，所述沟道孔内形成有沟道层，且所述沟道层延伸到所述牺牲层中；去除所述第一衬底和所述牺牲层，以暴露所述沟道孔的末端；对所述沟道孔内的所述沟道层进行掺杂，以形成掺杂沟道层；所述掺杂沟道层的至少一部分位于所述叠层结构中；形成掺杂半导体层，所述掺杂半导体层覆盖所述沟道孔的末端和所述叠层结构。

权利要求

1.一种存储装置的制造方法，其特征在于，所述方法包括：提供相互键合的第一半导体结构和第二半导体结构，所述第一半导体结构包括第一衬底、牺牲层和叠层结构，以及贯穿所述叠层结构和所述牺牲层的沟道孔；其中，所述牺牲层设置在所述第一衬底靠近所述第二半导体结构的一侧，所述叠层结构设置在所述牺牲层靠近所述第二半导体结构的一侧，所述沟道孔内形成有沟道层，且所述沟道层延伸到所述牺牲层中；

去除所述第一衬底和所述牺牲层，以暴露所述沟道孔的末端；

对所述沟道孔内的所述沟道层进行掺杂，以形成掺杂沟道层；所述掺杂沟道层的至少一部分位于所述叠层结构中；

形成掺杂半导体层，所述掺杂半导体层覆盖所述沟道孔的末端和所述叠层结构；

对所述掺杂沟道层和所述掺杂半导体层进行激活处理，得到激活处理后的掺杂沟道层和掺杂半导体层，其中所述激活处理后的掺杂沟道层和掺杂半导体层具有相同的掺杂浓度。

2.如权利要求1所述的存储装置的制造方法，其特征在于，所述激活处理包括退火激活处理或激光激活处理。

3.如权利要求1所述的存储装置的制造方法，其特征在于，所述掺杂沟道层位于所述叠层结构中的部分的长度小于所述叠层结构的厚度。

4.如权利要求1所述的存储装置的制造方法，其特征在于，所述第二半导体结构包括第二衬底和形成于所述第二衬底上的外围电路。

5.如权利要求1所述的存储装置的制造方法，其特征在于，所述掺杂沟道层为N型掺杂沟道层；

所述掺杂半导体层为N型掺杂半导体层。

6.如权利要求1所述的存储装置的制造方法，其特征在于，所述掺杂沟道层通过离子注入工艺形成；

所述掺杂半导体层通过原位生长工艺形成。

7.如权利要求1所述的存储装置的制造方法，其特征在于，对所述沟道孔内的所述沟道层进行掺杂之前，所述方法还包括：去除所述沟道孔末端的包围所述沟道层的存储膜，以暴露出所述沟道孔末端的所述沟道层；

所述存储膜包括沿所述沟道孔的径向向内的阻挡层、存储层和隧穿层。

8.如权利要求1所述的存储装置的制造方法，其特征在于，所述去除所述第一衬底和所述牺牲层包括：

通过湿法刻蚀工艺去除所述第一衬底和所述牺牲层；或，通过化学机械研磨工艺去除所述第一衬底、所述牺牲层以及位于所述牺牲层内的部分沟道孔。

9.如权利要求1所述的存储装置的制造方法，其特征在于，所述方法还包括：在所述掺杂半导体层上形成触点开口和源极触点开口；

在所述触点开口和所述源极触点开口内填充导电材料以形成触点和源极触点；其中，所述触点与外围接触件的端部接触。

10.一种存储装置，其特征在于，包括：相互键合的第一半导体结构和第二半导体结构，所述第一半导体结构包括掺杂半导体层和叠层结构，以及延伸穿过所述叠层结构的沟道孔；其中，所述叠层结构设置在所述掺杂半导体层靠近所述第二半导体结构的一侧；

所述沟道孔内形成有沟道层，所述掺杂半导体层覆盖所述沟道层的末端和所述叠层结构；所述沟道层包括掺杂沟道层，所述掺杂沟道层部分位于所述叠层结构中，所述掺杂沟道层和所述掺杂半导体层的掺杂浓度相同。

11.根据权利要求10所述的存储装置，其特征在于，所述掺杂沟道层至少包括两个掺杂浓度不同的区域。

12.根据权利要求10所述的存储装置，其特征在于，所述沟道孔延伸到所述掺杂半导体层中；所述掺杂沟道层部分位于所述掺杂半导体层中。

13.根据权利要求10所述的存储装置，其特征在于，所述掺杂沟道层位于所述叠层结构中的部分的长度小于所述叠层结构的厚度。

14.根据权利要求10所述的存储装置，其特征在于，所述第二半导体结构包括第二衬底和位于所述第二衬底上的外围电路。

15.根据权利要求10所述的存储装置，其特征在于，所述掺杂沟道层为N型掺杂沟道层；

所述掺杂半导体层为N型掺杂半导体层。

16.根据权利要求10所述的存储装置，其特征在于，所述沟道层还包括未掺杂沟道层，所述未掺杂沟道层位于所述掺杂沟道层靠近所述第二半导体结构的一侧，所述未掺杂沟道层位于所述叠层结构中。

17.根据权利要求10或16所述的存储装置，其特征在于，所述沟道孔位于所述叠层结构中的部分还包括设置在所述沟道孔内部的存储膜，所述存储膜包围所述沟道层；所述存储膜包括沿所述沟道孔的径向向内的阻挡层、存储层和隧穿层。

18.根据权利要求10所述的存储装置，其特征在于，还包括：位于所述掺杂半导体层中的触点和源极触点，其中，所述触点和外围接触件的端部接触。

说明书

一种存储装置及其制造方法

技术领域

[0001] 本申请涉及半导体制造技术领域，具体地说，本申请涉及一种存储装置及其制造方法。

背景技术

[0002] 随着电子行业的高速发展，越来越需要高性能低成本的半导体器件。传统的二维或平面存储器的集成度主要由单位存储单元占据的面积来确定。因此，传统的二维存储器
的集成度在很大程度上，受到精细图案形成技术的影响。然而，增加图案精细度需要较为昂
贵的工艺设备，这对增加二维存储器的集成度造成了很大的局限性。

[0003] 为了克服这样的局限性，已经开发了三维存储器，能够在显著地提高存储器件的集成度的情况下，也增加存储器件的可靠性。

发明内容

[0004] 有鉴于此，本申请的主要目的在于提供一种具有增强的可靠性的存储装置及其制造方法。

[0005] 为达到上述目的，本申请的技术方案是这样实现的：

[0006] 本申请的第一方面提供一种存储装置的制造方法，所述方法包括：

[0007] 提供相互键合的第一半导体结构和第二半导体结构，所述第一半导体结构包括第一衬底、牺牲层和叠层结构，以及贯穿所述叠层结构和所述牺牲层的沟道孔；其中，所述牺
牲层设置在所述第一衬底靠近所述第二半导体结构的一侧，所述叠层结构设置在所述牺牲
层靠近所述第二半导体结构的一侧，所述沟道孔内形成有沟道层，且所述沟道层延伸到所
述牺牲层中；

[0008] 去除所述第一衬底和所述牺牲层，以暴露所述沟道孔的末端；

[0009] 对所述沟道孔内的所述沟道层进行掺杂，以形成掺杂沟道层；所述掺杂沟道层部分的至少一位于所述叠层结构中；

[0010] 形成掺杂半导体层，所述掺杂半导体层覆盖所述沟道孔的末端和所述叠层结构。

[0011] 根据本申请的一种实施方式，所述方法还包括：对所述掺杂沟道层和所述掺杂半导体层进行激活处理，得到激活处理后的掺杂沟道层和掺杂半导体层，其中激活处理后的
掺杂沟道层和掺杂半导体层具有相同的掺杂浓度。

[0012] 根据本申请的一种实施方式，所述激活处理包括退火激活处理或激光激活处理。

[0013] 根据本申请的一种实施方式，所述掺杂沟道层位于所述叠层结构中的部分的长度小于所述叠层结构的厚度。

[0014] 根据本申请的一种实施方式，所述第二半导体结构包括第二衬底和形成于所述第二衬底上的外围电路。

[0015] 根据本申请的一种实施方式，所述掺杂沟道层为N型掺杂沟道层；所述掺杂半导体层为N型掺杂半导体层。

[0016] 根据本申请的一种实施方式，所述掺杂沟道层通过离子注入工艺形成；所述掺杂半导体层通过原位生长工艺形成。

[0017] 根据本申请的一种实施方式，对所述沟道孔内的所述沟道层进行掺杂之前，所述方法还包括：

[0018] 去除所述沟道孔末端的包围所述沟道层的存储膜，以暴露出所述沟道孔末端的所述沟道层；

[0019] 所述存储膜包括沿所述沟道孔的径向向内的阻挡层、存储层和隧穿层。

[0020] 根据本申请的一种实施方式，所述去除所述第一衬底和所述牺牲层包括：

[0021] 通过湿法刻蚀工艺去除所述第一衬底和所述牺牲层；或，

[0022] 通过化学机械研磨工艺去除所述第一衬底、所述牺牲层以及位于所述牺牲层内的部分沟道孔。

[0023] 根据本申请的一种实施方式，所述方法还包括：

[0024] 在所述掺杂半导体层上形成触点开口和源极触点开口；

[0025] 在所述触点开口和所述源极触点开口内填充导电材料以形成触点和源极触点；其中，所述触点与外围接触件的端部接触。

[0026] 本申请的第二方面提供一种存储装置，包括：

[0027] 相互键合的第一半导体结构和第二半导体结构，所述第一半导体结构包括掺杂半导体层和叠层结构，以及延伸穿过所述叠层结构的沟道孔；其中，所述叠层结构设置在所述
掺杂半导体层靠近所述第二半导体结构的一侧；

[0028] 所述沟道孔内形成有沟道层，所述掺杂半导体层覆盖所述沟道层的末端和所述叠层结构；所述沟道层包括掺杂沟道层，所述掺杂沟道层部分位于所述叠层结构中。

[0029] 根据本申请的一种实施方式，所述掺杂沟道层和所述掺杂半导体层的掺杂浓度相同。

[0030] 根据本申请的一种实施方式，所述掺杂沟道层至少包括两个掺杂浓度不同的区域。

[0031] 根据本申请的一种实施方式，所述沟道孔延伸到所述掺杂半导体层中；所述掺杂沟道层部分位于所述掺杂半导体层中。

[0032] 根据本申请的一种实施方式，所述掺杂沟道层位于所述叠层结构中的部分的长度小于所述叠层结构的厚度。

[0033] 根据本申请的一种实施方式，所述第二半导体结构包括第二衬底和位于所述第二衬底上的外围电路。

[0034] 根据本申请的一种实施方式，所述掺杂沟道层为N型掺杂沟道层；所述掺杂半导体层为N型掺杂半导体层。

[0035] 根据本申请的一种实施方式，所述沟道层还包括未掺杂沟道层，所述未掺杂沟道层位于所述掺杂沟道层靠近所述第二半导体结构的一侧，所述未掺杂沟道层位于所述叠层
结构中。

[0036] 根据本申请的一种实施方式，所述沟道孔位于所述叠层结构中的部分还包括设置在所述沟道孔内部的存储膜，所述存储膜包围所述沟道层；所述存储膜包括沿所述沟道孔
的径向向内的阻挡层、存储层和隧穿层。

[0037] 根据本申请的一种实施方式，还包括：位于所述掺杂半导体层中的触点和源极触点，其中，所述触点和外围接触件的端部接触。

[0038] 与现有技术相比，本申请的存储装置的有益效果在于具有高集成度和增强的可靠性。

附图说明

[0039] 图1至图4为根据本申请的第一种实施方式的用于形成存储装置的制造工艺；

[0040] 图5A至图5F为根据本申请的第一种实施方式，对沟道层进行不同深度、浓度掺杂的侧视图；

[0041] 图6至图8为根据本申请的第二种实施方式的用于形成存储装置的制造工艺；

[0042] 图9A至图9F为根据本申请的第二种实施方式，对沟道层进行不同深度、浓度掺杂的侧视图；

[0043] 图10至图12为根据本申请的第三种实施方式的用于形成存储装置的制造工艺；

[0044] 图13A至图13F为根据本申请的第三种实施方式，对沟道层进行不同深度、浓度掺杂的侧视图；

[0045] 图14为根据本申请的一种实施方式的示例性存储装置的截面的侧视图；

[0046] 图15为根据本申请的一些实施例的示例性存储装置的制造方法的流程图；

[0047] 图中包括：100‑第一半导体结构；200第二半导体结构；201‑第二衬底；202‑第二键合层；203‑第二键合触点；101‑第一衬底；102‑第一键合层；103‑牺牲层；104‑叠层结构；
104T‑叠层结构的厚度；105‑导电层；106‑绝缘层；107‑外围接触件；108‑接触件；109‑虚拟
沟道孔；110‑沟道孔；111‑沟道层；111‑1‑掺杂沟道层；111‑11‑掺杂沟道层的第一部分；
111‑12‑掺杂沟道层的第二部分；111‑2‑未掺杂沟道层；112‑隧穿层；113‑存储层；114‑阻挡
层；115‑掺杂半导体层；116‑触点；117‑源极触点；118‑介电材料层；119‑第三互连层；120‑
第一键合触点；121‑氧化物层；122‑第一空气隙；123‑第二空气隙。

具体实施方式

[0048] 下面将结合本申请实施方式及附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请的一部分实施方式，而不是全部的实施
方式。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获
得的所有其他实施方式，都属于本申请保护的范围。

[0049] 在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以
实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进
行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

[0050] 在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0051] 应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，
或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、
“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管
可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、
层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分
与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、
部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、
层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

[0052] 空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征
与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括
使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件
下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性
术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度
或其它取向)并且在此使用的空间描述语相应地被解释。

[0053] 在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另
外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整
数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、
元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所
有组合。

[0054] 为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本
申请还可以具有其他实施方式。

[0055] 本文中的术语“衬底”是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底上面的材料可以受到图案化，或者可以保持不受图案化。

[0056] 本文中的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以延伸在整个的下层结构或上覆结构之上，或者可以具有比下层或上覆结构的范围小的范围。此外，层
可以是同质或者非同质的连续结构的一个区域，其具有小于该连续结构的厚度。

[0057] 本文中的术语“存储装置”是指具有垂直取向存储单元晶体管串的半导体器件，所述垂直取向存储单元晶体管串处于横向取向的衬底上，从而使得所述存储串相对于衬底沿
垂直方向延伸。

[0058] 本文中的术语“互连层”可以包括任何适当类型的互连，可以举例的是，中间制程(MEOL)互连，和后端制程(BEOL)互连。“互连层”可以包括多个互连，包括横向互连线和垂直
互连接触件。也就是说，互连层可以包括在多个介电材料层中的互连线和互连接触件。互连
层中的互连线和互连接触件可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜
(Cu)、铝(Al)、硅化物或其任何组合。互连层中的介电材料层可以包括介电材料，介电材料
包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

[0059] 图1至4示出了根据本申请的第一种实施方式的用于形成存储装置的制造工艺。图15示出了根据本申请内容的一些实施例的示例性存储装置的制造方法的流程图。如图15所
示，在步骤1501中，提供相互键合的第一半导体结构和第二半导体结构，所述第一半导体结
构包括第一衬底、牺牲层和叠层结构，以及贯穿所述叠层结构和所述牺牲层的沟道孔；其
中，所述牺牲层设置在所述第一衬底靠近所述第二半导体结构的一侧，所述叠层结构设置
在所述牺牲层靠近所述第二半导体结构的一侧，所述沟道孔内形成有沟道层，且所述沟道
层延伸到所述牺牲层中。如图1所示，存储装置包括相互键合的第一半导体结构100和第二
半导体结构200。其中，第一半导体结构100包括层叠设置的第一衬底101、牺牲层103和叠层
结构104及贯穿叠层结构104和牺牲层103的沟道孔110。

[0060] 具体地，在第一衬底101上沉积形成牺牲层103，然后，在牺牲层103上沉积形成叠层结构104。其中，牺牲层包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。叠层结构
104可以包括多个交替堆叠的导电层105和绝缘层106，即，叠层结构中的导电层和绝缘层可
以在垂直方向上交替。也就是说，除了位于叠层结构的底部或者顶部的层之外，每一个导电
层都可以在两侧与两个绝缘层相邻，并且每一个绝缘层都可以在两侧与两个导电层相邻。
在实际应用时，可以通过沉积工艺形成牺牲层、导电层和绝缘层，例如，化学气相沉积
(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、
等离子体增强化学气相沉积(plasma‑enhanced CVD，PECVD)、溅镀(sputtering)、有机金属
化学气相沉积(metal‑organic chemical vapor deposition，MOCVD)或原子层沉积
(atomic layer deposition，ALD)。

[0061] 其中，所述第一衬底可以包括很宽范围内的半导体材料，例如，硅、锗、砷化镓、磷化铟等。应当理解，由于第一衬底将被从最终产品中去除，因此第一衬底可以是由任何适当
材料构成的伪晶圆(例如，载体衬底)的部分，以降低第一衬底的成本，例如，所述材料可以
是玻璃、蓝宝石、塑料、硅，这里仅举出了几个例子。所述导电层可以包括导电材料，所述导
电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。绝缘层可以包括
绝缘材料，所述绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

[0062] 进一步参考图1，第一半导体结构100还包括贯穿叠层结构104和牺牲层103的沟道孔110。在一些实施例中，可以在沟道孔110的侧壁和底部依次形成存储膜和沟道层111。在
一个示例中，沟道孔110可为圆柱形。所述存储膜包括沿沟道孔110的径向向内的阻挡层
114、存储层113和隧穿层112(可参考图5A至图5F)。在一些实施例中，沟道孔的其余空间可
以部分地或者全部以包括绝缘材料和/或空气隙的帽盖层来填充。其中，阻挡层可以包括氧
化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。隧穿层
可以包括氧化硅、氮氧化硅或其任何组合。在一个示例中，存储膜可以包括氧化硅/氮氧化
硅/氧化硅(ONO)复合层。其中，沟道层可以包括例如非晶硅、多晶硅或单晶硅。

[0063] 仍参考图1，在叠层结构104还设置有虚拟沟道孔109，虚拟沟道孔109可以与沟道孔110同时形成，以提高所述沟道孔的刻蚀形貌。填充该虚拟沟道孔的材料可以与填充沟道
孔的材料相同，也可以与填充沟道孔的材料不同。这里，填充所述虚拟沟道孔的材料与填充
沟道孔的材料不同，虚拟沟道孔内填充有绝缘材料。该虚拟沟道孔还可以起到支撑的作用，
避免叠层结构的坍塌。在一个示例中，虚拟沟道可为圆柱形。

[0064] 仍参考图1，在第一衬底101与牺牲层103之间还形成有氧化物层121。

[0065] 图1示出的存储装置还包括第二半导体结构200，第二半导体结构200还包括第二衬底201，以及形成于第二衬底201上的外围电路。其中，第二衬底可以为单质半导体材料衬
底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，
或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。

[0066] 其中，外围电路用于控制和感测存储装置。外围电路可以是任何用于促进存储装置的操作的适当数字、模拟和/或混合信号控制和感测电路，其包括但不限于页缓冲器、解
码器、感测放大器、驱动器、电荷泵、电流或电压参考或者所述电路的任何有源或无源部件。
外围电路可以包括形成于第二衬底上的晶体管，其中，晶体管可以全部或部分形成于第二
衬底上。

[0067] 在一些实施例中，存储装置的第二半导体结构进一步包括位于外围电路上方的第二互连层(图中未示出)，所述第二互连层用于传递外围电路的电信号，即，将电信号输入外
围电路，或者将外围电路的电信号输出。所述第二互连层可以包括一个或者多个层间绝缘
层，互连线和接触件都可以形成与所述层间绝缘层中，即，所述第二互连层可以包括多个位
于所述层间绝缘层中的互连线和接触件。具体地，互连层中的互连线和接触件都可以包括
导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。所述层间绝缘层可以包含绝缘
材料，所述绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

[0068] 如图1所示，第二半导体结构200还包括第二键合层202，第二键合层202处于第二互连层和外围电路以上。第二键合层202可以包括多个第二键合触点203以及对第二键合触
点203电隔离的绝缘材料。所述第二键合触点可以包括导电材料，所述导电材料包括但不限
于W、Co、Cu、Al、硅化物或其任何组合。用于对所述第二键合触点电隔离的绝缘材料，可以包
括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

[0069] 类似地，如图1所示，第一半导体结构100还包括第一键合层102，第一键合层102处于第二半导体结构200的第二键合层202以上。第一键合层102也可以包括多个第一键合触
点120以及对第一键合触点120电隔离的绝缘材料。所述第一键合触点可以包括导电材料，
所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。用于对所述第一键合触点
电隔离的绝缘材料，可以包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

[0070] 进一步参考图1，第一半导体结构100和第二半导体结构200可以以“面对面”的形式进行键合，即，第一衬底处于存储装置的顶部，第二衬底处于存储装置的底部。在一些实
施例中，可以采用金属熔融键合的方式使得第一半导体结构和第二半导体结构键合。当然，
在一些实施例中，也可以采用非金属键合的方式，包括但不限于使用粘合剂等，使得第一半
导体结构和第二半导体结构键合。在一些实施例中，也可以采用混合键合，即，金属/非金属
混合键合的方式，在第一半导体结构和第二半导体结构之间形成键合层。也就是说，第一键
合触点和第二键合触点之间形成金属键合，用于对所述第一/第二键合触点电隔离的绝缘
材料之间形成非金属键合，在无需使用粘合剂的情况下，在第一半导体结构和第二半导体
结构之间形成具有一定厚度的键合层，并且可同时获得金属‑金属键合和非金属‑非金属键
合。

[0071] 同样地，第一半导体结构还包括位于第一键合层上方的第一互连层(图中未示出)，所述第一互连层可用于传递电信号。所述第一互连层可以包括一个或者多个层间绝缘
层，互连线和接触件都可以形成与所述层间绝缘层中，即，所述第二互连层可以包括多个位
于所述层间绝缘层中的互连线和接触件。具体地，互连层中的互连线和接触件都可以包括
导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。所述层间绝缘层可以包含绝缘
材料，所述绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

[0072] 仍参考图1，存储装置还包括外围接触件107，外围接触件107垂直地延伸在叠层结构104之外。外围接触件107的深度可以大于叠层结构104的厚度，以垂直地延伸进入牺牲层
中。这里叠层结构的厚度104T可参考图5A所示。外围接触件还可通过键合层(包括第一键合
层和第二键合层)电连接至第二半导体结构的外围电路。叠层结构可以包括台阶区域和核
心区域。在台阶区域中，多个绝缘层和多个导电层交替堆叠成多个台阶。所述沟道孔位于核
心区域。进一步地，存储装置还包括接触件108，接触件108的一端分别与叠层结构104的台
阶区域的台阶处的导电层105相接触，另一端则通过键合层(包括第一键合层和第二键合
层)，电连接至第二半导体结构200的外围电路。

[0073] 如图15所示，在步骤1502中，去除所述第一衬底和所述牺牲层，以暴露所述沟道孔的末端。如图2所示，从第一衬底的背面执行去除第一衬底、氧化物层和牺牲层。第一衬底的
正面形成有氧化物层、牺牲层和叠层结构。通过湿法刻蚀工艺去除所述第一衬底和所述牺
牲层，以暴露沟道孔的末端，当然这里也会暴露出所述沟道层的末端。由于湿法刻蚀工艺具
有选择性，因此，可仅仅刻蚀去除第一衬底和牺牲层，而不会刻蚀虚拟沟道孔。也就是说，此
时存储装置的顶面呈现出凹凸不平的形状。在一些实施例中，可以通过将第一衬底剥离的
方式去除第一衬底。之后，还可以利用具有适当刻蚀剂(例如，氢氟酸)的湿法刻蚀来选择性
地去除牺牲层，而不刻蚀下面的叠层结构。如上文所述，由于沟道孔不延伸超出牺牲层到第
一衬底中，因此对第一衬底的去除不影响沟道孔。对牺牲层的去除可以暴露沟道孔的末端。
在沟道孔延伸到牺牲层中的一些实施例中，对包括氧化硅的牺牲层的选择性刻蚀还去除了
包括氧化硅的阻挡层的处于叠层结构的顶表面以上的部分，但是包括氮化硅的存储层和被
存储层包围的其他层(例如，隧穿层)保持完好。

[0074] 进一步，由于此时所述沟道孔的末端暴露出来，因此可以通过湿法刻蚀工艺去除所述沟道孔暴露出的存储膜，从而暴露出所述沟道孔末端的所述沟道层。如前文所述，沟道
孔沿着圆柱形的径向，由外向内依次包括阻挡层、存储层、隧穿层和沟道层。在一些实施例
中，可通过湿法刻蚀工艺，选择性地去除沟道孔末端的阻挡层、存储层和隧穿层，而不对沟
道层进行刻蚀。还可以通过控制刻蚀时间和/或刻蚀速率来控制对存储膜的刻蚀，使得该刻
蚀不继续影响存储膜的被叠层结构包围的其余部分。在一些实施例中，利用比如磷酸的适
当刻蚀剂，使用湿法刻蚀来选择性地去除包括氮化硅的存储层，而不对隧穿层和沟道层进
行刻蚀。去除所述沟道孔末端的包围所述沟道层的隧穿层。在一些实施例中，利用比如氢氟
酸的适当刻蚀剂，使用湿法刻蚀，选择性地去除包括氧化硅的隧穿层，而不对包括多晶硅的
沟道层进行刻蚀。

[0075] 如图15所示，在步骤1503中，对所述沟道孔内的所述沟道层进行掺杂，以形成掺杂沟道层；所述掺杂沟道层的至少一部分位于所述叠层结构中。仍参考图2，对所述沟道孔内
的所述沟道层进行掺杂，以形成掺杂沟道层；所述掺杂沟道层部分位于所述叠层结构中。这
里，对沟道层进行掺杂后，沟道层包括两个部分，掺杂沟道层和未掺杂沟道层，其中，未掺杂
沟道层位于掺杂沟道层靠近第二半导体结构的一侧。图2中虚线框则示出了掺杂沟道层的
区域。在优选的实施例中，可采用离子注入工艺对沟道层进行掺杂。在离子注入工艺中，掺
杂离子以离子束的形式注入沟道层中，高能的离子由于与沟道层中电子和原子核碰撞而失
去能量，最后停在晶格内某一深度。

[0076] 为了便于理解对沟道层进行掺杂的过程，可参考图5A至5F，图5A至5F中虚线方框的部分即代表掺杂沟道层的深度。需要说明的是，本申请中采用离子注入工艺对沟道层进
行掺杂，掺杂深度即为离子注入深度。图5A至5F示出的离子注入深度不同，也就是说掺杂深
度不同。当然，掺杂沟道层的深度并不限于此，可以根据对存储装置的实际需求，设置不同
的掺杂深度、掺杂浓度或掺杂杂质分布(doping profile)。其中，掺杂深度可通过调整离子
束的加速能量来控制；掺杂浓度，即，杂质剂量则可通过注入时监控离子电流来控制；掺杂
杂质分布可以通过同时调整离子注入能量和离子注入剂量来控制。因此，采用离子注入工
艺进行掺杂，能够更加准确地控制掺杂浓度、掺杂深度和掺杂杂质分布，具有可重复性。

[0077] 在一些实施例中，如图5A至5F中虚线方框所示，采用离子注入工艺对沟道层进行掺杂，通过控制离子注入的能量，使得离子注入的深度不同，即，掺杂深度不同。如图5A和5B
所示，掺杂沟道层位于所述叠层结构中的深度为一层栅极层的深度；如图5C和5D所示，掺杂
沟道层位于所述叠层结构中的深度为两层栅极层的深度；如图5E和5F所示，掺杂沟道层位
于所述叠层结构中的深度为三层栅极层的深度。在一些实施例中，如图5B、5D和5F中虚线圆
框所示，采用离子注入工艺对沟道层进行掺杂，掺杂沟道层中的掺杂浓度分布不同，掺杂沟
道层在虚线圆框处的掺杂浓度更大。

[0078] 对于沟道层而言，包括掺杂沟道层和未掺杂沟道层，其中，掺杂沟道层部分位于叠层结构中，未掺杂沟道层全部位于叠层结构中。在一些实施例中，所述掺杂沟道层位于所述
叠层结构中的部分的长度小于所述叠层结构的厚度。仍参考图5A，沟道层111包括掺杂沟道
层111‑1和未掺杂沟道层111‑2，其中，掺杂沟道层111‑1包括掺杂沟道层的第一部分111‑
11，以及位于叠层结构中的掺杂沟道层的第二部分111‑12。在一些实施例中，沟道层仍包括
掺杂沟道层和未掺杂沟道层，掺杂沟道层全部位于叠层结构中的部分；未掺杂沟道层也全
部位于叠层结构中。如图5A所示，也就是说，掺杂沟道层位于叠层结构中的部分，即，掺杂沟
道层的第二部分111‑12的长度小于叠层结构的厚度104T。掺杂沟道层位于叠层结构中的长
度小于未掺杂沟道层位于叠层结构中的长度。

[0079] 其中，掺杂沟道层可为N型掺杂沟道层。具体地，N型掺杂沟道层可以包括例如多晶硅、单晶硅或者非晶硅。N型掺杂沟道层可以包括掺有例如磷(P)、砷(As)或者锑(Tb)等五价
杂质元素作为N型掺杂剂。由于五价杂质原子中只有四个价电子能够与周围的四个半导体
原子中的价电子形成共价键，而多余的一个价电子因无共价键束缚而很容易形成自由电
子。因此，N型掺杂沟道层能够提供自由电子。在一些实施例中，采用离子注入工艺，以利用
任何适当的N型掺杂剂对沟道层的末端进行掺杂至预期的掺杂深度和掺杂浓度。

[0080] 如图15所示，在步骤1504中，形成掺杂半导体层，所述掺杂半导体层覆盖所述沟道孔的末端和所述叠层结构。如图3所示，在存储装置的顶部形成掺杂半导体层115，掺杂半导
体层115覆盖所述沟道孔的末端和所述叠层结构。其中，掺杂半导体层可为N型掺杂半导体
层。具体地，N型掺杂半导体层可以包括例如多晶硅、单晶硅或者非晶硅。在一些实施例中，
可以使用包括但不限于CVD、PVD、ALD或其任何组合的一种或者多种薄膜沉积工艺，形成覆
盖所述沟道孔的末端和所述叠层结构的多晶硅，接着使用离子注入工艺，利用N型掺杂剂对
所沉积的多晶硅进行掺杂。在更优选的实施例中，形成掺杂半导体层可采用原位生长工艺。

[0081] 具体地，所述掺杂沟道层部分位于所述掺杂半导体层中，和部分位于所述叠层结构中。在更优选的实施例中，对所述掺杂沟道层和所述掺杂半导体层进行激活处理，以使所
述掺杂沟道层和所述掺杂半导体层的掺杂浓度相同，即，激活处理后的掺杂沟道层和掺杂
半导体层具有相同的掺杂浓度。当执行擦除操作时，在所述N型掺杂半导体层与所述沟道孔
之间形成电子电流路径，在执行擦除操作时，向存储串提供电子。在掺杂沟道层和掺杂半导
体层的掺杂浓度相同的情况下，对存储串上的不同存储单元施加相同的GIDL电压，即可实
现量值上基本相同的GIDL电流。这样可以提高擦除速度，降低电流消耗，并且/或者降低功
率消耗。

[0082] 其中，激活处理可包括退火激活处理(thermal active)或激光激活处理(laser active)。需要说明的是，激光激活的温度低于高温退火激活的温度，在实际应用时，可以根
据实际需求而选择激活处理工艺，以免激活处理的温度对后续制程造成影响。

[0083] 进一步参考图4，形成本申请的存储装置还包括：在所述掺杂半导体层上形成触点开口和源极触点开口；在所述触点开口和所述源极触点开口内填充导电材料以形成触点
116和源极触点117；其中，触点116与外围接触件107的端部接触。如图4所示，在掺杂半导体
层115上形成介电材料层118，然后，形成穿过介电材料层118到掺杂半导体层115中的触点
开口和源极触点开口。

[0084] 在一些实施例中，源极触点开口可以进一步延伸到掺杂半导体层的顶部部分中，即，通过刻蚀工艺穿过介电材料层后，可以继续刻蚀掺杂半导体层的部分。在一些实施例
中，使用湿法刻蚀/干法刻蚀工艺形成源极触点开口。在一些实施例中，刻蚀穿过介电材料
层，和刻蚀掺杂半导体层可采用不同的刻蚀工艺。

[0085] 仍参考图4，在掺杂半导体层115的背面，在源极触点开口中填充导电材料，形成源极触点117。具体地，可以使用例如CVD、PVD、ALD、任何其他适当的工艺或者其组合的一种或
多种薄膜沉积工艺，将一种或多种导电材料沉积至源极触点开口中，以利用粘合剂和导电
层填充源极触点开口。然后，可以执行平面化工艺，例如，化学机械研磨工艺(CMP)，以去除
多余的导电材料，使得源极触点的顶表面与介电材料层的顶表面平齐。在一些实施例中，源
极触点的通过掺杂半导体层，电连接至沟道层。源极触点可处于沟道结构的正上方，也可以
不处于沟道结构的正上方，只要源极触点能够通过掺杂半导体层与沟道层电连接即可。

[0086] 如图4所示，本申请的存储装置还可包括位于源极触点117以上，并且与源极触点117电连接的第三互连层119，以实现焊盘引出。例如，在第一半导体结构和第二半导体结构
之间传递电信号。

[0087] 进一步参考图4，在一些实施例中，可以使用湿法刻蚀/干法刻蚀工艺，形成延伸穿过介电材料层和掺杂半导体层的触点开口。在一些实施例中，使用光刻将触点开口图案化
与外围接触件对准。对触点开口的刻蚀可以停止在外围接触件的上端处。

[0088] 仍参考图4，本申请的存储装置还包括触点116，外围接触件107位于触点116以下，并且与触点116相接触，使得掺杂半导体层115至少可通过源极触点117、第三互连层119、触
点116和外围接触件107电连接至第二半导体结构200的外围电路。

[0089] 图6至8为根据本申请的第二种实施方式的用于形成存储装置的制造工艺。针对去除第一衬底和牺牲层的工艺，还可选择化学机械研磨工艺，去除所述第一衬底和牺牲层，以
暴露沟道孔的末端。由于化学机械研磨工艺没有选择性，因此，可在去除第一衬底和牺牲层
的同时，也去除部分沟道孔和虚拟沟道孔的末端。也就是说，此时存储装置的顶面呈现平整
化的表面

[0090] 参考图6，对所述沟道孔内的所述沟道层进行掺杂，以形成掺杂沟道层，此时，所述掺杂沟道层全部位于叠层结构中。在优选的实施例中，可采用离子注入工艺对沟道层进行
掺杂。

[0091] 为了便于理解对沟道层进行掺杂的过程，可进一步参考图9A至图9F，对所述沟道孔内的所述沟道层进行离子注入，以形成掺杂沟道层；所述掺杂沟道层全部位于所述叠层
结构中。仍参考图9A，沟道层111包括掺杂沟道层111‑1和未掺杂沟道层111‑2，其中，掺杂沟
道层111‑1全部位于所述叠层结构中。图9A至图9F中虚线方框的部分即代表掺杂沟道层的
深度。对于沟道层而言，包括掺杂沟道层和未掺杂沟道层，其中，掺杂沟道层全部位于叠层
结构中，未掺杂沟道层也全部位于叠层结构中。

[0092] 在一些实施例中，掺杂沟道层位于所述叠层结构中的部分，即，掺杂沟道层111‑1的长度小于叠层结构的厚度104T。图9A至图9F示出的离子注入深度不同，也就是说掺杂深
度不同。当然，掺杂沟道层的深度并不限于此，可以根据对存储装置的实际需求，设置不同
的掺杂深度、掺杂浓度或掺杂杂质分布(doping profile)。其中，掺杂深度可通过调整离子
束的加速能量来控制；掺杂浓度，即，杂质剂量则可通过注入时监控离子电流来控制；掺杂
杂质分布可以通过同时调整离子注入能量和离子注入剂量来控制。因此，采用离子注入工
艺进行掺杂，能够更加准确地控制掺杂浓度、掺杂深度和掺杂杂质分布，具有可重复性。

[0093] 在一些实施例中，如图9A至图9F中虚线方框所示，采用离子注入工艺对沟道层进行掺杂，通过控制离子注入的能量，使得离子注入的深度不同，即，掺杂深度不同。如图9A和
9B所示，掺杂沟道层位于所述叠层结构中的深度为一层栅极层的深度；如图9C和9D所示，掺
杂沟道层位于所述叠层结构中的深度为两层栅极层的深度；如图9E和9F所示，掺杂沟道层
位于所述叠层结构中的深度为三层栅极层的深度。在一些实施例中，如图9B、9D和9F中虚线
圆框所示，采用离子注入工艺对沟道层进行掺杂，掺杂沟道层的掺杂杂质分布不同，掺杂沟
道层在虚线圆框处的掺杂浓度更大。

[0094] 其中，掺杂沟道层可为N型掺杂沟道层。具体地，N型掺杂沟道层可以包括例如多晶硅、单晶硅或者非晶硅。这里的N型掺杂沟道层可以包括掺有例如P、As或者Tb等五价杂质元
素作为N型掺杂剂。在一些实施例中，采用离子注入工艺，以利用任何适当的N型掺杂剂对沟
道层的末端进行掺杂至预期的掺杂深度、掺杂浓度和掺杂杂质分布。

[0095] 进一步参考图7和8，通过原位生长工艺形成掺杂半导体层115，掺杂半导体层115覆盖沟道层111的末端和所述叠层结构。类似地，在掺杂半导体层115上形成触点开口和源
极触点开口；在所述触点开口和所述源极触点开口内填充导电材料以形成触点116和源极
触点117；其中，触点116与外围接触件107的端部接触。在一些实施例中，源极触点117通过
掺杂半导体层115，电连接至沟道层111，第三互连层119位于源极触点117以上，并且与源极
触点117电连接，以实现焊盘引出。在一些实施例中，触点116通过掺杂半导体层115，电连接
至外围接触件107，以实现电连接至外围电路。

[0096] 进一步参考图6和图7，此时，在垂直方向上，第一空气隙122处于沟道孔110的中间位置。对沟道层进行掺杂的过程，不会影响到沟道孔中的第一空气隙。并且，后续通过原位
生长工艺形成掺杂半导体层的过程中，也不会对沟道孔中的空气隙产生影响。这里，第一空
气隙122是被沟道孔中的填充物包围而形成的一个封闭的空腔。

[0097] 本申请的存储装置的制造方法，通过激活处理使得掺杂沟道层和掺杂半导体层的掺杂浓度相同，从而对存储串上的不同存储单元施加相同的GIDL电压，即可实现量值上基
本相同的GIDL电流。这样可以提高擦除速度，降低电流消耗，并且/或者降低功率消耗。

[0098] 图10至图12为根据本申请的第三种实施方式的用于形成存储装置的制造工艺。在一些实施例中，仍然采用化学机械研磨工艺，去除第一衬底和牺牲层，以暴露沟道层的末
端。由于化学机械研磨工艺没有选择性，因此，可在去除第一衬底和牺牲层的同时，也去除
部分沟道和虚拟沟道的末端。也就是说，此时存储装置的顶面呈现平整化的表面。仍参考图
10，此时，在垂直方向上，沟道孔的末端未封闭，沟道孔的末端具有第二空气隙123的开口。
而在后续掺杂半导体层115的形成过程中，空气隙的开口的顶部可能会有掺杂半导体。

[0099] 在一些实施例中，如图13A至图13F中虚线方框所示，采用离子注入工艺对沟道层进行掺杂，通过控制离子注入的能量，使得离子注入的深度不同，即，掺杂深度不同。如图
13A和13B所示，掺杂沟道层位于所述叠层结构中的深度为一层栅极层的深度；如图13C和
13D所示，掺杂沟道层位于所述叠层结构中的深度为两层栅极层的深度；如图13E和13F所
示，掺杂沟道层位于所述叠层结构中的深度为三层栅极层的深度。在一些实施例中，如图
13B、13D和13F中虚线圆框所示，采用离子注入工艺对沟道层111进行掺杂，掺杂沟道层的掺
杂杂质分布不同，掺杂沟道层在虚线圆框处的掺杂浓度更大。仍参考图13A，沟道层111包括
掺杂沟道层111‑1和未掺杂沟道层111‑2，其中，掺杂沟道层111‑1全部位于所述叠层结构
中。

[0100] 图14为根据本申请的一种实施方式的示例性存储装置的截面的侧视图。本申请的存储装置是键合芯片，包括相互键合的第二半导体结构200和第一半导体结构100。

[0101] 第二半导体结构200可以包括在第二衬底201以上的外围电路。第二衬底,可以包括硅、硅锗、砷化镓、锗或者其他任何合适的材料。外围电路可以包括形成于第二衬底上的
晶体管，其中，晶体管可以全部或部分形成于第二衬底上。

[0102] 在一些实施例中，存储装置的第二半导体结构还包括在外围电路上方的第二互连层(图中未示出)，所述第二互连层用于传递外围电路的电信号，包括将电信号输入外围电
路，以及将外围电路的电信号输出。所述第二互连层可以包括一个或者多个层间绝缘层，互
连线和接触件都可以形成与所述层间绝缘层中，即，所述第二互连层可以包括多个位于所
述层间绝缘层中的互连线和接触件。具体地，互连层中的互连线和接触件都可以包括导电
材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。所述层间绝缘层可以包含绝缘材
料，所述绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

[0103] 如图14所示，第二半导体结构200还包括第二键合层202，第二键合层202处于第二互连层和外围电路以上。第二键合层202可以包括多个第二键合触点203以及对第二键合触
点203电隔离的绝缘材料。所述第二键合触点203可以包括导电材料，所述导电材料包括但
不限于W、Co、Cu、Al、硅化物或其任何组合。用于对所述第二键合触点电隔离的绝缘材料，可
以包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

[0104] 类似地，如图14所示，第一半导体结构100还包括第一键合层102，第一键合层102处于第二半导体结构200的第二键合层202以上。第一键合层102也可以包括多个第一键合
触点120以及对第一键合触点120电隔离的绝缘材料。所述第一键合触点可以包括导电材
料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。用于对所述第一键合触
点电隔离的绝缘材料，可以包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

[0105] 如图14所示，第一半导体结构100包括层叠设置的掺杂半导体层115和叠层结构104及延伸穿过叠层结构104并延伸进入掺杂半导体层115的沟道孔110；沟道孔110内形成
有沟道层111，沟道层111包括掺杂沟道层，所述掺杂沟道层部分位于掺杂半导体层115中，
和部分位于叠层结构104中；其中，所述掺杂沟道层和掺杂半导体层115的掺杂浓度相同。也
就是说，所述掺杂沟道层包括位于掺杂半导体层115中的部分，和位于叠层结构104中的部
分。通过确保掺杂沟道层和掺杂半导体层115的掺杂浓度相同，使得对存储串上的不同存储
单元施加相同的GIDL电压，即可实现量值上基本相同的GIDL电流。这样可以提高擦除速度，
降低电流消耗，并且/或者降低功率消耗。

[0106] 仍参考图14，沟道层包括掺杂沟道层和未掺杂沟道层，掺杂沟道层包括位于掺杂半导体层中的部分，和位于叠层结构中的部分；未掺杂沟道层全部位于叠层结构中。

[0107] 在一些实施例中，沟道层仍包括掺杂沟道层和未掺杂沟道层，掺杂沟道层全部位于叠层结构中；未掺杂沟道层也全部位于叠层结构中。也就是说，掺杂沟道层位于叠层结构
中的长度小于叠层结构的厚度。掺杂沟道层位于叠层结构中的长度小于未掺杂沟道层位于
叠层结构中的长度。

[0108] 在一些实施例中，所述掺杂沟道层为N型掺杂沟道层；和所述掺杂半导体层为N型掺杂半导体层。这里的N型掺杂沟道层和N型掺杂半导体层均可以包括掺有例如P、As、Tb或
者其他任何合适的五价杂质元素作为N型掺杂剂。当然，这里的N型掺杂沟道层和N型掺杂半
导体层也可以掺杂有一种或者多种N型掺杂剂。

[0109] 在一些实施例中，所述N型掺杂沟道层包括多晶硅、单晶硅或者非晶硅；和所述N型掺杂半导体层包括多晶硅、单晶硅或者非晶硅。

[0110] 进一步参考图14，本申请的存储装置还包括：位于所述掺杂半导体层中的触点116和源极触点117，其中，触点116和外围接触件107的端部接触。在一些实施例中，源极触点
117通过掺杂半导体层115，电连接至沟道层111。在一些实施例中，触点116通过掺杂半导体
层115，电连接至外围接触件107。

[0111] 仍参考图14，所述沟道孔位于叠层结构中的部分，沿着所述沟道孔的径向向内包括存储膜和沟道层(包含掺杂沟道层和未掺杂沟道层)，所述存储膜沿着所述沟道孔的径向
向内包括阻挡层、存储层和隧穿层。所述沟道孔位于掺杂半导体层中的部分，仅包括掺杂沟
道层。

[0112] 应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的
“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结
构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施
例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功
能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例
序号仅仅为了描述，不代表实施例的优劣。

[0113] 以上所述仅为本申请的优选实施方式，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运
用在其他相关的技术领域均包括在本申请的专利保护范围内。