三维存储器及其检测方法

摘要

本申请提供了一种三维存储器。该三维存储器包括：存储阵列芯片，包括第一键合面；外围电路芯片，包括第二键合面，其中，存储阵列芯片在第一键合面处与外围电路芯片在第二键合面处键合连接；受检电路，包括位于存储阵列芯片中的第一导电层和位于外围电路芯片中的第二导电层，其中，第一导电层包括暴露于第一键合面的第一键合触点，第二导电层包括暴露于第二键合面的第二键合触点，第一导电层和第二导电层通过第一键合触点和第二键合触点键合连接后形成受检电路；以及检测模块，位于外围电路芯片和/或存储阵列芯片中，并与受检电路的第一端连接，用于检测受检电路的开路或者短路情况。本申请能够增加受检电路的检测结果的准确性。

权利要求

1.一种三维存储器，其特征在于，包括：

存储阵列芯片，包括第一键合面；

外围电路芯片，包括第二键合面，其中，所述存储阵列芯片在所述第一键合面处与所述外围电路芯片在所述第二键合面处键合连接；

受检电路，包括位于所述存储阵列芯片中的第一导电层和位于所述外围电路芯片中的第二导电层，其中，所述第一导电层包括暴露于所述第一键合面的第一键合触点，所述第二导电层包括暴露于所述第二键合面的第二键合触点，所述第一导电层和所述第二导电层通过所述第一键合触点和所述第二键合触点键合连接后形成所述受检电路；以及检测模块，包括比较器，位于所述外围电路芯片和/或所述存储阵列芯片中，所述比较器的一个输入端与所述受检电路的第一端连接，所述比较器的输出端用于生成所述受检电路为开路或短路的检测结果。

2.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器包括有效功能区和围绕所述有效功能区的外围区，所述受检电路位于所述外围区，并围绕所述有效功能区设置。

3.根据权利要求1或2所述的三维存储器，其特征在于，所述受检电路的第二端用于接收检测信号，其中，所述检测信号用于控制所述第二端接地或者悬空。

4.根据权利要求3所述的三维存储器，其特征在于，在所述检测信号控制所述第二端接地的情况下，所述检测模块被配置为检测所述受检电路的开路情况。

5.根据权利要求4所述的三维存储器，其特征在于，在所述检测信号控制所述第二端悬空的情况下，所述检测模块被配置为检测所述受检电路的短路情况。

6.根据权利要求3所述的三维存储器，其特征在于，所述比较器的另一个输入端用于接收参考信号。

7.根据权利要求6所述的三维存储器，其特征在于，在所述检测信号控制所述第二端接地的情况下，所述第一端用于接收检测电压，并且所述检测模块根据流经所述受检电路的电流值小于所述参考信号的电流值，生成所述受检电路为开路的所述检测结果。

8.根据权利要求7所述的三维存储器，其特征在于，在所述检测信号控制所述第二端悬空的情况下，所述第一端用于接收检测电压，并且所述检测模块根据流经所述受检电路的电流值大于所述参考信号的电流值，生成所述受检电路为短路的所述检测结果。

9.根据权利要求1或2所述的三维存储器，其特征在于，还包括逻辑模块，在晶圆测试模式中，所述逻辑模块被配置为接收来自所述检测模块的检测结果，并输出所述检测结果。

10.根据权利要求9所述的三维存储器，其特征在于，还包括寄存器，在封装测试模式中，所述逻辑模块被配置为接收来自所述检测模块的检测结果；以及所述寄存器被配置为接收来自所述逻辑模块的检测结果，并输出所述检测结果。

11.一种三维存储器的检测方法，其特征在于，所述三维存储器包括：存储阵列芯片，包括第一键合面；外围电路芯片，包括第二键合面，其中，所述存储阵列芯片在所述第一键合面处与所述外围电路芯片在所述第二键合面处键合连接；

受检电路，包括位于所述存储阵列芯片中的第一导电层和位于所述外围电路芯片中的第二导电层，其中，所述第一导电层包括暴露于所述第一键合面的第一键合触点，所述第二导电层包括暴露于所述第二键合面的第二键合触点，所述第一导电层和所述第二导电层通过所述第一键合触点和所述第二键合触点键合连接后形成所述受检电路；以及检测模块，包括比较器，形成于所述外围电路芯片和/或所述存储阵列芯片中，所述比较器的一个输入端与所述受检电路的第一端连接，其中，所述方法包括：所述受检电路的第二端接收检测信号；以及

基于所述检测信号，所述比较器的输出端用于生成所述受检电路为开路或短路的检测结果。

12.根据权利要求11所述的检测方法，其特征在于，所述三维存储器还包括逻辑模块，其中，检测所述受检电路的开路或者短路情况，并生成检测结果的步骤之后，所述方法还包括：在晶圆测试模式中，将所述检测结果发送至所述逻辑模块；以及

从所述逻辑模块输出所述检测结果。

13.根据权利要求12所述的检测方法，其特征在于，所述三维存储器还包括寄存器，其中，检测所述受检电路的开路或者短路情况，并生成检测结果的步骤之后，所述方法还包括：在封装测试模式中，将所述检测结果发送至所述逻辑模块；

将所述检测结果从所述逻辑模块发送至所述寄存器；以及

从所述寄存器输出所述检测结果。

14.根据权利要求11至13中任一项所述的检测方法，其特征在于，所述比较器的另一个输入端用于接收参考信号，其中，所述受检电路接收检测信号的步骤包括：所述第一端接收检测电压，并且所述第二端接收控制其接地的检测信号；以及响应于所述受检电路的电流值小于所述参考信号的电流值，所述比较器生成所述受检电路为开路的所述检测结果。

15.根据权利要求14所述的检测方法，其特征在于，所述检测模块包括比较器，并且所述比较器的一个输入端用于接收参考信号，其中，所述受检电路接收检测信号的步骤包括：所述第一端接收检测电压，并且所述第二端接收控制其悬空的检测信号；以及响应于所述受检电路的电流值大于所述参考信号的电流值，所述比较器生成所述受检电路为短路的所述检测结果。

16.一种三维存储器，其特征在于，包括：

存储阵列芯片，包括第一键合界面；

外围电路芯片，包括第二键合界面，其中，所述存储阵列芯片在所述第一键合面处与所述外围电路芯片在所述第二键合面处键合连接；以及受检电路，包括位于所述存储阵列芯片中的第一导电层和位于所述外围电路芯片中的第二导电层，其中，所述第一导电层包括暴露于所述第一键合面的第一键合触点，所述第二导电层包括暴露于所述第二键合面的第二键合触点，所述第一导电层和所述第二导电层通过所述第一键合触点和所述第二键合触点键合连接后形成所述受检电路；以及检测模块，包括比较器，位于所述外围电路芯片和/或所述存储阵列芯片中，所述比较器的一个输入端与所述受检电路的第一端连接，所述比较器的输出端用于生成所述受检电路为开路或短路的检测结果；

逻辑模块，位于所述外围电路芯片中；以及

与所述逻辑模块通信连接的存储空间；

其中，所述存储空间存储有可被所述至少一个逻辑模块执行的指令，所述指令被所述逻辑模块执行，以使所述逻辑模块能够执行权利要求11至15中任一项所述的方法。

说明书

三维存储器及其检测方法

技术领域

[0001] 本申请涉及半导体技术领域，更具体地，涉及三维存储器及其检测方法。

背景技术

[0002] 开/短路测试(open/short test)广泛应用于三维闪存存储器的晶圆测试以及封装测试的测试流程中，能够检测键合界面(bonding interface)以及功能电路中各个导电层和导电层之间的垂直互联通道(via)的电路缺陷问题。同时，还能够在封装测试中检测封装切割问题。

[0003] 在现有的开/短路测试方法中，通常将芯片中的各个导电层和导电层之间的垂直互联通道形成的受检电路，并将受检电路的两端分别作为输入端和控制端，通过对输入端施加电压以及对控制端施加检测控制信号，判断受检电路的电路缺陷问题。

[0004] 采用上述方法对芯片中的受检电路进行缺陷检测时，需要为受检电路的输入端的引出预留出管脚，并且预留出管脚也能够实现在封装检测中沿用该方法。然而，由于管脚的缺陷问题(例如漏电)会直接影响检测结果的精确度，同时也不利于降低芯片制造的成本。

发明内容

[0005] 本申请一方面提供了一种三维存储器。该三维存储器包括：存储阵列芯片，包括第一键合面；外围电路芯片，包括第二键合面，其中，存储阵列芯片在第一键合面处与外围电路芯片在第二键合面处键合连接；受检电路，包括位于存储阵列芯片中的第一导电层和位于外围电路芯片中的第二导电层，其中，第一导电层包括暴露于第一键合面的第一键合触点，第二导电层包括暴露于第二键合面的第二键合触点，第一导电层和第二导电层通过第一键合触点和第二键合触点键合连接后形成受检电路；以及检测模块，形成于外围电路芯片和/或存储阵列芯片中，并与受检电路的第一端连接，用于检测受检电路的开路或者短路情况。

[0006] 在一些实施方式中，三维存储器可包括有效功能区和围绕有效功能区的外围区，受检电路位于外围区，并围绕有效功能区设置。

[0007] 在一些实施方式中，受检电路的第二端用于接收检测信号，其中，检测信号用于控制第二端接地或者悬空。

[0008] 在一些实施方式中，在检测信号控制第二端接地的情况下，检测模块可被配置为检测受检电路的开路情况。

[0009] 在一些实施方式中，在检测信号控制第二端悬空的情况下，检测模块可被配置为检测受检电路的短路情况。

[0010] 在一些实施方式中，检测模块可包括比较器，比较器的一个输入端与第一端连接，另一个输入端用于接收参考信号。

[0011] 在一些实施方式中，在检测信号控制第二端接地的情况下，第一端可用于接收检测电压，并且检测模块根据流经受检电路的电流值小于参考信号的电流值，生成受检电路为开路的检测结果。

[0012] 在一些实施方式中，在检测信号控制第二端悬空的情况下，第一端可用于接收检测电压，并且检测模块根据流经受检电路的电流值大于参考信号的电流值，生成受检电路为短路的检测结果。

[0013] 在一些实施方式中，该三维存储器还包括逻辑模块，在晶圆测试模式中，逻辑模块可被配置为接收来自检测模块的检测结果，并输出检测结果。

[0014] 在一些实施方式中，该三维存储器还包括寄存器，在封装测试模式中，逻辑模块可被配置为接收来自检测模块的检测结果；以及寄存器被配置为接收来自逻辑模块的检测结果，并输出检测结果。

[0015] 本申请另一方面提供了一种三维存储器的检测方法，该三维存储器包括存储阵列芯片，包括第一键合面；外围电路芯片，包括第二键合面，其中，存储阵列芯片在第一键合面处与外围电路芯片在第二键合面处键合连接；受检电路，包括位于存储阵列芯片中的第一导电层和位于外围电路芯片中的第二导电层，其中，第一导电层包括暴露于第一键合面的第一键合触点，第二导电层包括暴露于第二键合面的第二键合触点，第一导电层和第二导电层通过第一键合触点和第二键合触点键合连接后形成受检电路；以及检测模块，形成于外围电路芯片和/或存储阵列芯片中，并与受检电路的第一端连接，该三维存储器的检测方法包括：受检电路的第二端接收检测信号；以及基于检测信号，检测模块检测受检电路的开路或者短路情况，并生成检测结果。

[0016] 在一些实施方式中，三维存储器还包括逻辑模块，其中，检测受检电路的开路或者短路情况，并生成检测结果的步骤之后，该方法还可包括：在晶圆测试模式中，将检测结果发送至逻辑模块；以及从逻辑模块输出检测结果。

[0017] 在一些实施方式中，三维存储器还包括寄存器，其中，检测受检电路的开路或者短路情况，并生成检测结果的步骤之后，该方法还可包括：在封装测试模式中，将检测结果发送至逻辑模块；将检测结果从逻辑模块发送至寄存器；以及从寄存器输出检测结果。

[0018] 在一些实施方式中，检测模块包括比较器，并且比较器的一个输入端用于接收参考信号，其中，受检电路接收检测信号的步骤可包括：第一端接收检测电压，并且第二端接收控制其接地的检测信号；以及响应于受检电路的电流值小于参考信号的电流值，比较器生成受检电路为开路的检测结果。

[0019] 在一些实施方式中，检测模块包括比较器，并且比较器的一个输入端用于接收参考信号，其中，受检电路接收检测信号的步骤包括：第一端接收检测电压，并且第二端接收控制其悬空的检测信号；以及响应于受检电路的电流值大于参考信号的电流值，比较器生成受检电路为短路的检测结果。

[0020] 本申请另一方面还提供了一种三维存储器。该三维存储器包括：存储阵列芯片，包括第一键合面；外围电路芯片，包括第二键合面，其中，存储阵列芯片在第一键合面处与外围电路芯片在第二键合面处键合连接；受检电路，包括位于存储阵列芯片中的第一导电层和位于外围电路芯片中的第二导电层，其中，第一导电层包括暴露于第一键合面的第一键合触点，第二导电层包括暴露于第二键合面的第二键合触点，第一导电层和第二导电层通过第一键合触点和第二键合触点键合连接后形成受检电路；以及检测模块，形成于外围电路芯片和/或存储阵列芯片中，并与受检电路的第一端连接，用于检测受检电路的开路或者短路情况；逻辑模块，位于外围电路芯片中；以及与逻辑模块通信连接的存储空间；其中，存储空间存储有可被至少一个逻辑模块执行的指令，指令被逻辑模块执行，以使逻辑模块能够执行任意实施方式的三维存储器的检测方法。

[0021] 本申请提供的三维存储器及其检测方法，通过将用于检测受检电路的检测模块设置于三维存储器内部，能够避免由于管脚漏电问题影响检测结果的准确度，从而能够增加受检电路的检测结果准确性。同时，由于减少相应管脚的生产制造，能够简化三维存储器的制造工艺以及节约制造成本。

附图说明

[0022] 通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

[0023] 图1是根据本申请实施方式的三维存储器的截面结构示意图；

[0024] 图2是根据本申请实施方式的三维存储器的俯视示意图；

[0025] 图3是根据本申请实施方式的三维存储器的内部结构框图；以及

[0026] 图4是根据本申请实施方式的三维存储器的检测方法的流程图。

具体实施方式

[0027] 为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

[0028] 本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

[0029] 本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

[0030] 除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

[0031] 下面将参考附图对本申请的实施方式进行详细地描述。

[0032] 图1是根据本申请实施方式的三维存储器10的截面结构示意图。图2是根据本申请实施方式的三维存储器10的俯视示意图。如图1和图2所示，三维存储器10包括存储阵列芯片20、外围电路芯片30受检电路50以及检测模块40。

[0033] 存储阵列芯片20包括第一键合面26。外围电路芯片30包括第二键合面36。存储阵列芯片20在第一键合面26处与外围电路芯片30在第二键合面36处键合连接。

[0034] 受检电路50包括位于存储阵列芯片20中的第一导电层21和位于外围电路芯片30中的第二导电层31。第一导电层21包括暴露于第一键合面26的第一键合触点251，第二导电层31包括暴露于第二键合面36的第二键合触点351，第一导电层21和第二导电层31通过第一键合触点251和第二键合触点351键合连接后形成受检电路50。

[0035] 检测模块40位于外围电路芯片30和/或存储阵列芯片20中，并与受检电路50的第一端A连接，用于检测受检电路50的开路或者短路情况。

[0036] 在一些示例性实施方式中，三维存储器10可为基于X‑tacking架构的三维NAND存储器。存储阵列芯片20和外围电路芯片30以面对面的方式在第一键合面26和第二键合面36处键合，以形成包括诸如逻辑模块、寄存器等功能电路模块的三维存储器10。

[0037] 具体地，存储阵列芯片20可包括第一衬底22以及位于第一衬底22上的存储单元层23。第一导电层21位于存储单元层23的远离第一衬底22的一侧。第一导电层21可包括第一互连层24和第一键合层25。第一键合层25的远离第一衬底22的表面可为第一键合面26。换言之，第一导电层21的远离第一衬底22的表面可为第一键合面26。

[0038] 外围电路芯片30可包括第二衬底32以及位于第二衬底32上的器件层33。第二导电层31位于器件层33的远离第二衬底32的一侧。第二导电层31可包括第二互连层34和第二键合层35。第二键合层35的远离第二衬底32的表面可为第二键合面36。换言之，第二导电层31的远离第二衬底32的表面可为第二键合面36。

[0039] 第一衬底22和第二衬底32的材料可包括半导体材料，该半导体材料可包括硅(例如单晶硅、多晶硅、掺杂多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。

[0040] 存储单元层23可包括位于第一衬底22和第一互连层24之间的堆叠结构，以及在垂直于第一衬底22的方向上贯穿堆叠结构设置的多个存储单元串。器件层33可包括用于驱动存储单元层23工作的、诸如多个PMOS晶体管或NMOS晶体管组成的多个驱动器件，多个驱动器件通过第二互连层34连接后，形成多个电路功能模块，以驱动多个存储单元串正常工作。需要说明的是，由于图1为三维存储器10的外围区102的部分截面结构示意图，而驱动器件和存储单元串位于三维存储器10的有效功能区101，因而图1未示出驱动器件和存储单元串。

[0041] 可以理解的是，在第一衬底22形成有存储单元串的大致中心的区域可为存储阵列芯片20的第一有效功能区，在第二衬底32形成有驱动器件的大致中心的区域可为外围电路芯片30的第二有效功能区。在存储阵列芯片20和外围电路芯片30键合连接的情况下，存储阵列芯片20的第一有效功能区和外围电路芯片30的第二有效功能区相互对准，并形成三维存储器10的有效功能区101。相似地，第一外围区可围绕存储阵列芯片20的第一有效功能区设置，第二外围区可围绕外围电路芯片30的第二有效功能区设置。在第一有效功能区和第二有效功能区相互对准形成三维存储器10的有效功能区101的情况下，第一外围区和第二外围区也能够相互对准，并形成三维存储器10的外围区102，并且外围区102包围大致位于中心的有效功能区101设置，外围区102内可未形成有存储单元串和/或驱动器件。值得注意的是，多个存储阵列芯片20或外围电路芯片30可在一个晶圆上形成，故在一个晶圆上可形成多个存储阵列芯片20或多个外围电路芯片30。每个存储阵列芯片20或每个外围电路芯片30可具有上述结构的有效功能区和外围区。

[0042] 第一导电层21中的第一互连层24可包括多个互连结构241和多个垂直互连通道(Via)242，互连结构241可实现不同存储单元串之间的连接，垂直互连通道242可实现相邻层的互连结构241之间的连接。应理解的是，处于相同平面内的多个互连结构241形成的互连结构层可包括沿垂直于第一衬底22的方向上形成的多层结构，处于相同平面内的多个垂直互连通道242形成的垂直互连通道层可包括位于相邻的互连结构层之间的多层结构。互连结构层的层数和垂直互连通道层的层数本申请不做具体地限定，多层互连结构层和多层垂直互连通道层用于将多个存储单元串和多个驱动器件形成预设的功能电路连接关系。互连结构241和垂直互连通道242的材料可包括但不限于铝、铜等导电材料。

[0043] 层间介质层243填充于第一互连层241的互连结构241和垂直互连通道242之间，层间介质层243的材料可包括电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任意组合。由于第二导电层31中的第二互连层34与第一互连层24具有相似的结构，本申请在此不再赘述。

[0044] 第一导电层21中的第一键合层25可包括多个第一键合触点251，第一键合触点251暴露于第一键合面26，第一键合触点251可与第一互连层24中的垂直互连通道242连接。作为一种选择，第一键合触点251还可与第一互连层24中的互连结构241连接，以使第一互连层24通过第一键合触点251暴露于第一键合界面26。第一键合触点251的材料可与互连结构241和/或垂直互连通道242相同。此外，键合介质层252填充于多个第一键合触点251之间，以使多个第一导电触点251之间形成绝缘隔离。由于第二导电层31中的第二键合层35与第一键合层25具有相似的结构，本申请在此不再赘述。

[0045] 存储阵列芯片20和外围电路芯片30在第一键合面26和第二键合面36处通过多个第一键合触点251和第二键合触点351电连接，以实现存储阵列芯片20中的存储单元层23和外围电路芯片30中的器件层33通过第一导电层21和第二导电层31电连接。同时，第一导电层21和第二导电层31在第一键合面26和第二键合面36处键合后，可形成电路通路，即受检电路50，并且受检电路50可用于检测三维存储器10中包括键合界面、第一导电层21以及第二导电层31的开路或者短路情况。

[0046] 检测模块40可形成于外围电路芯片30中。作为一种选择，检测模块40可形成于存储阵列芯片20中，并与受检电路50的第一端A连接，用于检测受检电路50的开路或者短路情况。示例性地，检测模块40可用于检测受检电路中由于工艺原因导致的受检电路50的开路或者短路的电路缺陷问题，以便于及时做出失效分析。此外，检测模块40可通过电信号生成相应的检测结果，以便将检测结果传送至外围电路芯片30内部的例如逻辑模块的功能电路模块，从而使三维存储器10在晶圆测试或封装测试过程中经过例如逻辑模块的管脚将检测结果输出，而避免新增与受检电路50之间连接的管脚将检测结果输出，从而避免由于管脚的缺陷问题(例如漏电)影响检测结果的精确度。同时，由于减少了相应的管脚，能够降低芯片制造的成本。

[0047] 三维存储器10具有有效功能区101和围绕有效功能区101设置的外围区102，由于通过键合技术堆叠形成的三维存储器10的剥离和裂纹最先发生在器件的外围区102，因而，将受检电路50设置于外围区102可有效地检测因剥离或裂纹导致的键合失效。同时，在三维存储器10的封装测试中，可有效地检测三维存储器10由于划片的偏差导致的受检电路50的电路缺陷问题。

[0048] 在一些实施方式中，检测模块40可包括位于外围电路芯片30中的比较器。具体地，该比较器可通过形成于外围电路芯片30中器件层33的多个PMOS晶体管和/或多个NMOS晶体管组成。多个PMOS晶体管和/或多个NMOS晶体管可通过第二互连层34中的多个互连结构341和垂直互连通道351形成实现比较器功能的电路模块，并与受检电路50的第一端A电连接。受检电路50的第二端B用于接收检测信号，该检测信号可通过例如设置于外围电路芯片30中的逻辑模块提供。具体地，在晶圆测试过程中，检测信号可通过外部的测试设备通过与逻辑模块连接的焊盘或者管脚提供。换言之，受检电路50的第二端B可与外围电路芯片30中的逻辑模块连接，以使受检电路50的第二端B接收检测信号。可选地，受检电路50的第二端B可与例如NMOS晶体管或者PMOS晶体管的开关管的第一端连接，并且开关管的第二端与接地端连接，开关管的控制端用于接收控制信号，以使开关管导通或者关断，从而使受检电路50的第二端接收控制其接地或者悬空的检测信号。

[0049] 示例性地，检测信号可使受检电路50的第二端B悬空或者接地。可以理解的是，在受检电路50没有电路缺陷问题(开路或者短路)的情况下，受检电路50可为电路通路，因而可使受检电路50的第一端A接收检测电压，第二端B接收检测信号，例如使受检电路50的第二端B悬空或者接地的检测信号，并通过检测受检电路50中的电流，以检测受检电路50的开路或者短路情况。

[0050] 示例性地，在检测模块40为比较器的情况下，比较器可包括两个输入端。其中，比较器的一个输入端可与受检电路50连接，由于上文详细地描述了比较器与受检电路50的连接方式，出于简洁的目的，本申请在此不再赘述。比较器的另一个输入端可用于接收参考信号(例如参考电流值)，通过比较流经受检电路50中的电流值与参考电流值，可判断受检电路50的开路或短路情况。

[0051] 具体地，受检电路50的第二端B可接收使第二端B接地的检测信号，受检电路50的第一端A接收检测电压。在受检电路50没有电路缺陷问题的情况下，流经受检电路50的电流值应处于电路导通的预设范围内。在受检电路50存在开路缺陷的情况下，流经受检电路50的电流值应接近于零，即流经受检电路50的电流值应小于预设的参考电流端的电流值。换言之，在检测信号控制受检电路50第二端B接地的情况下，根据流经受检电路50的电流值小于参考电流端的电流值，可生成受检电路50为开路的检测结果。

[0052] 进一步地，在受检电路50确定为不存在开路的情况下，受检电路50的第二端B可接收使第二端B悬空的检测信号，受检电路50的第一端A接收检测电压。在受检电路50没有电路缺陷问题的情况下，流经受检电路50的电流值应接近于零。在受检电路50存在短路缺陷的情况下，流经受检电路50的电流值应大于预设的参考电流端的电流值。换言之，在检测信号控制受检电路50第二端B悬空的情况下，根据流经受检电路50的电流值大于参考电流端的电流值，可生成受检电路50为短路的检测结果。值得注意的是，在依次进行开路和短路检测的过程中，施加于受检电路50的第一端A的检测电压可相同也可不同，本申请对此不做具体地限定。

[0053] 在一些实施方式中，在对于受检电路50进行开路和短路检测的过程中，还可通过比较受检电路50第二端的电压值与参考电压值，判断受检电路50的开路或短路情况。

[0054] 图3是根据本申请另一实施方式的三维存储器10’的内部结构框图。如图3所示，三维存储器10’可包括形成于存储阵列芯片中的存储单元串阵列200和形成于外围电路芯片中外围电路300。外围电路300可包括逻辑模块60、寄存器70、检测模块40以及诸如地址解码器、页缓冲器、I/O电路以及电压产生器等电路功能模块。逻辑模块60可被配置为响应于来自I/O电路301的命令CMD(例如编程命令和读取命令)和地址ADDR来控制地址解码器、页缓冲器以及电压产生器等电路功能模块实现相应的功能。

[0055] 在一些实施方式中，在对三维存储器10’执行晶圆测试的过程中，逻辑模块60还可被配置为通过I/O电路301接收晶圆测试模式(test mode)命令，使逻辑模块60控制受检电路50的第二端接收例如使第二端接地或者悬空的检测信号，并控制受检电路50的第一端A接收检测电压，以检测受检电路50的开路或者短路的电路缺陷问题。可选地，还可通过外围电路300中其它指定的电路模块为受检电路50的第一端A提供检测电压。进一步地，在对受检电路50检测之后，检测模块40将检测结果发送至逻辑模块60，逻辑模块60通过I/O电路301将检测结果输出。应当理解的是，在执行晶圆测试的过程中，I/O电路301可通过例焊盘与外部测试设备连接，以使检测结果输出至外部测试设备。可选地，在对受检电路50检测之后，检测模块40将检测结果发送至与I/O电路301连接的已存在的其它电路模块，并通过I/O电路301将检测结果输出。

[0056] 在另一些实施方式中，在对三维存储器10’执行封装测试的过程中，逻辑模块60还可被配置为通过I/O电路301接收封装测试模式(user mode)命令，使逻辑模块60控制受检电路50的第二端B接收例如使第二端B接地或者悬空的检测信号，并控制受检电路50的第一端接收检测电压，以检测受检电路50的开路或者短路的电路缺陷问题。进一步地，在对受检电路50检测之后，检测模块40将检测结果发送至逻辑模块60，由于处于封装测试模式中，检测结果无法从逻辑模块60通过I/O电路301直接将检测结果输出，故逻辑模块60将检测结果发送至寄存器70，并通过I/O电路301向寄存器70发送相应的获取检测结果的命令，使寄存器70中的检测结果通过I/O电路301将检测结果输出。换言之，寄存器70可为配置为接收来自逻辑模块60的检测结果，并输出检测结果。应当理解的是，在执行封装测试的过程中，I/O电路301可通过例如与寄存器70连接的管脚与外部测试设备连接，以使检测结果输出至外部测试设备。

[0057] 本申请实施方式的提供的三维存储器，通过将用于检测受检电路的检测模块设置于三维存储器内部，能够避免由于管脚漏电问题影响检测结果的准确度，从而能够增加受检电路的检测结果准确性。同时，由于减少相应管脚的生产制造，能够简化三维存储器的制造工艺以及节约制造成本。

[0058] 图4是根据本申请实施方式的三维存储器的检测方法1000的流程图。如图4所示，三维存储器的检测方法1000包括如下步骤：

[0059] S110，受检电路的第二端接收检测信号。

[0060] S120，基于检测信号，检测模块检测受检电路的开路或者短路情况，并生成检测结果。

[0061] 由于本申请提供的三维存储器的检测方法1000为在上文中任意实施方式所述的三维存储器的硬件结构基础上执行，并且依据上文中描述的该三维存储器的受检电路和检测模块的结构和功能，本领域技术人员应当理解三维存储器的检测方法1000的具体执行过程，本申请对此不再赘述。

[0062] 在一些实施方式中，在步骤S120之后，方法1000还可包括：在晶圆测试模式中，将检测结果发送至逻辑模块，以及从逻辑模块输出检测结果的步骤。

[0063] 在另一些实施方式中，在步骤S120之后，方法1000还可包括：在封装测试模式中，将检测结果从逻辑模块发送至寄存器，以及从寄存器输出检测结果的步骤。

[0064] 本申请还提供了一种三维存储器，该三维存储器可包括：存储阵列芯片，包括第一键合层。外围电路芯片，包括第二键合层，其中，存储阵列芯片在第一键合面处与外围电路芯片在第二键合面处键合连接；受检电路，包括位于存储阵列芯片中的第一导电层和位于外围电路芯片中的第二导电层，其中，第一导电层包括暴露于第一键合面的第一键合触点，第二导电层包括暴露于第二键合面的第二键合触点，第一导电层和第二导电层通过第一键合触点和第二键合触点键合连接后形成受检电路；以及检测模块，位于外围电路芯片和/或存储阵列芯片中，并与受检电路的第一端连接，用于检测受检电路的开路或者短路情况；逻辑模块，位于外围电路芯片中；以及与逻辑模块通信连接的存储空间；其中，存储空间存储有可被至少一个逻辑模块执行的指令，指令被逻辑模块执行，以使逻辑模块能够实现任意实施方式所述的方法1000。

[0065] 以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。