高速串行配置电路

摘要

本发明涉及一种高速串行配置电路，包括：一控制器；与所述控制器相连接的配置链路，所述配置链路包括若干依次连接的短配置链，所述短配置链包括若干寄存器，且各所述短配置链的首位相互连接；与各所述短配置链一一对应设置且依次连接的时钟同步控制模块，所述时钟同步控制模块用于控制相对应的所述短配置链的时钟信号有效周期；所述控制器用于产生控制信号控制所述配置链路动作和时序，所述配置链路受控于所述控制信号以实现数据串行移位配置。本发明只需通过增加少量控制电路及端口即可提高串行配置速度和串行移位链的配置时钟频率，其基本原理在于通过配置电路将长配置链截断为多个短配置链，从而消除配置链长度对配置速度的影响。

权利要求

1.一种高速串行配置电路，其特征在于，包括：一控制器；

与所述控制器相连接的配置链路，所述配置链路包括若干依次连接的短配置链，所述短配置链包括若干寄存器，且各所述短配置链的首位相互连接；

与各所述短配置链一一对应设置且依次连接的时钟同步控制模块，所述时钟同步控制模块用于控制相对应的所述短配置链的时钟信号有效周期，各所述时钟同步控制模块与所述控制器相连接；

所述控制器用于产生控制信号控制所述配置链路动作和时序，所述配置链路受控于所述控制信号以实现数据串行移位配置；

所述控制器上设有配置数据端口，相邻所述短配置链之间设有第一二选一数据选择器，所述配置数据端口与所述第一二选一数据选择器的第一输入端互相连接，下一所述短配置链的数据输出端连接于所述第一二选一数据选择器的第二输入端，所述第一二选一数据选择器的输出端连接于上一所述短配置链的数据输入端。

2.根据权利要求1所述的高速串行配置电路，其特征在于，所述控制器上设有模式控制端口，所述模式控制端口与各所述时钟同步控制模块相连接，所述模式控制端口还用于向所述短配置链提供模式控制信号。

3.根据权利要求2所述的高速串行配置电路，其特征在于，所述控制器上设有控制信号端口和触发信号端口，所述控制信号端口连接于位于首位的所述时钟同步控制模块，所述触发信号端口与各所述时钟同步控制模块相连接。

4.根据权利要求3所述的高速串行配置电路，其特征在于，所述时钟同步控制模块包括：一第一触发器、一第二触发器、一或逻辑门和一与逻辑门，所述第一触发器的输出端与所述第二触发器的输入端相连接，所述第二触发器的输出端连接于所述或逻辑门的第一输入端，所述或逻辑门的第二输入端与所述模式控制端口相连接，所述或逻辑门的输出端与所述与逻辑门的第一输入端相连接，所述与逻辑门的第二输入端与所述第二触发器的时钟信号端口相连接，所述与逻辑门的输出端输出一有效时钟信号。

5.根据权利要求4所述的高速串行配置电路，其特征在于，相邻所述短配置链之间设有第二二选一数据选择器，所述第二二选一数据选择器的第一输入端与所述时钟同步控制模块相连接，上一所述短配置链的时钟输出端连接于所述第二二选一数据选择器的第二输入端，所述第二二选一数据选择器的输出端连接于下一所述短配置链的时钟输入端。

6.根据权利要求4所述的高速串行配置电路，其特征在于，相邻所述短配置链的寄存器长度相同或者不同。

说明书

高速串行配置电路

技术领域

[0001] 本发明涉及电子电路技术领域，特别涉及一种高速串行配置电路。

背景技术

[0002] 串行配置因为其接口简单、时序要求低，广泛应用于需要初始化配置的中低速启动电路中。串行配置中，为了防止时钟和所驱动的数据在传输中由于时序变化引发的寄存
器hold问题，目前大多采取时钟方向与数据流向相向的方案来降低设计时序要求，由于采
用相向结构，时钟整体延时大于一个周期时将导致部分数据丢失，随着配置链长度的增加，
时钟从配置链入口至出口延时变大，导致最大配置速度随着配置链长度的增加而降低。

[0003] 如图1所示，图1为采用传统结构的串行配置原理图，其包括一控制单元和一条由n个寄存器构成的配置链结构，该配置链在时序设计上采用典型的数据时钟相向结构，其ck_
i到ck_o的延时随着配置链寄存器的数目增加而增加，由于控制单元中的Data和Clk同步，
每一个时钟沿驱动一个数据更新，当延时长度大于一个时钟周期时，最右边的寄存器还没
有将老的数据存入，而新的数据又进入该寄存器数据端口，从而易导致电路功能出现错误。

发明内容

[0004] 为解决上述技术问题，本发明提供了一种高速串行配置电路，具有可提高配置、减少电路错误的优点。

[0005] 为达到上述目的，本发明的技术方案如下：

[0006] 一种高速串行配置电路，包括：

[0007] 一控制器；

[0008] 与所述控制器相连接的配置链路，所述配置链路包括若干依次连接的短配置链，所述短配置链包括若干寄存器，且各所述短配置链的首位相互连接；

[0009] 与各所述短配置链一一对应设置且依次连接的时钟同步控制模块，所述时钟同步控制模块用于控制相对应的所述短配置链的时钟信号有效周期，各所述时钟同步控制模块
与所述控制器相连接；

[0010] 所述控制器用于产生控制信号控制所述配置链路动作和时序，所述配置链路受控于所述控制信号以实现数据串行移位配置。

[0011] 作为本发明的一种优选方案，所述控制器上设有配置数据端口，相邻所述短配置链之间设有第一二选一数据选择器，所述配置数据端口与所述第一二选一数据选择器的第
一输入端互相连接，下一所述短配置链的数据输出端连接于所述第一二选一数据选择器的
第二输入端，所述第一二选一数据选择器的输出端连接于上一所述短配置链的数据输入
端。

[0012] 作为本发明的一种优选方案，所述控制器上设有模式控制端口，所述模式控制端口与各所述时钟同步控制模块相连接，所述模式控制端口还用于向所述短配置链提供模式
控制信号。

[0013] 作为本发明的一种优选方案，所述控制器上设有控制信号端口和触发信号端口，所述控制信号端口连接于位于首位的所述时钟同步控制模块，所述触发信号端口与各所述
时钟同步控制模块相连接。

[0014] 作为本发明的一种优选方案，所述时钟同步控制模块包括：一第一触发器、一第二触发器、一或逻辑门和一与逻辑门，所述第一触发器的输出端与所述第二触发器的输入端
相连接，所述第二触发器的输出端连接于所述或逻辑门的第一输入端，所述或逻辑门的第
二输入端与所述模式控制端口相连接，所述或逻辑门的输出端与所述与逻辑门的第一输入
端相连接，所述与逻辑门的第二输入端与所述第二触发器的时钟信号端口相连接，所述与
逻辑门的输出端输出一有效时钟信号。

[0015] 作为本发明的一种优选方案，相邻所述短配置链之间设有第二二选一数据选择器，所述第二二选一数据选择器的第一输入端与所述时钟同步控制模块相连接，上一所述
短配置链的时钟输出端连接于所述第二二选一数据选择器的第二输入端，所述第二二选一
数据选择器的输出端连接于下一所述短配置链的时钟输入端。

[0016] 作为本发明的一种优选方案，相邻所述短配置链的寄存器长度相同或者不同。

[0017] 综上所述，本发明具有如下有益效果：

[0018] 本发明实施例通过提供一种高速串行配置电路，包括：一控制器；与所述控制器相连接的配置链路，所述配置链路包括若干依次连接的短配置链，所述短配置链包括若干寄
存器，且各所述短配置链的首位相互连接；与各所述短配置链一一对应设置且依次连接的
时钟同步控制模块，所述时钟同步控制模块用于控制相对应的所述短配置链的时钟信号有
效周期，各所述时钟同步控制模块与所述控制器相连接；所述控制器用于产生控制信号控
制所述配置链路动作和时序，所述配置链路受控于所述控制信号以实现数据串行移位配
置。本发明只需通过增加少量控制电路及端口即可提高串行配置速度和串行移位链的配置
时钟频率，其基本原理在于通过配置电路将长配置链截断为多个短配置链，从而消除配置
链长度对配置速度的影响，同时该电路结构能够兼容单链配置模式，保持原设计配置时序，
且模式切换更加方便。

附图说明

[0019] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以
根据这些附图获得其他的附图。

[0020] 图1为传统结构的串行配置原理图。

[0021] 图2为本发明实施例的电路原理图。

[0022] 图3为本发明实施例中时钟同步控制模块的电路原理图。

[0023] 图4为本发明实施例中时钟同步控制模块的信号时序图。

[0024] 图5为本发明实施例在提速模式下的信号时序图。

[0025] 图6为本发明实施例在传统单段串行移位模式下的信号时序图。

[0026] 图中数字和字母所表示的相应部件名称：

[0027] 101、控制器；201 20X、短配置链；301 30X、时钟同步控制模块；401、第一触发器；~ ~
402、第二触发器；403、或逻辑门；404、与逻辑门；501、第一二选一数据选择器；502、第二二
选一数据选择器。

具体实施方式

[0028] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于
本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他
实施例，都属于本发明保护的范围。
实施例

[0029] 一种高速串行配置电路，如图2所示，包括：一控制器101；与控制器101相连接的配置链路，配置链路包括若干依次连接的短配置链201 20X，短配置链包括若干寄存器，且各
~
短配置链的首位相互连接；与各短配置链一一对应设置且依次连接的时钟同步控制模块
301 30X，时钟同步控制模块用于控制相对应的短配置链的时钟信号有效周期，各时钟同步
~
控制模块与控制器101相连接；控制器101用于产生控制信号控制配置链路动作和时序，配
置链路受控于控制信号以实现数据串行移位配置。

[0030] 具体的，控制器101上设有时钟信号端口（clk端口）、配置数据端口（Data端口）、模式控制端口（byp端口）、控制信号端口（en端口）和触发信号端口（tr端口），clk端口为配置
链路提供时钟信号，Data端口为配置链路提供配置数据，配置数据与clk同步，并受clk沿触
发；byp端口为配置链路提供模式控制信号，高状态下多个短配置链201 20X串行组合为传
~
统单段串行移位模式，低状态下各短配置链独立为多段结构的提速模式；en端口和tr端口
分别为时钟同步控制模块提供控制信号和触发信号。

[0031] 短配置链的结构与现有的串行配置结构类似，包括多个依次连接且首尾首位相连接的寄存器，且多个寄存器首尾连接成移位寄存器链，短配置链用于进行数据串行移位配
置，且各短配置链中寄存器的长度可以相同也可以不同，寄存器的长度有寄存器的数量多
少决定，寄存器数量越多则短配置链越长，配置链路寄存器的总长度为各短配置链的寄存
器长度之和，如短配置链201中的寄存器长度为n1、短配置链202中的寄存器长度为n2，以此
类推，20X模块中的寄存器长度为nx，配置链路中寄存器长度之和为M=n1+n2+•••+nx；且各
短配置链的首位连接在一起形成一个长为M的串行寄存器链，其理论最高工作频率受限于
时钟在配置链路中的延时，即各短配置链的时钟延时之和，同时，当该串行配置设置为提速
模式时，其理论最高工作频率则由各短配置中时钟延时的最大值决定。

[0032] 相邻短配置链之间设有第一二选一数据选择器501，配置数据端口与第一二选一数据选择器501的第一输入端互相连接，下一短配置链的数据输出端连接于第一二选一数
据选择器501的第二输入端，第一二选一数据选择器501的输出端连接于上一短配置链的数
据输入端。

[0033] 模式控制端口与各时钟同步控制模块相连接，具体连接至时钟同步控制模块的b端口处，模式控制端口还用于向短配置链提供模式控制信号，控制信号端口连接于位于首
位的时钟同步控制模块，触发信号端口与各时钟同步控制模块相连接。

[0034] 如图3和图4所示，时钟同步控制模块包括：一第一触发器401、一第二触发器402、一或逻辑门403和一与逻辑门404，第一触发器401的输出端与第二触发器402的输入端相连
接，第二触发器402的输出端连接于或逻辑门403的第一输入端，或逻辑门403的第二输入端
与模式控制端口相连接，或逻辑门403的输出端与与逻辑门404的第一输入端相连接，与逻
辑门404的第二输入端与第二触发器402的时钟信号端口相连接，与逻辑门404的输出端输
出一有效时钟信号。

[0035] 其运算过程为：en端口受到T端口触发的寄存器寄存后送至eo端口，并同时作为下一级寄存器的数据输入，该输入信号寄存后b端口进行或运算，运算结果与cl相与产生配置
链路所需的有效时钟，其中b端控制器101的的byp端口相连接，用来控制整个配置链路的工
作模式，第一触发器401用于传递时钟同步控制模块产生的使能控制信号，第二触发器402
用于进行使能控制信号与clk的沿同步，第二触发器402采用时钟的反向沿进行触发，以保
证后续进行逻辑运算后产生完整的时钟周期。

[0036] 进一步的，相邻短配置链之间设有第二二选一数据选择器502，第二二选一数据选择器502的第一输入端与时钟同步控制模块相连接，上一短配置链的时钟输出端连接于第
二二选一数据选择器502的第二输入端，第二二选一数据选择器502的输出端连接于下一短
配置链的时钟输入端。

[0037] 本申请的工作原理为：在提速模式下，模式控制信号byp设置为低，此时，所示的短配置链201 20X数据输入端信号din来源于控制器101的data端口，短配置链201 20X时钟输
~ ~
入端的时钟ck_i来源于对应的时钟同步控制模块301 30X的输出。在此工作模式下，起始阶
~
段，控制器101的en端口受clk下降沿驱动，产生一个clk周期的高脉冲，同时，控制器101的
Tr信号在产生第一个上升沿，Tr信号第一个上升沿触发时钟同步控制模块301产生与与clk
同步的时钟信号送至nt1端口，Tr信号的第二个上升沿则关闭时钟同步控制模块301产生的
时钟输出，同时触发短配置链302产生与与clk同步的时钟，Tr信号的第三个上升沿则关闭
短配置链302产生的时钟输出，同时触发短配置链303产生时钟输出，依次类推，直至短配置
链30X触发完毕。

[0038] Tr信号的相邻两个上升沿的之间的时长与对应触发输出时钟所驱动的短配置链201 20X的寄存器长度相关，如图5所示，第一个相邻上升沿时长为n1*Tclk,第二个相邻上
~
升沿时长为n2*Tclk，其中n1和n2对应各短配置链201的寄存器长度。因此，在该提速模式
下，各短配置链201 20X这X模块各自有独立的时钟入口和数据入口，工作频率不会受到串
~
行链增长所引发的延时限制，从而实现提速目标。

[0039] 本发明所示结构除了能够实现上述的提速功能，还可通过模式设置兼容传统串行配置，如图6所示，该模式下，模式控制信号byp设置为高，此时，短配置链201 20X所示的配
~
置链数据输入端信号din来源于相邻短配置链的数据输出端口dout，短配置链的时钟输入
端时钟ck_i来源于相邻短配置链时钟输出端口ck_o，该模式下，Tr端口只产生一次触发，短
配置链201 20X首尾连接形成一条串行链，该链只有一个时钟入口nt1,整条链的时钟延时
~
等于短配置链201 20X时钟延时的总和，该延时限制了该电路的最高工作频率。
~

[0040] 本发明只需通过增加少量控制电路及端口即可提高串行配置速度和串行移位链的配置时钟频率，其基本原理在于通过配置电路将长配置链截断为多个短配置链，从而消
除配置链长度对配置速度的影响，同时该电路结构能够兼容单链配置模式，保持原设计配
置时序，且模式切换更加方便。

[0041] 本发明中含有多个短配置链，所有短配置链输入数据来源于同一端口信号，同一时刻只能有一个短配置链上的数据发生串行移动，且所有短配置链的时钟输入端与控制器
101的时钟输出端通过时钟同步控制模块连接，同一时刻只能有一个时钟同步控制短配置
链的输出时钟；在时钟同步控制模块中，时钟输出采用时钟反向沿同步后结果与输入时钟
进行逻辑运算产生，多个短配置链的时钟和数据输入通过第一二选一数据选择器501和第
二二选一数据选择器502控制来源，选择器的选择端逻辑决定了该电路结构的工作模式。

[0042] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的
一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明
将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一
致的最宽的范围。