显示面板

摘要

本申请提供一种显示面板，通过将输入上拉模块、级传输出模块以及输出上拉模块中的晶体管设置为P型低温多晶硅薄膜晶体管，将输出下拉模块中的晶体管设置为N型金属氧化物薄膜晶体管，使得栅极驱动单元可以采用低温制程制备得到，在满足柔性显示面板的制程要求的同时，保证栅极驱动单元输出的扫描信号能实现快速上拉和快速下拉，进而使得栅极驱动单元能高频输出扫描信号，有利于显示面板实现高频显示。另外，栅极驱动单元使用P型低温多晶硅薄膜晶体管有利于节省制备栅极驱动单元的光罩数目。

权利要求

1.一种显示面板，其特征在于，所述显示面板包括N个级联的栅极驱动单元，所述N为正整数，第n级所述栅极驱动单元包括：级传输出模块，与第一节点连接，用于响应所述第一节点的电压而交替地输出高电平的第n级级传信号和低电平的第n级级传信号，所述n为大于或等于1且小于或等于所述N的整数；

输入上拉模块，用于控制所述第一节点的电势；

输出上拉模块，与所述级传输出模块的输出端连接，且用于响应低电平的所述第n级级传信号而输出高电平的第n级扫描信号；以及输出下拉模块，与所述级传输出模块的输出端连接，且用于响应高电平的所述第n级级传信号而输出低电平的第n级扫描信号；

其中，所述级传输出模块、所述输入上拉模块和所述输出上拉模块中的晶体管均为P型低温多晶硅薄膜晶体管，所述输出下拉模块中的晶体管为N型金属氧化物薄膜晶体管。

2.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括数据线和与所述数据线连接的解复用电路，所述解复用电路中的晶体管为P型低温多晶硅薄膜晶体管。

3.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括像素电路，所述像素电路包括开关晶体管，所述开关晶体管为N型金属氧化物薄膜晶体管。

4.根据权利要求1所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：触控维持模块，所述触控维持模块的输出端与第n级所述栅极驱动单元输出所述第n级扫描信号的输出端连接，所述触控维持模块用于接收第一控制信号，且用于响应所述第一控制信号而输出低电平的所述第n级扫描信号，所述触控维持模块中的晶体管为N型金属氧化物薄膜晶体管。

5.根据权利要求1所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：级传维持模块，与第二节点连接，用于响应所述第二节点的电压维持所述第n级级传信号的电势，所述级传维持模块中的晶体管为P型低温多晶硅薄膜晶体管。

6.根据权利要求5所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第一节点维持模块，与所述第一节点和所述第二节点连接，用于接入第二控制信号，且用于响应所述第二节点的电压和所述第二控制信号而维持所述第一节点的电势，所述第一节点维持模块中的晶体管为P型低温多晶硅薄膜晶体管。

7.根据权利要求5所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第一节点反馈模块，与所述第一节点和所述第二节点连接，且用于响应所述第一节点的电压以调整所述第二节点的电势，所述第一节点反馈模块中的晶体管为P型低温多晶硅薄膜晶体管。

8.根据权利要求5所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第二节点下拉模块，与所述第二节点连接，用于拉低所述第二节点的电势，所述第二节点下拉模块中的晶体管为P型低温多晶硅薄膜晶体管。

9.根据权利要求5所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第一电容器，所述第一电容器的第一极连接所述第一节点，所述第一电容器的第二极连接所述级传输出模块的输出端；以及第二电容器，所述第二电容器的第一极连接第二节点，所述第二电容器的第二极接入输入信号。

10.根据权利要求1所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：电压钳位模块，连接在所述输入上拉模块与所述第一节点之间，所述电压钳位模块用于接入恒压低电平，且用于响应所述恒压低电平而处于导通状态，所述电压钳位模块中的晶体管为P型低温多晶硅薄膜晶体管。

11.一种显示面板，其特征在于，所述显示面板包括N个级联的栅极驱动单元，所述N为正整数，第n级所述栅极驱动单元包括：第一P型低温多晶硅薄膜晶体管，所述第一P型低温多晶硅薄膜晶体管的栅极接入第一时钟信号，所述第一P型低温多晶硅薄膜晶体管的第一极接入起始信号或第n‑1级所述栅极驱动单元输出的第n‑1级级传信号，所述第一P型低温多晶硅薄膜晶体管的第二极与第一节点连接，所述n为大于或等于1且小于或等于所述N的整数；

第二P型低温多晶硅薄膜晶体管，所述第二P型低温多晶硅薄膜晶体管的栅极与所述第一节点连接，所述第二P型低温多晶硅薄膜晶体管的第一极接入第二时钟信号，所述第二P型低温多晶硅薄膜晶体管的第二极连接第n级级传信号的输出端；

第三P型低温多晶硅薄膜晶体管，所述第三P型低温多晶硅薄膜晶体管的栅极与所述第n级级传信号的输出端连接，所述第三P型低温多晶硅薄膜晶体管的第一极接入恒压高电平，所述第三P型低温多晶硅薄膜晶体管的第二极连接第n级所述栅极驱动单元的输出端；

以及

第一N型金属氧化物薄膜晶体管，所述第一N型金属氧化物薄膜晶体管的栅极连接所述第n级级传信号的输出端连接，所述第一N型金属氧化物薄膜晶体管的第一极接入第一恒压低电平，所述第一N型金属氧化物薄膜晶体管的第二极连接第n级所述栅极驱动单元的输出端；

其中，所述第二时钟信号的脉冲周期与所述第一时钟信号的脉冲周期相同，且所述第二时钟信号的相位与所述第一时钟信号的相位相反。

12.根据权利要求11所述的显示面板，其特征在于，所述显示面板还包括数据线和与所述数据线连接的解复用电路，所述解复用电路中的晶体管为P型低温多晶硅薄膜晶体管。

13.根据权利要求11所述的显示面板，其特征在于，所述显示面板还包括像素电路，所述像素电路包括开关晶体管，所述开关晶体管为N型金属氧化物薄膜晶体管。

14.根据权利要求11所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第二N型金属氧化物薄膜晶体管，所述第二N型金属氧化物薄膜晶体管的栅极接入第一控制信号，所述第二N型金属氧化物薄膜晶体管的第一极接入所述第一恒压低电平，所述第二N型金属氧化物薄膜晶体管的第二极连接第n级所述栅极驱动单元的输出端。

15.根据权利要求11所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第四P型低温多晶硅薄膜晶体管，所述第四P型低温多晶硅薄膜晶体管的栅极与第二节点连接，所述第四P型低温多晶硅薄膜晶体管的第一极接入输入信号，所述第四P型低温多晶硅薄膜晶体管的第二极与所述第n级级传信号的输出端连接。

16.根据权利要求15所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第五P型低温多晶硅薄膜晶体管，所述第五P型低温多晶硅薄膜晶体管的栅极接入所述第二时钟信号，所述第五P型低温多晶硅薄膜晶体管的第一极连接所述第一节点；以及第六P型低温多晶硅薄膜晶体管，所述第六P型低温多晶硅薄膜晶体管的栅极连接第二节点，第六P型低温多晶硅薄膜晶体管的第一极接入所述输入信号，第六P型低温多晶硅薄膜晶体管的第二极与所述第五P型低温多晶硅薄膜晶体管的第二极连接。

17.根据权利要求15所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第七P型低温多晶硅薄膜晶体管，所述第七P型低温多晶硅薄膜晶体管的栅极与所述第一节点连接，所述第七P型低温多晶硅薄膜晶体管的第一极接入所述第一时钟信号，所述第七P型低温多晶硅薄膜晶体管的第二极与所述第二节点连接。

18.根据权利要求15所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第八P型低温多晶硅薄膜晶体管，所述第八P型低温多晶硅薄膜晶体管的栅极接入所述第一时钟信号，所述第八P型低温多晶硅薄膜晶体管的第一极连接第二恒压低电平，所述第八P型低温多晶硅薄膜晶体管的第二极连接所述第二节点。

19.根据权利要求11所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第九P型低温多晶硅薄膜晶体管，所述第九P型低温多晶硅薄膜晶体管的栅极接入第三恒压低电平，所述第九P型低温多晶硅薄膜晶体管的第一极和第二极连接于所述第一节点和所述第一P型低温多晶硅薄膜晶体管的第二极之间。

20.根据权利要求15所述的显示面板，其特征在于，第n级所述栅极驱动单元还包括：第一电容器，所述第一电容器的第一极连接所述第一节点，所述第一电容器的第二极连接所述第n级级传信号的输出端；以及第二电容器，所述第二电容器的第一极连接所述第二节点，所述第二电容器的第二极接入所述输入信号。

说明书

显示面板

技术领域

[0001] 本申请涉及显示技术领域，尤其涉及一种显示面板。

背景技术

[0002] 随着显示技术的发展，对于显示要求越来越高，如何实现柔性显示的同时，保证显示面板能进行高频动态显示，进而保证画面的流畅是需要解决的技术问题。

[0003] 因此，有必要提出一种技术方案以使显示面板实现柔性显示的同时，有利于显示面板实现高频显示。

发明内容

[0004] 本申请的目的在于提供一种显示面板，以使显示面板实现柔性显示的同时，有利于显示面板实现高频显示。

[0005] 为实现上述目的，技术方案如下：

[0006] 一种显示面板，所述显示面板包括N个级联的栅极驱动单元，所述N为正整数，第n级所述栅极驱动单元包括：

[0007] 级传输出模块，与第一节点连接，用于响应所述第一节点的电压而交替地输出高电平的第n级级传信号和低电平的第n级级传信号，所述n为大于或等于1且小于或等于所述N的整数；

[0008] 输入上拉模块，用于控制所述第一节点的电势；

[0009] 输出上拉模块，与所述级传输出模块的输出端连接，且响应于低电平的所述第n级级传信号而输出高电平的第n级扫描信号；以及

[0010] 输出下拉模块，与所述级传输出模块的输出端连接，且响应于高电平的所述第n级级传信号而输出低电平的第n级扫描信号；

[0011] 其中，所述级传输出模块、所述输入上拉模块以及所述输出上拉模块中的晶体管均为P型低温多晶硅薄膜晶体管，所述输出下拉模块中的晶体管为N型金属氧化物薄膜晶体管。

[0012] 一种显示面板，所述显示面板包括N个级联的栅极驱动单元，所述N为正整数，第n级所述栅极驱动单元包括：

[0013] 第一P型低温多晶硅薄膜晶体管，所述第一P型低温多晶硅薄膜晶体管的栅极接入第一时钟信号，所述第一P型低温多晶硅薄膜晶体管的第一极接入起始信号或第n‑1级所述栅极驱动单元输出的第n‑1级级传信号，所述第一P型低温多晶硅薄膜晶体管的第二极与第一节点连接，所述n为大于或等于1且小于或等于所述N的整数；

[0014] 第二P型低温多晶硅薄膜晶体管，所述第二P型低温多晶硅薄膜晶体管的栅极与所述第一节点连接，所述第二P型低温多晶硅薄膜晶体管的第一极接入第二时钟信号，所述第二P型低温多晶硅薄膜晶体管的第二极连接第n级级传信号的输出端；

[0015] 第三P型低温多晶硅薄膜晶体管，所述第三P型低温多晶硅薄膜晶体管的栅极与所述第n级级传信号的输出端连接，所述第三P型低温多晶硅薄膜晶体管的第一极接入恒压高电平，所述第三P型低温多晶硅薄膜晶体管的第二极连接第n级所述栅极驱动单元的输出端；以及

[0016] 第一N型金属氧化物薄膜晶体管，所述第一N型金属氧化物薄膜晶体管的栅极连接所述第n级级传信号的输出端连接，所述第一N型金属氧化物薄膜晶体管的第一极接入第一恒压低电平，所述第一N型金属氧化物薄膜晶体管的第二极连接第n级所述栅极驱动单元的输出端；

[0017] 其中，所述第二时钟信号的脉冲周期与所述第一时钟信号的脉冲周期相同，且所述第二时钟信号的相位与所述第一时钟信号的相位相反。

[0018] 有益效果：本申请提供一种显示面板，通过将输入上拉模块、级传输出模块和输出上拉模块中的晶体管设置为P型低温多晶硅薄膜晶体管，将输出下拉模块中的晶体管设置为N型金属氧化物薄膜晶体管，使得栅极驱动单元可以采用低温制程制备得到，满足柔性显示面板的制程要求的同时，保证栅极驱动单元输出的扫描信号能实现快速上拉和快速下拉，进而使得栅极驱动单元能高频输出扫描信号，有利于显示面板实现高频显示。另外，栅极驱动单元使用P型低温多晶硅薄膜晶体管有利于节省制备栅极驱动单元的光罩数目。

附图说明

[0019] 图1为本申请实施例显示面板的平面示意图；

[0020] 图2为图1所示栅极驱动电路中的第n级栅极驱动单元的电路图；

[0021] 图3为图2所示栅极驱动单元对应的驱动时序图；

[0022] 图4为本申请另一实施例解复用电路的平面示意图；

[0023] 图5为本申请另一实施例解复用电路的平面示意图；

[0024] 图6为图1所示显示面板的显示区的截面示意图；

[0025] 图7为图1所示显示面板的外围区的截面示意图。

具体实施方式

[0026] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

[0027] 针对上述背景技术的问题，本申请的发明人基于丰富的实践经验及大量创造性的探索发现，N型低温多晶硅薄膜晶体管由于需要进行沟道掺杂，导致N型低温多晶硅薄膜晶体管的制程温度较高，使得其通常不适合用于柔性显示工艺，而P型低温多晶硅薄膜晶体管可以采用低温制程制备得到，将P型低温多晶硅薄膜晶体管应用于柔性显示面板的栅极驱动电路的制备时，由于P型低温多晶硅薄膜晶体管的下拉能力差，导致P型低温多晶硅薄膜晶体管组成的栅极驱动电路输出的高电平的扫描信号下拉为低电平的扫描信号的下降沿对应的时间较长，导致P型低温多晶硅薄膜晶体管组成的栅极驱动电路较难支持高频显示，基于此，本申请通过使栅极驱动单元的输出下拉模块中的晶体管为N型金属氧化物薄膜晶体管，配合使输出上拉模块的晶体管为P型低温多晶体硅晶体管，再结合输入上拉模块、级传输出模块中的晶体管均为P型低温多晶硅薄膜晶体管，以使栅极驱动单元满足柔性显示面板的低温制程要求的同时，保证栅极驱动单元具有快速的下拉能力和快速的上拉能力，有利于栅极驱动单元高频输出扫描信号，进而保证显示面板进行高频显示。

[0028] 如图1所示，其为本申请实施例显示面板的平面示意图。显示面板100为液晶显示面板。显示面板100具有显示区100a和外围区100b，显示面板100包括栅极驱动电路20、像素电路30以及解复用电路40，像素电路30设置于显示面板100的显示区100a，栅极驱动电路20和解复用电路40设置于显示面板100的外围区100b。

[0029] 在本实施例中，显示面板100包括多条扫描线和多条数据线，多条扫描线包括扫描线S1、扫描线S2以及扫描线S(n)，多条数据线包括第一类数据线D(m)以及第二类数据线D(m+1)，一条第一类数据线D(m)与一条第二类数据线D(m+1)相邻且交替地设置，第一类数据线D(m)传输的数据信号的极性与第二类数据线D(m+1)传输的数据信号的极性相反，例如，第一类数据线D(m)传输正极性的数据信号，第二类数据线D(m+1)传输负极性的数据信号。多条扫描线和多条数据线设置于显示面板100的显示区100a，多条扫描线沿行方向延伸且沿列方向排列，多条数据线沿列方向排列且沿行方向延伸。每个像素电路30与一条扫描线和一条数据线连接，每个像素电路30包括一个开关晶体管K，开关晶体管K的栅极与扫描线连接，开关晶体管K的第一极与数据线连接，开关晶体管K的第二极与像素电极连接。显示面板100还包括红色子像素R、绿色子像素G以及蓝色子像素B，同一列子像素为红色子像素R、绿色子像素G或者蓝色子像素B，一条数据线与一列子像素连接。

[0030] 在本实施例中，开关晶体管K为N型金属氧化物薄膜晶体管，以减小开关晶体管K在显示过程中的漏电流，满足低频或者超低频显示过程中对画面维持时间长的要求。

[0031] 请继续参阅图1，栅极驱动电路20位于显示面板100的显示区100a的相对两侧，一条扫描线与两个相对的栅极驱动单元GOA连接，以实现扫描线的双边驱动。可以理解的是，栅极驱动电路20也可以只位于也显示面板100的显示区100a的一侧，一条扫描线与一个栅极驱动单元连接，以实现扫描线的单边驱动；或者，栅极驱动电路20也可以位于显示面板100的显示区100a的相对两侧，奇数行扫描线和偶数行扫描线分别与位于相对两侧的两个栅极驱动单元GOA连接，以实现扫描线的单边驱动。

[0032] 为了描述本申请的技术方案，以显示面板100的显示区100a的每侧的栅极驱动电路20均包括N个级联的栅极驱动单元为例进行说明。如图2所示，其为图1所示栅极驱动电路中的第n级栅极驱动单元的电路图。第n级栅极驱动单元GOA(n)包括输入上拉模块201、级传输出模块202、级传维持模块203、第一节点维持模块204、第一节点反馈模块205、第二节点下拉模块206、电压钳位模块207、输出上拉模块208、输出下拉模块209以及触控维持模块210。其中，第n级栅极驱动单元GOA(n)的输入上拉模块201、级传输出模块202、电压钳位模块207、级传维持模块203、第一节点反馈模块205、第一节点维持模块204以及第二节点下拉模块206组成逻辑控制模块，以交替地输出高电平的第n级级传信号S(n)和低电平的第n级级传信号S(n)。输出上拉模块208、输出下拉模块209以及触控维持模块210组成输出模块以输出高电平的第n级扫描信号或低电平的第n级扫描信号。输出上拉模块208以及输出下拉模块209响应于逻辑控制模块交替输出的高电平的第n级级传信号S(n)和低电平的第n级级传信号S(n)，以输出高电平的扫描信号G(n)和低电平的扫描信号G(n)。

[0033] 在本实施例中，输入上拉模块201用于控制第一节点Q的电势，包括上拉和下拉第一节点Q的电势。输入上拉模块201通过电压钳位模块207与第一节点Q连接，输入上拉模块201接收第一时钟信号XCK，当输入上拉模块201在第一时钟信号XCK的控制下导通时，将起始信号STV或第n‑1级栅极驱动单元GOA(n‑1)输出的第n‑1级级传信号S(n‑1)通过导通的电压钳位模块207输出到第一节点Q，以对第一节点Q进行充电，进而控制第一节点Q的电势。其中，输入上拉模块201中的晶体管为P型低温多晶硅薄膜晶体管。另外，第1级栅极驱动单元GOA1将起始信号STV输出到第一节点Q；n大于或等于2时，第n级栅极驱动单元GOA(n)将第n‑
1级级传信号输出到第一节点Q。

[0034] 具体地，输入上拉模块201包括第一P型低温多晶硅薄膜晶体管T1，第一P型低温多晶硅薄膜晶体管T1的栅极接入第一时钟信号XCK，第一P型低温多晶硅薄膜晶体管T1的第一极接入起始信号STV或第n‑1级栅极驱动单元GOA(n‑1)输出的第n‑1级级传信号S(n‑1)，第一P型低温多晶硅薄膜晶体管T1的第二极通过电压钳位模块207与第一节点Q连接。

[0035] 在本实施例中，级传输出模块202用于输出第n级级传信号S(n)，即输出本级的级传信号，以为下一级提供输入信号。级传输出模块202与第一节点Q连接，用于接收第二时钟信号CK，且响应于第一节点Q的电压而将第二时钟信号CK作为第n级级传信号S(n)输出，第二时钟信号CK为交替的高电平信号和低电平信号，以交替地输出高电平的第n级级传信号S(n)和低电平的第n级级传信号S(n)，n为大于或等于1且小于或等于N的整数。其中，级传输出模块202中的晶体管为P型低温多晶硅薄膜晶体管。另外，第二时钟信号CK的脉冲周期与第一时钟信号XCK的脉冲周期相同，且第二时钟信号CK的相位与第一时钟信号XCK的相位相反。

[0036] 具体地，级传输出模块202包括第二P型低温多晶硅薄膜晶体管T2，第二P型低温多晶硅薄膜晶体管T2的栅极与第一节点Q连接，第二P型低温多晶硅薄膜晶体管T2的第一极接入第二时钟信号CK，第二P型低温多晶硅薄膜晶体管T2的第二极连接级传输出模块202输出第n级级传信号S(n)的输出端。

[0037] 在本实施例中，级传维持模块203用于将第n级级传信号S(n)维持在高电平准位。级传维持模块203与第二节点P连接，级传维持模块203用于接入输入信号GAS1，响应于第二节点P的电压将输入信号GAS1输出至级传输出模块202的输出端，以维持第n级级传信号S(n)的电势。其中。级传维持模块203中的晶体管为P型低温多晶硅薄膜晶体管。输入信号GAS1在显示面板100正常工作时均为高电平信号，使得级传维持模块203导通时将高电平信号输出到第n级级传信号S(n)的输出端。输入信号GAS1在显示面板异常断电时为低电平信号，使得级传维持模块203输出低电平信号至第n级级传信号S(n)的输出端，第n级级传信号S(n)为低电平信号，输出上拉模块208响应于低电平的第n级级传信号而输出高电平的第n级扫描信号，开关晶体管K导通，显示面板显示。

[0038] 具体地，级传维持模块203包括第四P型低温多晶硅薄膜晶体管T4，第四P型低温多晶硅薄膜晶体管T4的栅极与第二节点P连接，第四P型低温多晶硅薄膜晶体管的第一极接入输入信号GAS1，第四P型低温多晶硅薄膜晶体管T4的第二极与级传输出模块202的输出端连接。

[0039] 在本实施例中，第一节点维持模块204用于维持第一节点Q的电势。第一节点维持模块204与第一节点Q和第二节点P连接，第一节点维持模块204接入第二控制信号，且响应于第二节点P的电压和第二控制信号而维持第一节点Q的电势。其中，第一节点维持模块204中的晶体管为P型低温多晶硅薄膜晶体管。另外，第二控制信号为第二时钟信号CK。

[0040] 具体地，第一节点维持模块204包括第五P型低温多晶硅薄膜晶体管T5以及第六P型低温多晶硅薄膜晶体管T6，第五P型低温多晶硅薄膜晶体管T5的栅极接入第二时钟信号CK，第五P型低温多晶硅薄膜晶体管T5的第一极通过电压钳位模块207连接第一节点Q，第六P型低温多晶硅薄膜晶体管T6的栅极连接第二节点P，第六P型低温多晶硅薄膜晶体管T6的第一极接入输入信号GAS1，第六P型低温多晶硅薄膜晶体管T6的第二极与第五P型低温多晶硅薄膜晶体管T5的第二极连接。第五P型低温多晶硅薄膜晶体管T5和第六P型低温多晶硅薄膜晶体管T6同时导通时，输入信号GAS1的高电平信号输出至第一节点Q，使得第一节点Q的电势为高电平。

[0041] 在本实施例中，第一节点反馈模块205与第一节点Q和第二节点P连接，且第一节点反馈模块205接入第一时钟信号XCK，响应于第一节点Q的电压而将第一时钟信号XCK输出至第二节点P，以调整第二节点P的电势。其中，第一节点反馈模块205中的晶体管为P型低温多晶硅薄膜晶体管。第一节点Q的电势为高电平，则第一节点反馈模块205关闭；第一节点Q的电势为低电平，则第一节点反馈模块205导通，第一时钟信号XCK输出至第二节点P。第一时钟信号XCK为高电平信号，则第二节点P的电势为高电平，第四P型低温多晶硅薄膜晶体管T4关闭；第一时钟信号XCK为低电平信号，则第二节点P的电势为低电平，第四P型低温多晶硅薄膜晶体管T4导通。

[0042] 具体地，第一节点反馈模块205包括第七P型低温多晶硅薄膜晶体管T7，第七P型低温多晶硅薄膜晶体管T7的栅极与第一节点Q连接，第七P型低温多晶硅薄膜晶体管T7的第一极接入第一时钟信号XCK，第七P型低温多晶硅薄膜晶体管T7的第二极与第二节点P连接。

[0043] 在本实施例中，第二节点下拉模块206用于拉低第二节点P的电势。第二节点下拉模块206与第二节点P连接，接收第二恒压低电平VGL2和第一时钟信号XCK，响应于第一时钟信号XCK的控制而将第二恒压低电平VGL2输出至第二节点P，进而拉低第二节点P的电势。其中，第二节点下拉模块206中的晶体管为P型低温多晶硅薄膜晶体管。

[0044] 具体地，第二节点下拉模块206包括第八P型低温多晶硅薄膜晶体管T8，第八P型低温多晶硅薄膜晶体管T8的栅极接入第一时钟信号XCK，第八P型低温多晶硅薄膜晶体管T8的第一极连接第二恒压低电平VGL2，第八P型低温多晶硅薄膜晶体管T8的第二极连接第二节点P。

[0045] 在本实施例中，电压钳位模块207用于维持第一节点Q的电势。电压钳位模块207连接在输入上拉模块201与第一节点Q之间，电压钳位模块207接入第三恒压低电平VGL3，且响应于第三恒压低电平VGL3而处于导通状态。其中，电压钳位模块207中的晶体管为P型低温多晶硅薄膜晶体管。另外，第三恒压低电平VGL3与第二恒压低电平VGL2相同。

[0046] 具体地，电压钳位模块207包括第九P型低温多晶硅薄膜晶体管T9，第九P型低温多晶硅薄膜晶体管T9的栅极接入第三恒压低电平VGL3，第九P型低温多晶硅薄膜晶体管T9的第一极连接第一节点Q，第九P型低温多晶硅薄膜晶体管T9的第二极连接与输入上拉模块201的输出端。

[0047] 在本实施例中，第n级栅极驱动单元还包括第一电容器C1，第一电容器C1的第一极连接第一节点Q，第一电容器C1的第二极连接级传输出模块202的输出端。第一电容器C1用于通过耦合作用对第一节点Q的电势进行自举。

[0048] 在本实施例中，第n级栅极驱动单元还包括第二电容器C2，第二电容器C2的第一极连接第二节点P，第二电容器C2的第二极接入输入信号GAS1。

[0049] 在本实施例中，输出上拉模块208的输入端与级传输出模块202的输出端连接，接收恒压高电平VGH，且响应于低电平的第n级级传信号S(n)而输出恒压高电平信号，以输出高电平的第n级扫描信号G(n)。其中，输出上拉模块208的晶体管为P型低温多晶硅薄膜晶体管，以使得输出上拉模块208具有良好的上拉能力，使低电平的第n级扫描信号上拉为高电平的第n级扫描信号的上升沿时间较短，有利于栅极驱动电路能高频输出扫描信号。

[0050] 具体地，输出上拉模块208包括第三P型低温多晶硅薄膜晶体管T3，第三P型低温多晶硅薄膜晶体管T3的栅极与级传输出模块202的输出端连接，第三P型低温多晶硅薄膜晶体管T3的第一极接入恒压高电平VGH，第三P型低温多晶硅薄膜晶体管T3的第二极与第n级栅极驱动单元GOA(n)输出第n级扫描信号的输出端连接。

[0051] 在本实施例中，输出下拉模块209的输入端与级传输出模块202的输出端连接，输出下拉模块209接收第一恒压低电平VGL1，且响应于高电平的第n级级传信号S(n)而输出第一恒压低电平VGL1，进而输出低电平的第n级扫描信号G(n)。其中，输出下拉模块209中的晶体管为N型金属氧化物薄膜晶体管，以使输出下拉模块209具有良好的下拉能力，使高电平的第n级扫描信号下拉为低电平的第n级扫描信号对应的下降沿时间较短，有利于栅极驱动电路能高频输出扫描信号。另外，第一恒压低电平VGL1大于第二恒压低电平VGL2。

[0052] 具体地，输出下拉模块209包括第一N型金属氧化物薄膜晶体管T10，第一N型金属氧化物薄膜晶体管T10的栅极连接级传输出模块202的输出端，第一N型金属氧化物薄膜晶体管T10的第一极接入第一恒压低电平VGL1，第一N型金属氧化物薄膜晶体管T10的第二极与第n级栅极驱动单元GOA(n)输出第n级扫描信号的输出端连接。

[0053] 在本实施例中，触控维持模块210的输出端与第n级栅极驱动单元GOA(n)输出第n级扫描信号的输出端连接，触控维持模块210接收第一恒压低电平VGL1，触控维持模块210接收第一控制信号GAS2，且响应于第一控制信号GAS2而将第一恒压低电平VGL1输出至第n级栅极驱动单元GOA(n)的输出端，进而输出低电平的扫描信号G(n)。触控维持模块210中的晶体管为N型金属氧化物薄膜晶体管，以使触控维持模块210能快速地实现下拉，有利于栅极驱动电路高频输出扫描信号。显示面板100处于触控阶段时，第一控制信号GAS2为高电平信号，触控维持模块210导通，触控维持模块210输出第一恒压低电平VGL1作为扫描信号，显示面板100的栅极驱动单元均输出低电平的扫描信号，像素电路30的开关晶体管K处于关闭状态，像素电路不工作。显示面板100处于显示阶段时，第一控制信号GAS2为低电平，触控维持模块210关闭。

[0054] 具体地，触控维持模块210包括第二N型金属氧化物薄膜晶体管T11，第二N型金属氧化物薄膜晶体管T11的栅极接入第一控制信号GAS2，第二N型金属氧化物薄膜晶体管GAS2的第一极接入第一恒压低电平VGL1，第二N型金属氧化物薄膜晶体管T11的第二极连接第n级栅极驱动单元GOA(n)的输出端。

[0055] 本申请栅极驱动电路的栅极驱动单元由P型低温多晶硅薄膜晶体管和N型金属氧化物薄膜晶体管组成，由于P型低温多晶硅薄膜晶体管和N型金属氧化物薄膜晶体管均可以采用低温制程制备得到，栅极驱动电路可以采用低温制程制备得到，满足柔性显示面板的低温制程要求。另外，栅极驱动单元的输出上拉模块中的晶体管为P型低温多晶硅薄膜晶体管，使得输出上拉模块能快速地实现上拉，即快速地将低电平的扫描信号上拉为高电平的扫描信号，栅极驱动单元的输出下拉模块中的晶体管为N型金属氧化物薄膜晶体管，使得输出下拉模块能快速地实现下拉，即快速地将高电平的扫描信号下拉为低电平的扫描信号，快速地上拉配合快速地下拉使得栅极驱动单元能快速交替地输出高电平的扫描信号和低电平的扫描信号，进而实现扫描线的高频驱动，有利于显示面板实现高频显示。

[0056] 如图3所示，其为图2所示栅极驱动单元对应的驱动时序图。其中，S(n‑1)为第n‑1级级传信号，XCK为第一时钟信号，CK为第二时钟信号，S(n)为第n级级传信号，G(n)为第n级扫描信号，Q(n)为第一节点的电势，P(n)为第二节点的电势，第n级栅极驱动单元GOA(n)的驱动过程包括如下几个阶段：

[0057] 充电阶段t1，第n‑1级级传信号S(n‑1)为低电平信号，第一时钟信号XCK为低电平信号，第二时钟信号CK为高电平信号。第一P型低温多晶硅薄膜晶体管T1导通，第n‑1级级传信号S(n‑1)的低电平信号输入到第一节点Q，以对第一节点Q进行充电，第一节点Q的电势变低，第二P型低温多晶硅薄膜晶体管T2导通，第二时钟信号CK的高电平信号输出为高电平的第n级级传信号S(n)，第一N型金属氧化物薄膜晶体管T10导通，输出低电平的扫描信号G(n)。另外，第八P型低温多晶硅薄膜晶体管T8导通，第二恒压低电平VGL2写入到第二节点P，第七P型低温多晶硅薄膜晶体管T7导通，第一时钟信号XCK的低电平信号写入到第二节点P，第二节点P的电势为低电平，第四P型低温多晶硅薄膜晶体管T4导通，输入信号GAS1的高电平信号输出至级传输出模块202的输出端。

[0058] 输出阶段t2，第n‑1级级传信号S(n‑1)为高电平信号，第一时钟信号XCK为高电平信号，第二时钟信号CK为低电平信号。第一P型低温多晶硅薄膜晶体管T1关闭，第九P型低温多晶硅薄膜晶体管T9导通，第一电容器C1保持第一节点Q的电势为低电平，第二时钟信号CK的低电平信号输出为第n级级传信号S(n)，第n级级传信号S(n)为低电平信号，第一电容器C1的耦合作用使得第一节点Q的电势进一步地拉低，第二P型低温多晶硅薄膜晶体管T2导通输出低电平信号的第n级级传信号，第三P型低温多晶硅薄膜晶体管T3导通，输出高电平的扫描信号G(n)。第八P型低温多晶硅薄膜晶体管T8关闭，第七P型低温多晶硅薄膜晶体管T7导通，第一时钟信号XCK的高电平信号输出至第二节点P，第二节点P的电势为高电平，第四P型低温多晶硅薄膜晶体管T4关闭，第六P型低温多晶硅薄膜晶体管T6关闭。

[0059] 下拉阶段t3，第n‑1级级传信号S(n‑1)为高电平信号，第一时钟信号XCK为低电平信号，第二时钟信号CK为高电平信号。第一P型低温多晶硅薄膜晶体管T1导通，第n‑1级级传信号S(n‑1)的高电平信号通过导通的第一P型低温多晶硅薄膜晶体管T1和导通的第九P型低温多晶硅薄膜晶体管T9输出至第一节点Q，第一节点Q的电势为高电平，第二P型低温多晶硅薄膜晶体管T2关闭。第七P型低温多晶硅薄膜晶体管T7关闭，第八P型低温多晶硅薄膜晶体管T8导通，第二恒压低电平VGL2写入到第二节点P，第二节点P的电势为低电平，第四P型低温多晶硅薄膜晶体管T4导通，第六P型低温多晶硅薄膜晶体管T6导通，第五P型低温多晶硅薄膜晶体管T5关闭，输入信号GAS1的高电平信号输出为高电平的第n级级传信号，第一N型金属氧化物薄膜晶体管T10导通输出低电平的扫描信号G(n)。

[0060] 第一节点上拉阶段t4，第n‑1级级传信号S(n‑1)为低电平信号，第一时钟信号XCK为高电平信号，第二时钟信号CK为低电平信号。第一P型低温多晶硅薄膜晶体管T1关闭，第一电容器C1维持第一节点Q的电势为高电平，第二P型低温多晶硅薄膜晶体管T2关闭。第七P型低温多晶硅薄膜晶体管T7关闭，第八P型低温多晶硅薄膜晶体管T8关闭，第二电容器C2维持第二节点P的电势为低电平，第六P型低温多晶硅薄膜晶体管T6导通，第五P型低温多晶硅薄膜晶体管T5导通，输入信号GAS1的高电平信号输出至第一节点Q，第一节点Q的电势上拉。

[0061] 需要说明的是，充电阶段t1、输出阶段t2、下拉阶段t3以及第一节点上拉阶段t4依次进行且组成一个驱动周期。由于在输出阶段t2，第三P型低温多晶硅薄膜晶体管T3具有快速的上拉能力，在下拉阶段t3，第一N型金属氧化物薄膜晶体管T10具有快速的下拉能力，保证高电平的扫描信号和低电平的扫描信号能交替快速地输出，栅极驱动电路能高频地输出扫描信号，有利于显示面板实现高频显示，配合显示面板的像素电路能实现低频或超低频显示，使得显示面板能实现高频低频的动态显示。

[0062] 在本实施例中，如图1所示，解复用电路40包括多条数据总线、多个第一类开关Demux1、多个第二类开关Demux2，多条数据总线包括数据总线I1、数据总线I2、数据总线I3以及数据总线I4，多个第一类开关Demux1与第一类控制信号线连接，多个第二类开关Demux2与第二类控制信号线连接，相邻两条数据总线传输的数据信号的极性相反，每条数据总线与一个第一类开关Demux1和一个第二类开关Demux2连接，与同一个数据总线连接的第一类开关Demux1和第二类开关Demux2中的一者与第一类数据线D(m)连接且另一者和与第一类数据线D(m)相邻的第二类数据线D(m+1)连接。第一类开关Demux1与第二类开关Demux2均为P型低温多晶硅薄膜晶体管，即解复用电路40中的晶体管为P型低温多晶硅薄膜晶体管，以使解复用电路40的制程满足柔性显示面板的低温制程要求的同时，使得解复用电路40中的晶体管与栅极驱动电路20中的晶体管相同，有利于简化制程。

[0063] 如图4所示，其为本申请另一实施例解复用电路的平面示意图。图4所示解复用电路40与图1所示解复用电路基本相似，不同之处在于，解复用电路40还包括第三类开关Demux3，第三类开关Demux3为P型低温多晶硅薄膜晶体管，每条数据总线与一个第一类开关Demux1、一个第二类开关Demux2以及一个第三类开关Demux3连接，第一类开关Demux1和第三类开关Demux3均与第一类数据线D(m)和第二类数据线中的一者连接，第二类开关Demux2与第一类数据线D(m)和第二类数据线D(m+1)中的另一者连接。

[0064] 如图5所示，其为本申请另一实施例解复用电路的平面示意图。图5所示解复用电路与图4所示解复用电路基本相似，不同之处在于，解复用电路还包括第四类开关Demux4、第五类开关Demux5以及第六类开关Demux6，第四类开关Demux4、第五类开关Demux5以及第六类开关Demux6均为P型低温多晶硅薄膜晶体管，每条数据总线与一个第一类开关Demux1、一个第二类开关Demux2、一个第三类开关Demux3、一个第四类开关Demux4、一个第五类开关Demux5以及一个第六类开关Demux6连接，第一类开关Demux1、第三类开关Demux3以及第五类开关Demux5均与第一类数据线和第二类数据线中的一者连接，第二类开关Demux2、第四类开关Demux4以及第六类开关Demux6均与第一类数据线和第二类数据线中的另一者连接。

[0065] 如图6及图7所示，图6为图1所示显示面板的显示区的截面示意图，图7为图1所示显示面板的外围区的截面示意图。结合图6和图7可知，显示面板100包括基板101、缓冲层102、P型低温多晶硅有源层103、第一栅极绝缘层104、第一金属层105、层间绝缘层106、第二金属层107、第二栅极绝缘层108、N型金属氧化物有源层109、第三金属层110、第一钝化层
111、平坦化层112、公共电极层113、第二钝化层114以及像素电极层115。

[0066] 在本实施例中，基板101为聚酰亚胺层。由于基板101为聚酰亚胺层，聚酰亚胺层在高温制程下性能会受影响，故基板101上的膜层需要在低温制程下制备得到。

[0067] 在本实施例中，缓冲层102位于显示面板100的显示区100a和外围区100b，且缓冲层102设置于基板101上。缓冲层102的制备材料为氮化硅或氧化硅中的至少一种。

[0068] 在本实施例中，P型低温多晶硅有源层103设置于缓冲层102上，P型低温多晶硅有源层103位于显示面板100的显示区100a和外围区100b，P型低温多晶硅有源层103包括上述栅极驱动电路20中的第一P型低温多晶硅薄膜晶体管T1的有源层、第二P型低温多晶硅薄膜晶体管T2的有源层、第三P型低温多晶硅薄膜晶体管T3的有源层、第四P型低温多晶硅薄膜晶体管T4的有源层、第五P型低温多晶硅薄膜晶体管T5的有源层、第六P型低温多晶硅薄膜晶体管T6的有源层、第七P型低温多晶硅薄膜晶体管T7的有源层、第八P型低温多晶硅薄膜晶体管T8的有源层、第九P型低温多晶硅薄膜晶体管T9的有源层以及解复用电路40中的晶体管的有源层。P型低温多晶硅有源层103不需要进行轻掺杂，使得避免采用高温制程，且减少需要的光罩数目。

[0069] 在本实施例中，第一栅极绝缘层104位于显示面板100的显示区100a和外围区100b，且第一栅极绝缘层104覆盖P型低温多晶硅有源层103和缓冲层102。第一栅极绝缘层
104的制备材料为氮化硅或氧化硅中的至少一种。

[0070] 在本实施例中，第一金属层105设置于第一栅极绝缘层104上，第一金属层105包括第一P型低温多晶硅薄膜晶体管T1至第九P型低温多晶硅薄膜晶体管T9的栅极，第一P型低温多晶硅薄膜晶体管T1至第九P型低温多晶硅薄膜晶体管T9的栅极1051均设置于外围区100b，第一金属层105还包括与第二N型金属氧化物薄膜晶体管T11的栅极、第一N型金属氧化物薄膜晶体管T10的栅极以及开关晶体管K的栅极连接的传输导线1052,传输导线1052设置显示区100a和外围区100b。第一金属层105的制备材料选自钼、铝、钛、铜、银以及镍中的至少一种。

[0071] 在本实施例中，层间绝缘层106位于显示面板100的显示区100a和外围区100b，层间绝缘层106覆盖第一金属层105和第一栅极绝缘层104。层间绝缘层106的制备材料为氮化硅和氧化硅中的至少一种。

[0072] 在本实施例中，第二金属层107设置于层间绝缘层106上，第二金属层107包括第一P型低温多晶硅薄膜晶体管T1至第九P型低温多晶硅薄膜晶体管T9的源漏电极1071，第一P型低温多晶硅薄膜晶体管T1至第九P型低温多晶硅薄膜晶体管T9的源漏电极1071通过贯穿层间绝缘层106和第一栅极绝缘层104的过孔与对应的低温多晶硅有源层接触，第二金属层107还包括第二N型金属氧化物薄膜晶体管T11以及第一N型金属氧化物薄膜晶体管T10的栅极1072、开关晶体管K的栅极1073，即P型低温多晶硅薄膜晶体管的源漏电极与N型金属氧化物薄膜晶体管的栅极同层设置，第二N型金属氧化物薄膜晶体管T11以及第一N型金属氧化物薄膜晶体管T10的栅极1072设置于外围区100b，开关晶体管K的栅极1073设置于显示区
100a。第二金属层107的制备材料选自钼、铝、钛、铜、银以及镍中的至少一种。

[0073] 在本实施例中，第二栅极绝缘层108位于显示区100a和外围区100b，第二栅极绝缘层108覆盖第二金属层107和层间绝缘层106。第二栅极绝缘层108的制备材料为氮化硅或氧化硅中的至少一种。

[0074] 在本实施例中，N型金属氧化物有源层109设置于第二栅极绝缘层108上，N型金属氧化物有源层109包括第二N型金属氧化物薄膜晶体管T11的有源层和第一N型金属氧化物薄膜晶体管T10的有源层1091、开关晶体管K的有源层1092。N型金属氧化物有源层109的制备材料为铟镓锌氧化物。

[0075] 在本实施例中，第三金属层110设置于N型金属氧化物有源层109和第二栅极绝缘层108，第三金属层110包括第二N型金属氧化物薄膜晶体管T11和第一N型金属氧化物薄膜晶体管T10的源漏电极1101、开关晶体管K的源漏电极1102，第三金属层110还包括触控引线1103。第三金属层110选自钼、铝、钛、铜、银以及镍中的至少一种。在外围区100b，N型金属氧化物薄膜晶体管的源极与对应电性连接的P型低温多晶硅薄膜晶体管的漏极通过贯穿第二栅极绝缘层108的过孔连接。

[0076] 在本实施例中，第一钝化层111位于显示区100a和外围区100b，第一钝化层111覆盖第三金属层110和第二栅极绝缘层108。第一钝化层111的制备材料选自氮化硅和氧化硅中的至少一种。

[0077] 在本实施例中，平坦化层112位于显示区100a和外围区100b，平坦化层112设置于第一钝化层111上。平坦化层112为有机层。平坦化层112的制备材料为聚酰亚胺、聚丙烯酸酯等。

[0078] 在本实施例中，公共电极层113设置于平坦化层112上。公共电极层113包括多个公共电极，多个公共电极复用为触控电极，多个公共电极分时复用。多个公共电极与对应电性连接的触控走线1103通过贯穿平坦化层112和第一钝化层111的过孔电性连接。公共电极层113的制备材料为氧化铟锌。

[0079] 在本实施例中，第二钝化层114位于显示区100a和外围区100b，第二钝化层114覆盖公共电极层113和平坦化层112，第二钝化层114的制备材料选自氮化硅和氧化硅中的至少一种。

[0080] 在本实施例中，像素电极层115位于显示区100a，像素电极层115设置于第二钝化层114上，像素电极层115包括多个像素电极，像素电极与对应的开关晶体管K的漏极通过贯穿第二钝化层114、平坦化层112以及第一钝化层111的过孔连接。像素电极层115的制备材料为氧化铟锡。

[0081] 本实施例显示面板将P型低温多晶硅薄膜晶体管采用顶栅设计，N型金属氧化物薄膜晶体管采用底栅设计，P型低温多晶硅薄膜晶体管的源漏电极与N型金属氧化物薄膜晶体管的栅极同层设置，传输触控信号的触控走线与N型金属氧化物薄膜晶体管的源漏电极同层设置，公共电极复用为触控电极。由于P型低温多晶硅薄膜晶体管和N型金属氧化物薄膜晶体管均可以采用低温制程制备得到，满足柔性显示面板的低温制程要求，有利于显示面板实现柔性显示。

[0082] 以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。