垂直型JFET器件及其制备方法

摘要

本发明提供一种垂直型JFET器件及其制备方法，形成了贯穿第一导电类型体区、第二导电类型体区，且与第一导电类型外延层相接触的第一导电类型沟道区，从而通过第一导电类型沟道区，可精确的优化垂直型JFET器件的沟道区宽度，以在缩小垂直型JFET器件面积的同时，可以调整垂直型JFET器件的夹断电压，以进一步提高器件的集成度和设计的灵活性。

权利要求

1.一种垂直型JFET器件的制备方法，其特征在于，包括以下步骤：提供第一导电类型衬底；

于所述第一导电类型衬底上形成第一导电类型外延层；

于所述第一导电类型外延层中形成第二导电类型体区；

于所述第二导电类型体区中形成第一导电类型体区；

形成沟槽，所述沟槽贯穿所述第一导电类型体区、第二导电类型体区，且所述沟槽显露所述第一导电类型外延层；

于所述沟槽中形成第一导电类型沟道区；

于所述第二导电类型体区中形成第二导电类型体接触区，以及于所述第一导电类型沟道区中形成第一导电类型体接触区；

于所述第一导电类型外延层上形成介质层；

图形化所述介质层，形成接触孔，所述接触孔包括显露所述第一导电类型体接触区的第一接触孔，以及显露所述第二导电类型体接触区的第二接触孔；

形成金属结构，所述金属结构包括填充所述第一接触孔的源极金属结构，以及填充所述第二接触孔的栅极金属结构。

2.根据权利要求1所述的垂直型JFET器件的制备方法，其特征在于：所述第一导电类型体接触区的掺杂浓度大于所述第一导电类型沟道区的掺杂浓度，且所述第一导电类型沟道区的掺杂浓度大于所述第一导电类型体区的掺杂浓度。

3.根据权利要求1所述的垂直型JFET器件的制备方法，其特征在于：在形成所述第一导电类型外延层与形成所述第二导电类型体区的步骤之间，还包括形成牺牲层的步骤；在形成所述第一导电类型体区、第一导电类型沟道区、第一导电类型体接触区及第二导电类型体接触区的各步骤之前均分别还包括形成阻挡层的步骤。

4.根据权利要求1所述的垂直型JFET器件的制备方法，其特征在于：所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。

5.根据权利要求1所述的垂直型JFET器件的制备方法，其特征在于：所述第一导电类型衬底的下方还设置有漏极金属层。

6.根据权利要求1所述的垂直型JFET器件的制备方法，其特征在于：所述金属结构包括填充接触孔的欧姆接触金属柱以及位于所述介质层上与所述欧姆接触金属柱相接触的金属层。

7.一种垂直型JFET器件，其特征在于，所述垂直型JFET器件包括：第一导电类型衬底；

第一导电类型外延层，所述第一导电类型外延层位于所述第一导电类型衬底上；

第二导电类型体区，所述第二导电类型体区位于所述第一导电类型外延层中；

第一导电类型体区，所述第一导电类型体区位于所述第二导电类型体区中；

沟槽，所述沟槽贯穿所述第一导电类型体区、第二导电类型体区，且所述沟槽显露所述第一导电类型外延层；

第一导电类型沟道区，所述第一导电类型沟道区填充所述沟槽；

第二导电类型体接触区，所述第二导电类型体接触区位于所述第二导电类型体区中，以及第一导电类型体接触区，所述第一导电类型体接触区位于所述第一导电类型沟道区中；

介质层，所述介质层位于所述第一导电类型外延层上；

接触孔，所述接触孔包括显露所述第一导电类型体接触区的第一接触孔，以及显露所述第二导电类型体接触区的第二接触孔；

金属结构，所述金属结构包括填充所述第一接触孔的源极金属结构，以及填充所述第二接触孔的栅极金属结构。

8.根据权利要求7所述的垂直型JFET器件，其特征在于：所述第一导电类型体接触区的掺杂浓度大于所述第一导电类型沟道区的掺杂浓度，且所述第一导电类型沟道区的掺杂浓度大于所述第一导电类型体区的掺杂浓度。

9.根据权利要求7所述的垂直型JFET器件，其特征在于：所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。

10.根据权利要求7所述的垂直型JFET器件，其特征在于：所述第一导电类型衬底的下方还设置有漏极金属层。

说明书

垂直型JFET器件及其制备方法

技术领域

[0001] 本发明属于半导体领域，涉及一种垂直型JFET器件及其制备方法。

背景技术

[0002] 结型场效应晶体管（Junction Field Effect Transistor，JFET）是一种具有放大功能的三端有源器件，其工作原理是通过电压改变沟道的导电性来实现对输出电流的控
制。与表面型MOSFET不同的是，JFET的沟道处于半导体内部，沟道中的载流子不受半导体表
面效应的影响，因此迁移率较高，噪声较低。

[0003] JFET按照其导电路径划分，可以分为垂直型JFET（VJFET）及水平型JFET（LJFET），其中，LJFET的导电路径是横向的，即源漏都分布在正面，而VJFET的导电路径是纵向的，即
漏端经常被设置在衬底背面。由于LJFET的夹断较为困难，夹断电压通常较高，不易调节，且
器件面积较大，从而VJFET在器件集成度上具有较大的优势。

[0004] 目前，现有的VJFET器件的结构一般如图1所示，其包括N型衬底1、N型外延层2、P型体区（p‑body）3、P有源区4、N有源区6、接触孔7、介质层8及源极金属9。由于该VJFET器件为
常开型器件，当VJFET器件需要夹断时，需要在P型体区3与N型外延层2之间施加反偏电压，
以使得相邻的P型体区3之间的沟道区5产生耗尽层，且当耗尽层随着反偏电压的升高而逐
渐展宽时，沟道区5的有效导通沟道将变得越来越窄，当沟道区5全部被耗尽时，VJFET器件
的导通沟道则被关断，该VJFET器件则呈现关断的高阻状态，对应的反偏电压被称为JFET器
件的夹断电压。然而，该VJFET器件的沟道区5的掺杂浓度不能调整，且沟道区5的宽度是一
个定值，没有优化空间，所以垂直型JFET器件的面积仍不能达到理想需求。

[0005] 因此，提供一种垂直型JFET器件及其制备方法，实属必要。

发明内容

[0006] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种垂直型JFET器件及其制造方法，用于解决现有技术中垂直型JFET器件的沟道区掺杂浓度及宽度难以调整的问
题。

[0007] 为实现上述目的及其他相关目的，本发明提供一种垂直型JFET器件的制备方法，包括以下步骤：

[0008] 提供第一导电类型衬底；

[0009] 于所述第一导电类型衬底上形成第一导电类型外延层；

[0010] 于所述第一导电类型外延层中形成第二导电类型体区；

[0011] 于所述第二导电类型体区中形成第一导电类型体区；

[0012] 形成沟槽，所述沟槽贯穿所述第一导电类型体区、第二导电类型体区，且所述沟槽显露所述第一导电类型外延层；

[0013] 于所述沟槽中形成第一导电类型沟道区；

[0014] 于所述第二导电类型体区中形成第二导电类型体接触区，以及于所述第一导电类型沟道区中形成第一导电类型体接触区；

[0015] 于所述第一导电类型外延层上形成介质层；

[0016] 图形化所述介质层，形成接触孔，所述接触孔包括显露所述第一导电类型体接触区的第一接触孔，以及显露所述第二导电类型体接触区的第二接触孔；

[0017] 形成源极金属结构，所述源极金属结构包括填充所述第一接触孔的第一源极金属结构，以及填充所述第二接触孔的第二源极金属结构。

[0018] 可选地，所述第一导电类型体接触区的掺杂浓度大于所述第一导电类型沟道区的掺杂浓度，且所述第一导电类型沟道区的掺杂浓度大于所述第一导电类型体区的掺杂浓
度。

[0019] 可选地，在形成所述第一导电类型外延层与形成所述第二导电类型体区的步骤之间，还包括形成牺牲层的步骤；在形成所述第一导电类型体区、第一导电类型沟道区、第一
导电类型体接触区及第二导电类型体接触区之前还包括形成阻挡层的步骤。

[0020] 可选地，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。

[0021] 可选地，所述第一导电类型衬底的下方还设置有漏极金属层。

[0022] 可选地，所述源极金属结构包括填充接触孔的欧姆接触金属柱以及位于所述介质层上与所述欧姆接触金属柱相接触的源极金属层。

[0023] 本实施例还提供一种垂直型JFET器件，所述垂直型JFET器件包括：

[0024] 第一导电类型衬底；

[0025] 第一导电类型外延层，所述第一导电类型外延层位于所述第一导电类型衬底上；

[0026] 第二导电类型体区，所述第二导电类型体区位于所述第一导电类型外延层中；

[0027] 第一导电类型体区，所述第一导电类型体区位于所述第二导电类型体区中；

[0028] 沟槽，所述沟槽贯穿所述第一导电类型体区、第二导电类型体区，且所述沟槽显露所述第一导电类型外延层；

[0029] 第一导电类型沟道区，所述第一导电类型沟道区填充所述沟槽；

[0030] 第二导电类型体接触区，所述第二导电类型体接触区位于所述第二导电类型体区中，以及第一导电类型体接触区，所述第一导电类型体接触区位于所述第一导电类型沟道
区中；

[0031] 介质层，所述介质层位于所述第一导电类型外延层上；

[0032] 接触孔，所述接触孔包括显露所述第一导电类型体接触区的第一接触孔，以及显露所述第二导电类型体接触区的第二接触孔；

[0033] 源极金属结构，所述源极金属结构包括填充所述第一接触孔的第一源极金属结构，以及填充所述第二接触孔的第二源极金属结构。

[0034] 可选地，所述第一导电类型体接触区的掺杂浓度大于所述第一导电类型沟道区的掺杂浓度，且所述第一导电类型沟道区的掺杂浓度大于所述第一导电类型体区的掺杂浓
度。

[0035] 可选地，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。

[0036] 可选地，所述第一导电类型衬底的下方还设置有漏极金属层。

[0037] 如上所述，本发明的垂直型JFET器件及其制备方法，形成了贯穿第一导电类型体区、第二导电类型体区，且与第一导电类型外延层相接触的第一导电类型沟道区，从而通过
第一导电类型沟道区，可精确的优化垂直型JFET器件的沟道区宽度，以在缩小垂直型JFET
器件面积的同时，可以调整垂直型JFET器件的夹断电压，以进一步提高器件的集成度和设
计的灵活性。

附图说明

[0038] 图1显示为现有技术中的垂直型JFET器件的结构示意图。

[0039] 图2显示为本发明实施例中形成第一导电类型外延层及牺牲层后的结构示意图。

[0040] 图3显示为本发明实施例中去除牺牲层后的结构示意图。

[0041] 图4显示为本发明实施例中形成第二导电类型体区及第一阻挡层后的结构示意图。

[0042] 图5显示为本发明实施例中形成第一导电类型体区后的结构示意图。

[0043] 图6显示为本发明实施例中形成第二阻挡层及沟槽后的结构示意图。

[0044] 图7显示为本发明实施例中形成第一导电类型沟道区及第三阻挡层后的结构示意图。

[0045] 图8显示为本发明实施例中形成第一导电类型体接触区及第二导电类型体接触区后的结构示意图。

[0046] 图9显示为本发明实施例中形成介质层及接触孔后的结构示意图。

[0047] 图10显示为本发明实施例中形成欧姆接触金属柱后的结构示意图。

[0048] 图11显示为本发明实施例中形成源极金属层后的结构示意图。

[0049] 元件标号说明

[0050] 1‑N型衬底；2‑N型外延层；3‑P型体区；4‑P有源区；5‑沟道区；6‑N有源区；7‑接触孔；8‑介质层；9‑源极金属；100‑N型衬底；200‑N型外延层；300‑P型体区；400‑N型体区；501‑
沟槽；500‑N型沟道区；600‑P型体接触区；700‑N型体接触区；800‑介质层；801‑接触孔；901‑
欧姆接触金属柱；902‑源极金属层；110‑牺牲层；210‑第一阻挡层；220‑第二阻挡层；230‑第
三阻挡层。

具体实施方式

[0051] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。

[0052] 如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际
制作中应包含长度、宽度及深度的三维空间尺寸。

[0053] 为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解
到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的
其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也
可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。

[0054] 在本申请的上下文中，所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之
间的实施例，这样第一和第二特征可能不是直接接触。

[0055] 需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘
制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能
更为复杂。

[0056] 本实施例提供一种垂直型JFET器件的制备方法，包括以下步骤：

[0057] S1：提供第一导电类型衬底；

[0058] S2：于所述第一导电类型衬底上形成第一导电类型外延层；

[0059] S3：于所述第一导电类型外延层中形成第二导电类型体区；

[0060] S4：于所述第二导电类型体区中形成第一导电类型体区；

[0061] S5：形成沟槽，所述沟槽贯穿所述第一导电类型体区、第二导电类型体区，且所述沟槽显露所述第一导电类型外延层；

[0062] S6：于所述沟槽中形成第一导电类型沟道区；

[0063] S7：于所述第二导电类型体区中形成第二导电类型体接触区，以及于所述第一导电类型沟道区中形成第一导电类型体接触区；

[0064] S8：于所述第一导电类型外延层上形成介质层；

[0065] S9：图形化所述介质层，形成接触孔，所述接触孔包括显露所述第一导电类型体接触区的第一接触孔，以及显露所述第二导电类型体接触区的第二接触孔；

[0066] S10：形成源极金属结构，所述源极金属结构包括填充所述第一接触孔的第一源极金属结构，以及填充所述第二接触孔的第二源极金属结构。

[0067] 所述垂直型JFET器件的制备并非局限于此，具体制备步骤可根据需要进行适应性的调整，以下结合附图2 附图11，对本实施例中的所述垂直型JFET器件的制备作进一步的
~
介绍。

[0068] 首先，进行步骤S1，提供第一导电类型衬底。

[0069] 具体的，所述第一导电类型可为N型，则对应的所述第二导电类型为P型；或所述第一导电类型为P型，则对应的所述第二导电类型为N型。参阅图2，本实施例中，所述第一导电
类型选为N型衬底100，所述N型衬底100可以为掺杂的硅衬底，也可以为掺杂的蓝宝石衬底，
甚至可以为掺杂的硅褚衬底，此处不作过分限制。

[0070] 接着，进行步骤S2，于所述第一导电类型衬底上形成第一导电类型外延层。

[0071] 具体的，参阅图2，本实施例中，在所述N型衬底100上形成N型外延层200。优选的，在形成所述第一导电类型外延层之后，还包括形成牺牲层的步骤。即在形成所述N型外延层
200之后，可在所述N型外延层200的表面形成有一层牺牲层110，其中，所述牺牲层110可选
择采用干法热氧工艺在950℃下形成的厚度为500Å的氧化硅，且在形成所述牺牲层110之
后，可通过湿法刻蚀去除所述牺牲层110，从而可获得具有较好质量的硅表面，如图3。

[0072] 接着，进行步骤S3，于所述第一导电类型外延层中形成第二导电类型体区。

[0073] 具体的，参阅图4，可通过在所述N型外延层200中注入三价的硼B元素，以在所述N型外延层200中形成P型体区300，其中，B元素的注入能量可为120KEV，剂量可为E13，以形成
深推阱P型体区300，但所述注入元素、能量及剂量并非局限于此，如也可采用铟元素或镓元
素等进行P型掺杂。

[0074] 接着，进行步骤S4，于所述第二导电类型体区中形成第一导电类型体区。

[0075] 具体的，参阅图4及图5，本实施例中，优选在形成N型体区400之前还包括形成第一阻挡层210的步骤，而后在所述第一阻挡层210的表面形成图形化的光刻胶（未图示），以形
成制备所述N型体区400的工艺窗口，且通过所述光刻胶及第一阻挡层210的遮挡，从而可通
过所述工艺窗口注入五价元素以进行N型掺杂，如进行磷、砷元素的掺杂等，以形成所述N型
体区400，同时通过所述第一阻挡层210的遮挡可避免对器件其他区域的损伤。本实施例中，
通过注入磷P 元素形成所述N型体区400，其中，注入能量为80KEV，剂量为E13，以形成浅推
阱N型体区400，但所述N型掺杂的元素、能量及计量等可根据需要进行选择，此处不作过分
限制，以及所述第一阻挡层210可选用氧化硅材质，但并非局限于此。

[0076] 接着，进行步骤S5，形成沟槽，所述沟槽贯穿所述第一导电类型体区、第二导电类型体区，且所述沟槽显露所述第一导电类型外延层。

[0077] 具体的，如图6所示，本实施例中，优选在形成沟槽501之前还包括形成第二阻挡层220的步骤，而后在所述第二阻挡层220的表面形成图形化的光刻胶（未图示），以形成制备
所述沟槽501的工艺窗口，且通过所述第二阻挡层220的遮挡，从而可避免对器件的其他区
域的损伤。其中，所述第二阻挡层220可选氧化硅材质，但并非局限于此。本实施例中，在所
述P型体区300的表面沉积有厚度为3000Å的氧化硅层以作为遮挡层，但所述第二阻挡层220
的材质及厚度并非局限于此。进行刻蚀后，形成的所述沟槽501的底部显露所述N型外延层
200，且所述沟槽501的侧壁显露所述P型体区300及N型体区400。

[0078] 接着，进行步骤S6，于所述沟槽中形成第一导电类型沟道区。

[0079] 具体的，参阅图7，本实施例中利用外延技术在所述沟槽501内形成填充所述沟槽501的N型沟道区500，从而可形成与所述N型外延层200、P型体区300及N型体区400均相接触
的所述N型沟道区500，以通过所述N型沟道区500，可精确的优化所述垂直型JFET器件的沟
道区宽度，以在缩小所述垂直型JFET器件面积的同时，可以调整所述垂直型JFET器件的夹
断电压，以进一步的提高器件的集成度和设计的灵活性。

[0080] 接着，进行步骤S7，于所述第二导电类型体区中形成第二导电类型体接触区，以及于所述第一导电类型沟道区中形成第一导电类型体接触区。

[0081] 具体的，如图8，本实施例中，优选在形成P型体接触区600及N型体接触区700之前，还包括形成第三阻挡层230的步骤，而后在所述第三阻挡层230的表面形成图形化的光刻胶
（未图示），以形成制备所述P型体接触区600及N型体接触区700的工艺窗口，且通过所述第
三阻挡层230的遮挡，从而可避免对器件的其他区域的损伤。所述第三阻挡层230可选氧化
硅材质，但并非局限于此。本实施例中，在所述P型体区300的表面沉积厚度为500Å的氧化硅
层以作为遮挡层，但所述第三阻挡层230的材质及厚度并非局限于此。而后在所述P型体区
300的顶部通过离子注入形成所述P型体接触区600，以及在所述N型沟道区500的顶部通过
离子注入形成所述N型体接触区700。

[0082] 作为示例，所述第一导电类型体接触区的掺杂浓度大于所述第一导电类型沟道区的掺杂浓度，且所述第一导电类型沟道区的掺杂浓度大于所述第一导电类型体区的掺杂浓
度。

[0083] 具体的，如图8所示，为提供所述N型沟道区500的导通能力，优选掺杂浓度的关系为所述N型体接触区700＞所述N型沟道区500＞所述N型体区400。有关所述N型体接触区
700、N型沟道区500及N型体区400的具体掺杂浓度可根据需要进行设定，此处不作过分限
制。

[0084] 接着，进行步骤S8，于所述第一导电类型外延层上形成介质层，以及进行步骤S9，图形化所述介质层，形成接触孔，所述接触孔包括显露所述第一导电类型体接触区的第一
接触孔，以及显露所述第二导电类型体接触区的第二接触孔。

[0085] 具体的，如图9所示，于所述P型体区300的表面形成介质层800，并图形化所述介质层800，以在所述介质层800中形成贯穿所述介质层800的接触孔801，其中，所述接触孔801
包括显露所述N型体接触区700的第一接触孔以及显露所述P型体接触区600的第二接触孔。
所述介质层800可采用氧化硅、氮化硅等，具体材质、厚度等此处不作过分限制。

[0086] 接着，进行步骤S10，形成源极金属结构，所述源极金属结构包括填充所述第一接触孔的第一源极金属结构，以及填充所述第二接触孔的第二源极金属结构。

[0087] 具体的，如图10及图11所示，本实施例中，所述源极金属结构包括填充所述接触孔801的欧姆接触金属柱901以及位于所述介质层800上且与所述欧姆接触金属柱901相接触
的源极金属层902，且所述源极金属结构之间由所述介质层800绝缘隔离。

[0088] 其中，参阅图10，所述欧姆接触金属柱901可采用CVD工艺制备，如可在所述接触孔801中依次沉积厚度为400Å的TI和500Å的TIN，以形成金属过渡层，然后填充金属钨，以形成
所述欧姆接触金属柱901。而后，参阅图11，在所述介质层800的表面沉积金属层，并进行选
择性刻蚀，形成图形化的与所述欧姆接触金属柱901相接触的源极金属层902， 有关所述欧
姆接触金属柱901及源极金属层902的材质、分布、结构及制备方法等此处不作过分限制。

[0089] 作为示例，还可包括在所述第一导电类型衬底的下方形成漏极金属层的步骤，即可在所述N型衬底100的底面形成漏极金属层（未图示），有关所述漏极金属层的材质及厚度
此处不作过分限制。

[0090] 本实施例还提供一种垂直型JFET器件，所述垂直型JFET器件可采用上述制备方法形成，但并非局限于此。

[0091] 具体的，所述垂直型JFET器件包括第一导电类型衬底、第一导电类型外延层、第二导电类型体区、第一导电类型体区、沟槽、第一导电类型沟道区、第二导电类型体接触区、第
一导电类型体接触区、介质层、接触孔及源极金属结构。其中，所述第一导电类型外延层位
于所述第一导电类型衬底上，所述第二导电类型体区位于所述第一导电类型外延层中，所
述第一导电类型体区位于所述第二导电类型体区中，所述沟槽贯穿所述第一导电类型体
区、第二导电类型体区，且所述沟槽显露所述第一导电类型外延层，所述第一导电类型沟道
区填充所述沟槽，所述第二导电类型体接触区位于所述第二导电类型体区中，所述第一导
电类型体接触区位于所述第一导电类型沟道区中，所述介质层位于所述第一导电类型外延
层上，所述接触孔包括显露所述第一导电类型体接触区的第一接触孔，以及显露所述第二
导电类型体接触区的第二接触孔，所述源极金属结构包括填充所述第一接触孔的第一源极
金属结构，以及填充所述第二接触孔的第二源极金属结构。

[0092] 参阅图2 图11，本实施例中，所述第一导电类型为N型，所述第二导电类型为P型，~
但并非的局限于此，在另一实施例中，所述第一导电类型也可为P型，所述第二导电类型则
为N型。

[0093] 具体的，本实施例中，所述垂直型JFET器件包括N型衬底100、N型外延层200、P型体区300、N型体区400、沟槽501、N型沟道区500、P型体接触区600、N型体接触区700、介质层
800、接触孔801及源极金属结构。

[0094] 其中，所述N型外延层200位于所述N型衬底100上，所述P型体区300位于所述N型外延层200中，所述N型体区400位于所述P型体区300中，所述沟槽501贯穿所述N型体区400及P
型体区300，且所述沟槽501显露所述N型外延层200，所述N型沟道区500填充所述沟槽501，
所述P型体接触区600位于所述P型体区300中，所述N型体接触区700位于所述N型沟道区500
中，所述介质层800位于所述N型外延层200上，所述接触孔801包括显露所述N型体接触区
700的第一接触孔，以及显露所述P型体接触区600的第二接触孔，所述源极金属结构包括填
充所述第一接触孔以及填充所述第二接触孔的欧姆接触金属柱901以及位于所述介质层
800表面上且与所述欧姆接触金属柱901相接触的源极金属层902。

[0095] 作为示例，所述第一导电类型体接触区的掺杂浓度大于所述第一导电类型沟道区的掺杂浓度，且所述第一导电类型沟道区的掺杂浓度大于所述第一导电类型体区的掺杂浓
度。即掺杂浓度的大小关系优选为所述N型体接触区700＞所述N型沟道区500＞所述N型体
区400，以提供所述N型沟道区500的导通能力。

[0096] 作为示例，所述第一导电类型衬底的下方还可设置漏极金属层（未图示）。

[0097] 综上所述，本发明的垂直型JFET器件及其制备方法，形成了贯穿第一导电类型体区、第二导电类型体区，且与第一导电类型外延层相接触的第一导电类型沟道区，从而通过
第一导电类型沟道区，可精确的优化垂直型JFET器件的沟道区宽度，以在缩小垂直型JFET
器件面积的同时，可以调整垂直型JFET器件的夹断电压，以进一步提高器件的集成度和设
计的灵活性。

[0098] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。