基于片上数字反馈自校准系统的真随机数发生器转让专利
申请号 : CN202111045002.9
文献号 : CN113535124B
文献日 : 2021-12-14
发明人 : 赵晓锦 , 郝嘉诚 , 梁胜权 , 罗逸安
申请人 : 深圳大学
摘要 :
权利要求 :
1.一种基于片上数字反馈自校准系统的真随机数发生器,其特征在于,包括噪声数字化电路、偏置判断电路、自校准逻辑电路及后处理电路;
所述噪声数字化电路包括第一反相单元、第二反相单元、仲裁器、第一电容阵列及第二电容阵列;所述第一反相单元的输入端与所述第二反相单元的输入端相连接并作为信号输入端接收时钟信号;所述第一反相单元的输出端与所述仲裁器的第一输入端及所述第一电容阵列的一端相连接,所述第一电容阵列的另一端接地,所述第二反相单元的输出端与所述仲裁器的第二输入端及所述第二电容阵列的一端相连接,所述第二电容阵列的另一端接地,所述仲裁器的输出端用于输出初始随机数;所述噪声数字化电路用于将两路反相器链在输入所述时钟信号作用下产生的抖动和噪声的延迟差异输出为初始随机数;
所述后处理电路的第一输入端连接所述仲裁器的输出端、其第二输入端连接所述信号输入端、其输出端用于输出增强随机数信号;所述后处理电路用于对所述初始随机数进行算法处理得到增强随机数信号并输出;
所述偏置判断电路的第一输入端连接所述仲裁器的输出端、其第二输入端连接初始化信号输入端、其第一偏置输出端用于输出第一偏置信号、其第二偏置输出端用于输出第二偏置信号,所述偏置判断电路的第二输入端用于输入初始化信号;所述偏置判断电路用于对原始随机数进行检测判断偏置方向从而输出第一偏置信号及第二偏置信号;
所述自校准逻辑电路的第一输入端及第二输入端均连接所述仲裁器的输出端、其第三输入端连接所述信号输入端、其第四信号输入端连接所述第二偏置输出端、其第五信号输入端连接所述第一偏置信号输出端;其第一控制输出端连接所述第一电容阵列的控制开关,通过输出第一控制信号控制接入所述第一反相单元的电容以补偿所述第一反相单元的额外延迟时间,其第二控制输出端连接所述第二电容阵列的控制开关,通过输出第二控制信号控制接入所述第二反相单元的电容以补偿所述第二反相单元的额外延迟时间,从而将所述第一反相单元及所述第二反相单元因工艺误差造成的延迟时间补偿至相等;所述自校准逻辑电路用于根据时钟信号及初始随机数对所述第一偏置信号及所述第二偏置信号进行校准得到第一控制信号及第二控制信号。
2.根据权利要求1所述的基于片上数字反馈自校准系统的真随机数发生器,其特征在于,所述第一反相单元及所述第二反相单元均由多个反相器进行串联组成。
3.根据权利要求1所述的基于片上数字反馈自校准系统的真随机数发生器,其特征在于,所述第一电容阵列及所述第二电容阵列均由数量相等的多个电容对组成,且所述第一电容阵列或所述第二电容阵列包含的电容对所对应的延迟时间依次成倍数增长。
4.根据权利要求3所述的基于片上数字反馈自校准系统的真随机数发生器,其特征在于,所述电容对均包含一个一端通过第一控制开关与所述第一反相单元的输出端相连接、另一端接地的第一电容,以及一个一端通过第二控制开关与所述第二反相单元的输出端相连接、另一端接地的第二电容;
所述第一电容阵列的每一电容对中的第一电容尺寸依次增加,每一电容对中第二电容的尺寸均相等;
所述第二电容阵列的每一电容对中第一电容的尺寸均相等,每一电容对中第二电容的尺寸依次增加。
5.根据权利要求4所述的基于片上数字反馈自校准系统的真随机数发生器,其特征在于,所述第一电容阵列的每一电容对中的第一控制开关及第二控制开关均与所述第一控制输出端相连接,以接收所述第一控制输出端输入的第一控制信号并对所述第一电容阵列中每一电容对分别进行通断控制,从而控制所述第一电容阵列对所述第一反相单元及所述第二反相单元的额外延迟时间的补偿时长;
所述第二电容阵列的每一电容对中的第一控制开关及第二控制开关均与所述第二控制输出端相连接,以接收所述第二控制输出端输入的第二控制信号并对所述第二电容阵列中每一电容对分别进行通断控制,从而控制所述第二电容阵列对所述第一反相单元及所述第二反相单元的额外延迟时间的补偿时长。
6.根据权利要求3或4所述的基于片上数字反馈自校准系统的真随机数发生器,其特征在于,所述电容对中的电容均为NMOS晶体管的栅极电容。
7.根据权利要求6所述的基于片上数字反馈自校准系统的真随机数发生器,其特征在于,所述噪声数字化电路、所述偏置判断电路、所述自校准逻辑电路及所述后处理电路均采用互补型金属氧化物半导体工艺制作得到。
8.根据权利要求1所述的基于片上数字反馈自校准系统的真随机数发生器,其特征在于,所述偏置判断电路包括触发器、第一或非门及第二或非门;
所述触发器的第一输入端连接所述仲裁器的输出端、其第二输入端连接所述初始化信号输入端、其第一输出端连接所述第一或非门的第一输入端、其第二输出端连接所述第二或非门的第二输入端;
所述第一或非门的第二输入端与所述第二或非门的第一输入端相连接用于输入重置信号;所述第一或非门的输出端作为所述偏置判断电路的第一偏置输出端输出第一偏置信号,所述第二或非门的输出端作为所述偏置判断电路的第二偏置输出端输出第二偏置信号。
9.根据权利要求1所述的基于片上数字反馈自校准系统的真随机数发生器,其特征在于,所述自校准逻辑电路包括第一加减计数器、第二加减计数器、复位逻辑器、第三或非门及第四或非门;
所述第一加减计数器的第一输入端连接所述仲裁器的输出端、其第二输入端连接所述信号输入端、其第三输入端与第一输出端之间串联设置所述复位逻辑器、其第四输出端连接所述第二加减计数器的第二输入端;
所述第二加减计数器的第一输入端连接所述仲裁器的输出端、其第一输出端连接所述第三或非门的第二输入端、其第二输出端连接所述第四或非门的第一输入端;
所述第三或非门的第一输入端连接所述第二偏置输出端、输出端连接所述第一电容阵列;
所述第四或非门的第二输入端连接所述第一偏置输出端、输出端连接所述第二电容阵列。
10.根据权利要求9所述的基于片上数字反馈自校准系统的真随机数发生器,其特征在于,所述第一加减计数器为四位加减计数器,所述第二加减计数器为十位加减计数器。
说明书 :
基于片上数字反馈自校准系统的真随机数发生器
技术领域
背景技术
域,为我们的生活提供便利和质量保障。然而,物联网在方便人们生活的同时,也存在着被
黑客攻击的风险,导致一系列的隐私问题和安全隐患,比如物理跟踪、个人特征侧写和非授
权访问。在医学上的部分应用,如血压监测仪、糖尿病监测器和心脏起搏器等,被远距离侵
入和篡改的后果甚至会危害生命安全。
性较低。如现有技术方法中可使用硬币大小的蓝牙设备对基于软件加密的物联网设备发送
并嵌入唯一标识符,成功侵入设备,证明了攻击此类加密方式的简易性。此外,软件加密往
往需要建立在操作系统上,这对物联网设备来说无疑增加了额外的成本。硬件加密通过在
芯片内建立复杂的电路,将软件层的算法移植到硬件层来实现,从而减少了对操作系统的
依赖。然而,基于硬件电路生成的密钥最终也要存储在非易失型存储器(Non‑volatile
memory, NVM)中使用,容易遭受破解泄露密钥。而且,算法本身的复杂性也导致了电路需要
消耗大量的硬件资源,增加了制造成本。因此,为物联网设备提供安全可靠、低成本、低功耗
的加密方案仍然是非常值得研究的技术。
联网安全解决方案。PUF是一项基于纳米尺寸器件工艺偏差的硬件安全原语技术,为物联网
设备加密问题提供了良好的解决方案。在制造工艺中,由于局部的掺杂浓度、光刻尺寸、薄
膜生长厚度等无法避免的纳米尺度工艺误差,相同版图制造的晶体管在阈值电压、宽长比、
等效阻抗等物理参数上是有差异。在制造完成后,芯片内部的物理特性就已经确定,PUF利
用这种硬件上的物理特性生成了随机的密钥。与直接存储在NVM的密钥不同,PUF的输出取
决于随机的工艺偏差,这就使得PUF的输出不会像NVM一样容易被擦除和篡改。PUF如同芯片
的DNA,在芯片制造完成后输出就已经确定,并且将物理参数隐藏在芯片内部,防止泄露信
息。TRNG是一项利用纳米尺寸电路中的随机物理过程来获取随机数的硬件安全原语技术,
这些物理过程包括热噪声、时钟漂移、抖动、外部电磁、量子现象等。由于在纳米尺寸电路
中,这种物理过程难以捕捉和预测,所以TRNG具有不可预测性。在密码学上,TRNG是对称加
密、非对称加密等数据加密技术提升安全性的关键模块。数据在传输和存储过程中,用真随
机数对原始数据进行处理,从而将数据承载的信息被隐藏起来,即使攻击者窃取了数据也
获取不到有用的信息。此外,在PUF实施阶段,TRNG也可被用于切断PUF激励与响应的直接关
系,混淆强PUF的激励与响应之间的关系,从而抵抗机器学习攻击。
输出的真随机数进行后续加密处理的可靠性受到影响。因此现有技术方法中的真随机数发
生器存在使用可靠性不足的问题。
发明内容
号输入端接收时钟信号;所述第一反相单元的输出端与所述仲裁器的第一输入端及所述第
一电容阵列的一端相连接,所述第一电容阵列的另一端接地,所述第二反相单元的输出端
与所述仲裁器的第二输入端及所述第二电容阵列的一端相连接,所述第二电容阵列的另一
端接地,所述仲裁器的输出端用于输出初始随机数;所述噪声数字化电路用于将两路反相
器链在输入所述时钟信号作用下产生的抖动和噪声的延迟差异输出为初始随机数;
进行算法处理得到增强随机数信号并输出;
第二偏置信号,所述偏置判断电路的第二输入端用于输入初始化信号;所述偏置判断电路
用于对原始随机数进行检测判断偏置方向从而输出第一偏置信号及第二偏置信号;
号输入端连接所述第一偏置信号输出端;其第一控制输出端连接所述第一电容阵列的控制
开关,通过输出第一控制信号控制接入所述第一反相单元的电容以补偿所述第一反相单元
的额外延迟时间,其第二控制输出端连接所述第二电容阵列的控制开关,通过输出第二控
制信号控制接入所述第二反相单元的电容以补偿所述第二反相单元的额外延迟时间,从而
将所述第一反相单元及所述第二反相单元因工艺误差造成的延迟时间补偿至相等;所述自
校准逻辑电路用于根据时钟信号及初始随机数对所述第一偏置信号及所述第二偏置信号
进行校准得到第一控制信号及第二控制信号。
电容阵列包含的电容对所对应的延迟时间依次成倍数增长。
容,以及一个一端通过第二控制开关与所述第二反相单元的输出端相连接、另一端接地的
第二电容;
收所述第一控制输出端输入的第一控制信号并对所述第一电容阵列中每一电容对分别进
行通断控制,从而控制所述第一电容阵列对所述第一反相单元及所述第二反相单元的额外
延迟时间的补偿时长;
阵列中每一电容对分别进行通断控制,从而控制所述第二电容阵列对所述第一反相单元及
所述第二反相单元的额外延迟时间的补偿时长。
物半导体工艺制作得到。
第二或非门的第二输入端;
置信号,所述第二或非门的输出端作为所述偏置判断电路的第二偏置输出端输出第二偏置
信号。
端连接所述第二加减计数器的第二输入端;
反相单元、第二反相单元、仲裁器、第一电容阵列及第二电容阵列,噪声数字化电路用于将
两路反相器链在输入时钟信号作用下产生的抖动和噪声的差异输出为初始随机数,后处理
电路用于对初始随机数进行算法处理得到增强随机数信号并输出,偏置判断电路用于对原
始随机数进行检测判断偏置方向从而输出第一偏置信号及第二偏置信号,自校准逻辑电路
用于根据产生的第一偏置信号及第二偏置信号对两条反相器链因工艺误差而产生的信号
延迟进行校准得到第一控制信号及第二控制信号。上述的真随机数发生器,可在输入电压
大范围波动及温度大范围变化的情况下依然确保高随机性,大幅提高了使用可靠性。
附图说明
通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
具体实施方式
明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施
例,都属于本发明保护的范围。
体、步骤、操作、元素、组件和/或其集合的存在或添加。
文清楚地指明其它情况,否则单数形式的“一”、“一个”及“该”意在包括复数形式。
统的真随机数发生器的局部电路结构图;图3为本发明实施例提供的基于片上数字反馈自
校准系统的真随机数发生器的局部电路结构图。如图所示,一种基于片上数字反馈自校准
系统的真随机数发生器,包括噪声数字化电路11、偏置判断电路12、自校准逻辑电路13及后
处理电路H0。
端相连接并作为信号输入端接收时钟信号CLK,时钟信号即为一定频率的方形波信号,其波
形如图2左侧所示波信号,所述第一反相单元I的输出端与所述仲裁器Z0的第一输入端及所
述第一电容阵列CM1的一端相连接,所述第一电容阵列CM1的另一端接地,所述第二反相单元
I’的输出端与所述仲裁器Z0的第二输入端及所述第二电容阵列CM2的一端相连接,所述第二
电容阵列CM2的另一端接地,所述仲裁器Z0的输出端用于输出初始随机数OUT’;所述噪声数
字化电路用于将两路反相器链在输入所述时钟信号CLK作用下产生的抖动和噪声的延迟差
异输出为初始随机数OUT’,第一反相单元I及第二反相单元I’即分别对应上述的两条反相
器链。
单元I及第二反相单元I’的末端将会得到积累了反相器振荡噪声的两个时钟信号CLKA和
CLKB,并且将所得到的两个时钟信号CLKA和CLKB分别输入至仲裁器Z0的两个输入端,仲裁
器Z0的作用是根据CLKA和CLKB每一次上升沿来的先后顺序来输出高电平或低电平。
迟差异统计分布图,其中延迟时间单位为皮秒(ps),拟合的曲线符合高斯分布,此高斯分布
可采用公式(1)进行表示;
到达仲裁器Z0,仲裁器Z0输出的初始随机数OUT’为低电平信号,反之为初始随机数OUT’为高
电平信号。此时,OUT’输出为0的概率P(0)将接近50%,并且在NIST区域内(图4中虚线框内)
符合随机数的要求(±0.24σ)。
成,反相器I1的输入端即作为第一反相单元I的输入端,反相器In的输出端即作为第一反相
单元I的输出端,同样地,第二反相单元I’由反相器I’1、反相器I’2、…及反相器I’n串联组
成,第一反相单元I及第二反相单元I’的所包含反相器的数量相等,如本案具体实施例中第
一反相单元I及第二反相单元I’所包含的反相器的数量均为n。
依次成倍数增长。其中,所述电容对均包含一个一端通过第一控制开关与所述第一反相单
元I的输出端相连接、另一端接地的第一电容,以及一个一端通过第二控制开关与所述第二
反相单元I’的输出端相连接、另一端接地的第二电容,如图3所示,第一电容阵列CM1包含十
个电容对,每一电容对均包含两个电容,如第一电容对由第一电容CA0和第二电容CA’0组成,
第一电容CA0的一端通过第一控制开关K与所述第一反相单元I的输出端(A端)相连接、另一
端接地,第二电容CA’0的一端通过第一控制开关K’与所述第二反相单元I’的输出端(B端)
相连接、另一端接地。所述第一电容阵列CM1的每一电容对中的第一电容CA0尺寸依次增加,
每一电容对中第二电容CA’0的尺寸均相等;所述第二电容阵列CM2的每一电容对中第一电容
CA0的尺寸均相等,每一电容对中第二电容CA’0的尺寸依次增加。
控制信号S_A[9:0](其中包含十个子信号)并对所述第一电容阵列CM1中每一电容对分别进
行通断控制,从而控制所述第一电容阵列CM1对所述第一反相单元I及所述第二反相单元I’
的额外延迟时间的补偿时长,第一电容阵列CM1中每一电容对的第一控制开关及第二控制
开关即组成为第一电容阵列的控制开关;所述第二电容阵列CM2的每一电容对中的第一控
制开关K及第二控制开关K’均与所述第二控制输出端相连接,以接收所述第二控制输出端
输入的第二控制信号S_B[9:0] (其中包含十个子信号)并对所述第二电容阵列CM2中每一
电容对分别进行通断控制,从而控制所述第二电容阵列CM2对所述第一反相单元I及所述第
二反相单元I’的额外延迟时间的补偿时长,第二电容阵列CM2中每一电容对的第一控制开
关及第二控制开关即组成为第一电容阵列的控制开关。具体的,所述电容对中的电容均为
NMOS晶体管的栅极电容。其中,所述噪声数字化电路11、所述偏置判断电路12、所述自校准
逻辑电路13及所述后处理电路H0均采用互补型金属氧化物半导体工艺制作得到,从而实现
与其他采用互补型金属氧化物半导体工艺制作的电路元器件进行兼容,在更具体的实施例
中,可采用65nm 、1.2V低漏电工艺(low leakage)互补型金属氧化物半导体工艺(CMOS工
艺)制作得到本方案中涉及的各电路单元。
间,电容尺寸越大则延迟时间越长。若使用电容直接作为最小的延迟单元,通过二进制数控
制电容阵列的精度约为82ps/bit,这一精度较低,难以实现精确地将输出的电平信号控制
在NIST区域内的目的。本方案中采用了一种补偿式的电容阵列设计,图4所示即为第一电容
阵列CM(1 第二电容阵列CM2与第一电容阵列CM1对称设计),在给第一反相单元I的输出端增
加电容时,同时在第二反相单元I’的输出端补偿一个更小的电容,则第一控制信号S_A[9:
0]中的每一个子信号可同时控制一个电容对的通断,也即是一个电容对中包含的两个电容
同时接入电路或同时断开,则最终每一电容对所增加的电容精度为该电容对中所包含的两
个电容的差值,电容值越大则所补偿的额外延迟时间也越长,则第一电容阵列CM1中的每一
电容对在第一反相单元I的输出端所补偿的额外延迟时间,即为电容对对第一反相单元及
第二反相单元的额外延迟时间的补偿时长的差值,则第二电容阵列CM2中的每一电容对在
第二反相单元I的输出端所补偿的额外延迟时间,即为电容对对第一反相单元及第二反相
单元的额外延迟时间的补偿时长的差值。
的十个主延迟晶体管(图4中第一排电容)的栅极宽(W值)依次为90 nm、100 nm、120 nm、160
nm、240 nm、400 nm、720 nm、1360 nm、2640和5200nm,长度均为60nm,其所包含的十个延迟
补偿晶体管(图4中第二排电容)的栅极宽均为80(单位均为nm),长度均为60nm,则图4中第
一个电容对可补偿至第一反相单元I的输出端的额外延迟时间即与两个电容的栅极宽差
90‑80=10nm相对应,第二电容对可补偿至第一反相单元I的输出端的额外延迟时间即与两
个电容的栅极宽差100‑80=20nm相对应,第三电容对可补偿至第一反相单元I的输出端的额
外延迟时间即与两个电容的栅极宽差120‑80=40nm相对应,以此类推。第二电容阵列CM2中
电容的设计尺寸与第一电容阵列CM1相对称,也即是第二电容阵列CM2中第一排电容为十个
延迟补偿晶体管(尺寸均相同),第二排电容为十个主延迟晶体管(尺寸依次增加)。
1023的过程中,其作用下的CLKA和CLKB延迟变化如图5所示,由图中可知第一电容阵列CM1
的晶体管电容带来延迟时间的增长基本随S_A[9:0]数值的增长线性增加,且斜率约为
0.9ps/bit,这一精度大大优于传统技术方法中的82ps/bit。
输入至后处理电路H0,时钟信号CLK由第二输入端输入至后处理电路H0,所述后处理电路H0
用于对所述初始随机数OUT’进行算法处理得到增强随机数信号OUT并输出。其中,后处理电
路H0可以是由八个异或门进行串联连接所组成的八级异或链。
出端用于输出第二偏置信号reset_S_B,所述偏置判断电路12的第二输入端用于输入初始
化信号CLK_I;所述偏置判断电路用于对原始随机数OUT’进行检测判断偏置方向从而输出
第一偏置信号reset_S_A及第二偏置信号reset_S_B。
Cf_E连接所述初始化信号输入端、其第一输出端Cf_Q连接所述第一或非门NOR1的第一输入
端、其第二输出端Cf_Q_n连接所述第二或非门NOR2的第二输入端;所述第一或非门的第二
输入端与所述第二或非门的第一输入端相连接用于输入重置信号R;所述第一或非门NOR1
的输出端作为所述偏置判断电路12的第一偏置输出端输出第一偏置信号reset_S_A,所述
第二或非门NOR2的输出端作为所述偏置判断电路12的第二偏置输出端输出第二偏置信号
reset_S_B。其中,触发器Cf的第二输入端Cf_E用于输入初始化信号CLK_I,初始化信号CLK_
I可作为触发器Cf的开关信号,初始化信号CLK_I在触发器Cf开始工作时置于高电平并一直
保持。
中电容接通的具体位置(在上升沿来得更快的反相单元的一端增加电容,从而增加延迟时
间),从而让CLKA和CLKB上升沿到来的时间更接近。
五信号输入端连接所述第一偏置信号输出端;其第一控制输出端连接所述第一电容阵列
CM1以输出第一控制信号S_A[9:0]控制第一电容阵列CM1的延迟时间,其第二控制输出端连
接所述第二电容阵列CM2以输出第二控制信号S_B[9:0]控制第二电容阵列CM2的延迟时间;
所述自校准逻辑电路13用于根据时钟信号CLK及初始随机数OUT’对所述第一偏置信号
reset_S_A及所述第二偏置信号reset_S_B进行校准得到第一控制信号S_A[9:0]及第二控
制信号S_B[9:0]。其中,第一控制信号S_A[9:0]及第二控制信号S_B[9:0]均由十个子信号
组成,每一子信号可采用“0”或“1”进行表示,则10个子信号按顺序组合即可表示成10位二
进制数,10位二进制数的数值范围为[0,1023]。
输入端J1_a/s连接所述仲裁器Z0的输出端、其第二输入端J1_E连接所述信号输入端、其第三
输入端J1_reset与第一输出端J1_T之间串联设置所述复位逻辑器F、其第四输出端J1_co连接
所述第二加减计数器J2的第二输入端J2_E;所述第二加减计数器J2的第一输入端J2_a/s连接
所述仲裁器Z0的输出端、其第一输出端J2_Q连接所述第三或非门NOR3的第二输入端、其第二
输出端J2_Q_n连接所述第四或非门NOR4的第一输入端;所述第三或非门NOR3的第一输入端
连接所述第二偏置输出端、输出端连接所述第一电容阵列CM1;所述第四或非门NOR4的第二
输入端连接所述第一偏置输出端、输出端连接所述第二电容阵列CM2。其中,所述第一加减
计数器J1为四位加减计数器,所述第二加减计数器J2为十位加减计数器。
二控制信号S_B[9:0]均被置为低电平(数值均为0),进而断开了第一电容阵列CM1及第二电
容阵列CM2中所包含的所有电容。然后,输入方波CLK,若初始随机数OUT’为低电平,则表明
CLKA快于CLKB,应当在第一反相单元I的输出端增加电容,反之则在第二反相单元I’ 的输
出端增加电容。通过触发器Cf的一个上升沿,初始随机数 OUT’将会被保存在触发器Cf内。
最后,使R信号置0,就能通过第一偏置信号reset_S_A和第二偏置信号reset_S_B选择关闭
第一电容阵列CM1的输出端或第二电容阵列CM2的输出端中某一端的全部电容。
OUT’输出0和1的偏置情况,而十位加减计数器输出的Cnt10[9:0]及Cnt10_n[9:0],在分别
与reset_S_A及reset_S_B进行或非逻辑运算后,可以得到控制电容阵列的第一控制信号S_
A[9:0]和第二控制信号S_B[9:0]。图8为本发明实施例提供的基于片上数字反馈自校准系
统的真随机数发生器的自校准逻辑流程图,如图8所示,在偏置判断电路12完成判断后,假
设CLKA快于CLKB,则初始随机数OUT’为0,reset_S_A和reset_S_B分别为0、1,使S_B[9:0]
(B端电容开关)恒等于10’b0(10位二进制数表示的0),关闭了B端所有的电容,而S_A[9:0]
(A端电容开关)从10’b0(10位二进制数表示的0)开始计数。四位计数器起始值为4’b0(4位
二进制数表示的0),由于开始时判断了初始随机数OUT’是偏向输出0,计数器做加法。当四
位计数器的值为4’b1000(4位二进制数表示的1000)时,通过复位逻辑将四位计数器复位为
4’b0,同时其通过第四输出端J1_co输出一个进位脉冲给十位计数器的第二输入端J2_E,十
位计数器的第一输出端J2_Q将根据此时的初始随机数OUT’(为0)对Cnt10[9:0]做加法,而其
第二输出端J2_Q_n将对Cnt10_n[9:0]做减法,经过第三或非门NOR3及第四或非门NOR4后,将
对S_A[9:0] 做加法,从而使第一反相单元I的输出端电容值增加。只要初始随机数OUT’的
输出偏向于0,这个过程将一直持续,电容值将一直增加,延迟时间也将一直增加,直到CLKA
和CLKB两者的相位相差接近,P(0)很接近50%,进入NIST区域。此时初始随机数OUT’输出0、1
将在四位计数器里进行博弈,而十位计数器的输出值Cnt10[9:0]及Cnt10_n[9:0]也只在一
两位之间进行变化,达到相对稳定状态。另外,若CLKB快于CLKA,则初始随机数OUT’为1,偏
置判断阶段将使reset_S_A和reset_S_B分别为1、0,关闭第一反相单元I的输出端的所有电
容,此时,由于Cnt10[9:0]初始化为10’b0,与reset_S_B或非后将得到S_B[9:0]为10’
d1023,即第二反相单元I’的输出端的电容全部打开。原本CLKB快于CLKA的状态将在这些电
容的作用下使得CLKA快于CLKB,初始随机数OUT’还是输出0,十位计数器的第一输出端J2_Q
对cnt10[9:0]做加法,经过或非门后得到的S_B[9:0]将做减法,使B端电容减小,直到P(0)
趋近于50%。
准过程中随时间变化情况,其中深色线为Cnt10[9:0]的十进制值,浅色线为P(1),P(1)的值
是对每两百个初始随机数OUT’输出比特进行统计的概率结果。从图中可以观察到,Cnt10
[9:0]在电路校准开始后增加,经过一段时间后能保持稳定,此时CLKA和CLKB之间的固有延
迟基本已经被校正。从图中可以看到,P(1)偶尔会偏移NIST区域(两条横向虚线的中间区
域),主要原因有两个:第一、每次统计的数据总量较少,仅200bits;第二、电路中一些非随
机因素影响了初始随机数OUT’输出。因此,在初始随机数OUT’的基础上,使用后处理电路H0
(八级异或链)对其进行后处理,使输出的0、1值更加均匀,并减少非随机因素的影响,得到
最终输出增强随机数信号OUT。
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行制作得到,长和宽分别为112um、23um,整体面积约为2576um。通过模拟瞬态噪声,并且使
用蒙特卡洛仿真模拟工艺误差,可进一步获取基于上述工艺制作得到的TRNG的性能。
NIST测试、自相关检测和最小熵值H(X)。在VDD=1.2V&T=27℃下,通过蒙特卡洛仿真得到了
500Kbits的连续序列,并使用NIST Pub 800套件来评估其随机性,结果如表1所示。从表中
可以看出,所有项目的P值均大于0.01,并且全部项目通过了NIST测试,证明了该TRNG在常
温常压下输出序列的随机性是符合要求的。
列并无明显相关性。具体的,输出序列中共包含n个数值,取输出序列作为样本Xt,该样本包
含{ x1, x2, x3, ..., xn },从该输出序列中取另一样本Xt+1,该样本包含{ x2, x3,
x4..., xn}。在平稳性条件下,这两组样本的均值均可采用公式(2)计算得到:
两组样本之间的间隔值,也即是图9中横坐标值lag。
1.0V、VDD=1.2V和VDD=1.4V)、每40℃取一个温度点(即T=‑40℃、T=0℃、T=40℃、T=80℃和T=
120℃)组合成20种工作条件进行仿真,每个条件下获得10Kbits的01序列,分别用于NIST
Pub 800套件进行随机性检测,最终均通过检测。图10展示了TRNG在各个电压和温度条件下
生成随机数散斑图,其中黑色斑点为高电平,白色斑点为低电平。从图10中可以看到,在电
源电压范围VDD为0.8‑1.4V&温度范围为‑40‑120℃的条件下,TRNG能通过校准逻辑来补偿
两个反相单元的工艺偏差,从而将两个反相单元运行过程中的噪声和抖动数字化,最终输
出无规律的01序列(增强随机数信号OUT),这说明了本文设计的TRNG能够抵抗一定范围的
电源电压和温度变化,并且输出的01序列(增强随机数信号OUT)仍能保证较好的随机性。
下,TRNG还应尽可能地有更高的吞吐率和更低的能效,从而满足低功耗物联网设备中高速
的数据传输要求。图11中给出了在常温常压下(1.2V&27℃)下,TRNG的功率、能效与吞吐率
之间的变化关系。其中,在吞吐率为488Kbps时,TRNG的能效为1.23pJ/bit。随着吞吐率的升
高,能效逐渐降低。值得一提的是, TRNG的最高吞吐率达到250Mbps,此时电路的功率为
60.5uW,能效为0.24pJ/bit。
案TRNG的最高吞吐率大小为250Mbps,总体能效为0.24pJ/bit,能效在表中列出的各个设计
中表现最好。
反相单元、第二反相单元、仲裁器、第一电容阵列及第二电容阵列,噪声数字化电路用于将
两路反相器链在输入时钟信号作用下产生的抖动和噪声的差异输出为初始随机数,后处理
电路用于对初始随机数进行算法处理得到增强随机数信号并输出,偏置判断电路用于对原
始随机数进行检测判断偏置方向从而输出第一偏置信号及第二偏置信号,自校准逻辑电路
用于根据产生的第一偏置信号及第二偏置信号对两条反相器链因工艺误差而产生的信号
延迟进行校准得到第一控制信号及第二控制信号。上述的真随机数发生器,可在输入电压
大范围波动及温度大范围变化的情况下依然确保高随机性,大幅提高了使用可靠性。
换,这些修改或替换都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以权利
要求的保护范围为准。