显示装置、栅极驱动电路、移位寄存单元及其驱动方法

摘要

本公开提供一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法。该移位寄存单元包括：输入子电路，用于在所述时钟信号端的控制下控制所述信号输入端与所述第一节点连接；输出子电路，用于在所述第一节点的控制下控制所述第一电源端与所述信号输出端连接；第一输出下拉子电路，用于在所述第二节点的控制下对所述信号输出端进行下拉复位；第二输出下拉子电路，用于在所述第三节点的控制下对所述信号输出端进行下拉复位；控制子电路，用于控制所述第二节点以及所述第三节点的电位。本公开能够解决器件损坏的问题。

权利要求

1.一种移位寄存单元，其特征在于，包括：

输入子电路，与信号输入端、时钟信号端以及第一节点连接，用于在所述时钟信号端的控制下控制所述信号输入端与所述第一节点连接；

输出子电路，与第一电源端、所述第一节点以及信号输出端连接，用于在所述第一节点的控制下控制所述第一电源端与所述信号输出端连接；

第一输出下拉子电路，与第二节点以及所述信号输出端连接，用于在所述第二节点的控制下对所述信号输出端进行下拉复位；

第二输出下拉子电路，与第三节点以及所述信号输出端连接，用于在所述第三节点的控制下对所述信号输出端进行下拉复位；

控制子电路，用于控制所述第二节点以及所述第三节点的电位；

所述控制子电路包括：

第一控制子电路，与第一电平信号输入端、所述时钟信号端、所述第一节点、所述第二节点以及第二电源端连接，用于在所述第一电平信号输入端以及所述时钟信号端的控制下控制所述第二节点的电位，还用于在所述第一节点的控制下控制所述第二节点的电位；

所述控制子电路包括：

第一晶体管，所述第一晶体管的控制极与所述第一电平信号输入端连接，所述第一晶体管的第一极与所述时钟信号端连接；

第二晶体管，所述第二晶体管控制极与所述第一晶体管的第二极连接，所述第二晶体管的第一极与所述第一电平信号输入端连接，所述第二晶体管的第二极与所述第二节点连接；

第三晶体管，所述第三晶体管的控制极与所述信号输入端或所述第一节点连接，所述第三晶体管的第一极与所述第二电源端连接，所述第三晶体管的第二极与所述第二晶体管的控制极连接；

第四晶体管，所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述第二电源端连接，所述第四晶体管的第二极与所述第二节点连接；

所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管构成所述第一控制子电路。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述控制子电路还包括：第二控制子电路，与第二电平信号输入端、所述时钟信号端、所述第一节点、所述第三节点、以及所述第二电源端连接，用于在所述第二电平信号输入端以及所述时钟信号端的控制下控制所述第三节点的电位，还用于在所述第一节点的控制下控制所述第三节点的电位。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述控制子电路包括：第一晶体管，所述第一晶体管的控制极与所述第一电平信号输入端连接，所述第一晶体管的第一极与所述时钟信号端连接；

第二晶体管，所述第二晶体管控制极与所述第一晶体管的第二极连接，所述第二晶体管的第一极与所述第一电平信号输入端连接，所述第二晶体管的第二极与所述第二节点连接；

第三晶体管，所述第三晶体管的控制极与所述信号输入端或所述第一节点连接，所述第三晶体管的第一极与所述第二电源端连接，所述第三晶体管的第二极与所述第二晶体管的控制极连接；

第四晶体管，所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述第二电源端连接，所述第四晶体管的第二极与所述第二节点连接；

第五晶体管，所述第五晶体管的控制极与所述第二电平信号输入端连接，所述第五晶体管的第一极与所述时钟信号端连接，所述第三晶体管的第二极与所述第五晶体管的第二极连接；

第六晶体管，所述第六晶体管的控制极与所述第五晶体管的第二极连接，所述第六晶体管的第一极与所述第二电平信号输入端连接，所述第六晶体管的第二极与所述第三节点连接；

第七晶体管，所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述第二电源端连接，所述第七晶体管的第二极与所述第三节点连接；

其中，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管构成所述第一控制子电路，所述第三晶体管、所述第五晶体管、所述第六晶体管以及所述第七晶体管构成所述第二控制子电路。

4.根据权利要求1所述的移位寄存单元，其特征在于，所述信号输出端包括栅极信号输出端和级联信号输出端，所述输出子电路包括：第一输出子电路，与所述第一电源端、所述第一节点以及所述栅极信号输出端连接，用于在所述第一节点的控制下控制所述第一电源端与所述栅极信号输出端连接；

第二输出子电路，与所述第一电源端、所述第一节点以及所述级联信号输出端连接，用于在所述第一节点的控制下控制所述第一电源端与所述级联信号输出端连接。

5.根据权利要求4所述的移位寄存单元，其特征在于，所述第一输出子电路包括：第八晶体管，所述第八晶体管的控制极与所述第一节点连接，所述第八晶体管的第一极与所述第一电源端连接，所述第八晶体管的第二极与所述栅极信号输出端连接。

6.根据权利要求4所述的移位寄存单元，其特征在于，所述第二输出子电路包括：第九晶体管，所述第九晶体管的控制极与所述第一节点连接，所述第九晶体管的第一极与所述第一电源端连接，所述第九晶体管的第二极与所述级联信号输出端连接。

7.根据权利要求4所述的移位寄存单元，其特征在于，所述第一输出下拉子电路包括：第十晶体管，所述第十晶体管的控制极与所述第二节点连接，所述第十晶体管的第二极与所述栅极信号输出端连接；

第十一晶体管，所述第十一晶体管的控制极与所述第二节点连接，所述第十一晶体管的第一极与第三电源端连接，所述第十一晶体管的第二极与所述第十晶体管的第一极连接；

第十二晶体管，所述第十二晶体管的控制极与所述第二节点连接，所述第十二晶体管的第二极与所述级联信号输出端连接；

第十三晶体管，所述第十三晶体管的控制极与所述第二节点连接，所述第十三晶体管的第一极与第四电源端连接，所述第十三晶体管的第二极与所述第十二晶体管的第一极连接。

8.根据权利要求4所述的移位寄存单元，其特征在于，所述第二输出下拉子电路包括：第十四晶体管，所述第十四晶体管的控制极与所述第三节点连接，所述第十四晶体管的第二极与所述栅极信号输出端连接；

第十五晶体管，所述第十五晶体管的控制极与所述第三节点连接，所述第十五晶体管的第一极与第三电源端连接，所述第十五晶体管的第二极与所述第十四晶体管的第一极连接；

第十六晶体管，所述第十六晶体管的控制极与所述第三节点连接，所述第十六晶体管的第二极与所述级联信号输出端连接；

第十七晶体管，所述第十七晶体管的控制极与所述第三节点连接，所述第十七晶体管的第一极与第四电源端连接，所述第十七晶体管的第二极与所述第十六晶体管的第一极连接。

9.根据权利要求1所述的移位寄存单元，其特征在于，所述输入子电路包括：第十八晶体管，所述第十八晶体管的控制极与所述时钟信号端连接，所述第十八晶体管的第一极与所述信号输入端连接；

第十九晶体管，所述第十九晶体管的控制极与所述时钟信号端连接，所述第十九晶体管的第一极与所述第十八晶体管的第二极连接，所述第十九晶体管的第二极与所述第一节点连接。

10.根据权利要求9所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：漏电防护子电路，与所述第一节点、所述第一电源端以及所述第十八晶体管的第二极连接，用于在所述第一节点的控制下控制所述第一电源端与所述第十八晶体管的第二极连接。

11.根据权利要求10所述的移位寄存单元，其特征在于，所述漏电防护子电路包括：第二十晶体管，所述第二十晶体管的控制极与所述第一节点连接，所述第二十晶体管的第一极与所述第一电源端连接，所述第二十晶体管的第二极与所述第十八晶体管的第二极连接。

12.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：第一复位子电路，用于对所述第一节点进行复位；和/或

第二复位子电路，用于对所述第二节点进行复位；和/或

第三复位子电路，用于对所述第三节点进行复位。

13.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：第一储能子电路，连接于所述第一节点；和/或

第二储能子电路，连接于所述第二节点；和/或

第三储能子电路，连接于所述第三节点。

14.一种栅极驱动电路，其特征在于，包括多个级联的权利要求1‑13任一项所述的移位寄存单元。

15.一种显示装置，其特征在于，包括权利要求14所述的栅极驱动电路。

16.一种移位寄存单元的驱动方法，其特征在于，所述驱动方法采用权利要求1‑13任一项所述的移位寄存单元，所述驱动方法包括：使所述输入子电路在所述时钟信号端的控制下控制所述信号输入端与所述第一节点连接；

使所述输出子电路在所述第一节点的控制下控制所述第一电源端与所述信号输出端连接；

使所述第一输出下拉子电路在所述第二节点的控制下对所述信号输出端进行下拉复位；

使所述第二输出下拉子电路在所述第三节点的控制下对所述信号输出端进行下拉复位；

使所述控制子电路控制所述第二节点以及所述第三节点的电位。

说明书

显示装置、栅极驱动电路、移位寄存单元及其驱动方法

技术领域

[0001] 本公开涉及显示技术领域，尤其涉及一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法。

背景技术

[0002] 栅极驱动电路是有源矩阵有机发光二极体(Active Matrix Organic Light‑Emitting Diode，AMOLED)显示中一种重要的辅助电路。现有的栅极驱动电路包括多个级联的移位寄存单元。然而，设有该栅极驱动电路容易发生器件损坏的问题。

发明内容

[0003] 本公开的目的在于提供一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法，能够解决器件损坏的问题。

[0004] 根据本公开的一个方面，提供一种移位寄存单元，包括：

[0005] 输入子电路，与信号输入端、时钟信号端以及第一节点连接，用于在所述时钟信号端的控制下控制所述信号输入端与所述第一节点连接；

[0006] 输出子电路，与第一电源端、所述第一节点以及信号输出端连接，用于在所述第一节点的控制下控制所述第一电源端与所述信号输出端连接；

[0007] 第一输出下拉子电路，与第二节点以及所述信号输出端连接，用于在所述第二节点的控制下对所述信号输出端进行下拉复位；

[0008] 第二输出下拉子电路，与第三节点以及所述信号输出端连接，用于在所述第三节点的控制下对所述信号输出端进行下拉复位；

[0009] 控制子电路，用于控制所述第二节点以及所述第三节点的电位。

[0010] 进一步地，所述控制子电路包括：

[0011] 第一控制子电路，与第一电平信号输入端、所述时钟信号端、所述第一节点、所述第二节点以及第二电源端连接，用于在所述第一电平信号输入端以及所述时钟信号端的控制下控制所述第二节点的电位，还用于在所述第一节点的控制下控制所述第二节点的电位。

[0012] 进一步地，所述控制子电路包括：

[0013] 第一晶体管，所述第一晶体管的控制极与所述第一电平信号输入端连接，所述第一晶体管的第一极与所述时钟信号端连接；

[0014] 第二晶体管，所述第二晶体管控制极与所述第一晶体管的第二极连接，所述第二晶体管的第一极与所述第一电平信号输入端连接，所述第二晶体管的第二极与所述第二节点连接；

[0015] 第三晶体管，所述第三晶体管的控制极与所述信号输入端或所述第一节点连接，所述第三晶体管的第一极与所述第二电源端连接，所述第三晶体管的第二极与所述第二晶体管的控制极连接；

[0016] 第四晶体管，所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述第二电源端连接，所述第四晶体管的第二极与所述第二节点连接；

[0017] 所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管构成所述第一控制子电路。

[0018] 进一步地，所述控制子电路还包括：

[0019] 第二控制子电路，与第二电平信号输入端、所述时钟信号端、所述第一节点、所述第三节点、以及所述第二电源端连接，用于在所述第二电平信号输入端以及所述时钟信号端的控制下控制所述第三节点的电位，还用于在所述第一节点的控制下控制所述第三节点的电位。

[0020] 进一步地，所述控制子电路包括：

[0021] 第一晶体管，所述第一晶体管的控制极与所述第一电平信号输入端连接，所述第一晶体管的第一极与所述时钟信号端连接；

[0022] 第二晶体管，所述第二晶体管控制极与所述第一晶体管的第二极连接，所述第二晶体管的第一极与所述第一电平信号输入端连接，所述第二晶体管的第二极与所述第二节点连接；

[0023] 第三晶体管，所述第三晶体管的控制极与所述信号输入端或所述第一节点连接，所述第三晶体管的第一极与所述第二电源端连接，所述第三晶体管的第二极与所述第二晶体管的控制极连接；

[0024] 第四晶体管，所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述第二电源端连接，所述第四晶体管的第二极与所述第二节点连接；

[0025] 第五晶体管，所述第五晶体管的控制极与所述第二电平信号输入端连接，所述第五晶体管的第一极与所述时钟信号端连接，所述第三晶体管的第二极与所述第五晶体管的第二极连接；

[0026] 第六晶体管，所述第六晶体管的控制极与所述第五晶体管的第二极连接，所述第六晶体管的第一极与所述第二电平信号输入端连接，所述第六晶体管的第二极与所述第三节点连接；

[0027] 第七晶体管，所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述第二电源端连接，所述第七晶体管的第二极与所述第三节点连接；

[0028] 其中，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管构成所述第一控制子电路，所述第三晶体管、所述第五晶体管、所述第六晶体管以及所述第七晶体管构成所述第二控制子电路。

[0029] 进一步地，所述信号输出端包括栅极信号输出端和级联信号输出端，所述输出子电路包括：

[0030] 第一输出子电路，与所述第一电源端、所述第一节点以及所述栅极信号输出端连接，用于在所述第一节点的控制下控制所述第一电源端与所述栅极信号输出端连接；

[0031] 第二输出子电路，与所述第一电源端、所述第一节点以及所述级联信号输出端连接，用于在所述第一节点的控制下控制所述第一电源端与所述级联信号输出端连接。

[0032] 进一步地，所述第一输出子电路包括：

[0033] 第八晶体管，所述第八晶体管的控制极与所述第一节点连接，所述第八晶体管的第一极与所述第一电源端连接，所述第八晶体管的第二极与所述栅极信号输出端连接。

[0034] 进一步地，所述第二输出子电路包括：

[0035] 第九晶体管，所述第九晶体管的控制极与所述第一节点连接，所述第九晶体管的第一极与所述第一电源端连接，所述第九晶体管的第二极与所述级联信号输出端连接。

[0036] 进一步地，所述第一输出下拉子电路包括：

[0037] 第十晶体管，所述第十晶体管的控制极与所述第二节点连接，所述第十晶体管的第二极与所述栅极信号输出端连接；

[0038] 第十一晶体管，所述第十一晶体管的控制极与所述第二节点连接，所述第十一晶体管的第一极与第三电源端连接，所述第十一晶体管的第二极与所述第十晶体管的第一极连接；

[0039] 第十二晶体管，所述第十二晶体管的控制极与所述第二节点连接，所述第十二晶体管的第二极与所述级联信号输出端连接；

[0040] 第十三晶体管，所述第十三晶体管的控制极与所述第二节点连接，所述第十三晶体管的第一极与第四电源端连接，所述第十三晶体管的第二极与所述第十二晶体管的第一极连接。

[0041] 进一步地，所述第二输出下拉子电路包括：

[0042] 第十四晶体管，所述第十四晶体管的控制极与所述第三节点连接，所述第十四晶体管的第二极与所述栅极信号输出端连接；

[0043] 第十五晶体管，所述第十五晶体管的控制极与所述第三节点连接，所述第十五晶体管的第一极与第三电源端连接，所述第十五晶体管的第二极与所述第十四晶体管的第一极连接；

[0044] 第十六晶体管，所述第十六晶体管的控制极与所述第三节点连接，所述第十六晶体管的第二极与所述级联信号输出端连接；

[0045] 第十七晶体管，所述第十七晶体管的控制极与所述第三节点连接，所述第十七晶体管的第一极与第四电源端连接，所述第十七晶体管的第二极与所述第十六晶体管的第一极连接。

[0046] 进一步地，所述输入子电路包括：

[0047] 第十八晶体管，所述第十八晶体管的控制极与所述时钟信号端连接，所述第十八晶体管的第一极与所述信号输入端连接；

[0048] 第十九晶体管，所述第十九晶体管的控制极与所述时钟信号端连接，所述第十九晶体管的第一极与所述第十八晶体管的第二极连接，所述第十九晶体管的第二极与所述第一节点连接。

[0049] 进一步地，所述移位寄存单元还包括：

[0050] 漏电防护子电路，与所述第一节点、所述第一电源端以及所述第十八晶体管的第二极连接，用于在所述第一节点的控制下控制所述第一电源端与所述第十八晶体管的第二极连接。

[0051] 进一步地，所述漏电防护子电路包括：

[0052] 第二十晶体管，所述第二十晶体管的控制极与所述第一节点连接，所述第二十晶体管的第一极与所述第一电源端连接，所述第二十晶体管的第二极与所述第十八晶体管的第二极连接。

[0053] 进一步地，所述移位寄存单元还包括：

[0054] 第一复位子电路，用于对所述第一节点进行复位；和/或

[0055] 第二复位子电路，用于对所述第二节点进行复位；和/或

[0056] 第三复位子电路，用于对所述第三节点进行复位。

[0057] 进一步地，所述移位寄存单元还包括：

[0058] 第一储能子电路，连接于所述第一节点；和/或

[0059] 第二储能子电路，连接于所述第二节点；和/或

[0060] 第三储能子电路，连接于所述第三节点。

[0061] 根据本公开的一个方面，提供一种栅极驱动电路，包括多个级联的上述的移位寄存单元。

[0062] 根据本公开的一个方面，提供一种显示装置，包括上述的栅极驱动电路。

[0063] 根据本公开的一个方面，提供一种移位寄存单元的驱动方法，所述驱动方法采用上述的移位寄存单元，所述驱动方法包括：

[0064] 使所述输入子电路在所述时钟信号端的控制下控制所述信号输入端与所述第一节点连接；

[0065] 使所述输出子电路在所述第一节点的控制下控制所述第一电源端与所述信号输出端连接；

[0066] 使所述第一输出下拉子电路在所述第二节点的控制下对所述信号输出端进行下拉复位；

[0067] 使所述第二输出下拉子电路在所述第三节点的控制下对所述信号输出端进行下拉复位；

[0068] 使所述控制子电路控制所述第二节点以及所述第三节点的电位。

[0069] 本公开的显示装置、栅极驱动电路、移位寄存单元及其驱动方法，第一输出下拉子电路在第二节点的控制下对信号输出端进行下拉复位，第二输出下拉子电路在第三节点的控制下对信号输出端进行下拉复位，通过控制子电路控制第二节点和第三节点的电位，从而可以使第一输出下拉子电路和第二输出下拉子电路交替对信号输出端进行下拉复位，解决由于单个输出下拉子电路长时间工作所导致的器件损坏的问题，提高第一输出下拉子电路和第二输出下拉子电路的长时间工作信赖性。

附图说明

[0070] 图1是本公开实施方式的移位寄存单元的框图。

[0071] 图2是本公开实施方式的移位寄存单元的另一框图。

[0072] 图3是本公开实施方式的移位寄存单元的电路图。

[0073] 图4是本公开实施方式的第一电平信号输入端以及第一电平信号输入端的工作时序图。

[0074] 图5是本公开实施方式的移位寄存单元处于第一种工作模式下的工作时序图。

[0075] 图6是本公开实施方式的移位寄存单元处于第二种工作模式下的工作时序图。

[0076] 图7是本公开实施方式的栅极驱动电路的示意图。

[0077] 图8是本公开实施方式的像素驱动电路的示意图。

[0078] 附图标记说明：

[0079] 输入子电路1

[0080] 控制子电路2

[0081] 第一控制子电路201

[0082] 第二控制子电路202

[0083] 输出子电路3

[0084] 第一输出子电路301

[0085] 第二输出子电路302

[0086] 第一输出下拉子电路4

[0087] 第二输出下拉子电路5

[0088] 漏电防护子电路6

[0089] 第一储能子电路7

[0090] 第二储能子电路8

[0091] 第三储能子电路9

[0092] 移位寄存单元100

[0093] 信号输入端CR

[0094] 时钟信号端CKA

[0095] 栅极信号输出端OUT

[0096] 级联信号输出端CR

[0097] 第一电源端V1

[0098] 第二电源端V2

[0099] 第三电源端V3

[0100] 第四电源端V4

[0101] 第一电平信号输入端VDDA

[0102] 第二电平信号输入端VDDB

[0103] 第一节点Q

[0104] 第二节点QB‑1

[0105] 第三节点QB‑2

具体实施方式

[0106] 这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。

[0107] 在本公开使用的术语是仅仅出于描述特定实施方式的目的，而非旨在限制本公开。除非另作定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本公开说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

[0108] 本公开中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

[0109] 在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

[0110] 在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

[0111] 本公开实施方式提供一种移位寄存单元。如图1所示，该移位寄存单元可以包括输入子电路1、输出子电路3、第一输出下拉子电路4、第二输出下拉子电路5以及控制子电路2，其中：

[0112] 该输入子电路1与信号输入端CR、时钟信号端CKA以及第一节点Q连接，用于在时钟信号端CKA的控制下控制信号输入端CR与第一节点Q连接。该输出子电路3与第一电源端V1、第一节点Q以及信号输出端连接，用于在第一节点Q的控制下控制第一电源端V1与信号输出端连接。该第一输出下拉子电路4与第二节点QB‑1以及信号输出端连接，用于在第二节点QB‑1的控制下对信号输出端进行下拉复位。该第二输出下拉子电路5与第三节点QB‑2以及信号输出端连接，用于在第三节点QB‑2的控制下对信号输出端进行下拉复位。该控制子电路2用于控制第二节点QB‑1以及第三节点QB‑2的电位。

[0113] 本公开实施方式的移位寄存单元，第一输出下拉子电路4在第二节点QB‑1的控制下对信号输出端进行下拉复位，第二输出下拉子电路5在第三节点QB‑2的控制下对信号输出端进行下拉复位，通过控制子电路2控制第二节点QB‑1和第三节点QB‑2的电位，从而可以使第一输出下拉子电路4和第二输出下拉子电路5交替对信号输出端进行下拉复位，避免由于单个输出下拉子电路长时间工作所导致的器件损坏的问题。

[0114] 下面对本公开实施方式的移位寄存单元的各部分进行详细说明：

[0115] 如图2和图3所示，该输入子电路1与信号输入端CR、时钟信号端CKA以及第一节点Q连接，用于在时钟信号端CKA的控制下控制信号输入端CR与第一节点Q连接。举例而言，该输入子电路1可以包括第十八晶体管T18和第十九晶体管T19。该第十八晶体管T18的控制极与时钟信号端CKA连接，第十八晶体管T18的第一极与信号输入端CR连接。该第十九晶体管T19的控制极与时钟信号端CKA连接，第十九晶体管T19的第一极与第十八晶体管T18的第二极连接，第十九晶体管T19的第二极与所述第一节点Q连接。本公开实施方式的移位寄存单元还可以包括第一复位子电路。该第一复位子电路用于对第一节点Q进行复位。本公开实施方式的移位寄存单元还可以包括漏电防护子电路6。该漏电防护子电路6可以与第一节点Q、第一电源端V1以及第十八晶体管T18的第二极连接，用于在第一节点Q的控制下控制第一电源端V1与第十八晶体管T18的第二极连接。举例而言，该漏电防护子电路6可以包括第二十晶体管T20。该第二十晶体管T20的控制极与第一节点Q连接，第二十晶体管T20的第一极与第一电源端V1连接，第二十晶体管T20的第二极与第十八晶体管T18的第二极连接。上述第十八晶体管T18的第二极以及第二十晶体管T20的第二极均连接于第四节点N。上述的第一电源端V1能够恒定输出高电压。

[0116] 如图2和图3所示，该输出子电路3与第一电源端V1、第一节点Q以及信号输出端连接，用于在第一节点Q的控制下控制第一电源端V1与信号输出端连接。具体地，该输出子电路3可以包括第一输出子电路301和第二输出子电路302。该第一输出子电路301与第一电源端V1、第一节点Q以及栅极信号输出端OUT连接，用于在第一节点Q的控制下控制第一电源端V1与栅极信号输出端OUT连接。该栅极信号输出端OUT输出的信号可以为像素驱动子电路中的发光控制信号。举例而言，该第一输出子电路301可以包括第八晶体管T8。该第八晶体管T8的控制极与第一节点Q连接，第八晶体管T8的第一极与第一电源端V1连接，第八晶体管T8的第二极与栅极信号输出端OUT连接。该第二输出子电路302与第一电源端V1、第一节点Q以及级联信号输出端CR连接，用于在第一节点Q的控制下控制第一电源端V1与级联信号输出端CR连接。举例而言，该第二输出子电路302可以包括第九晶体管T9。该第九晶体管T9的控制极与第一节点Q连接，第九晶体管T9的第一极与第一电源端V1连接，第九晶体管T9的第二极与级联信号输出端CR连接。

[0117] 如图2和图3所示，该第一输出下拉子电路4与第二节点QB‑1以及信号输出端连接，用于在第二节点QB‑1的控制下对信号输出端进行下拉复位。举例而言，该第一输出下拉子电路4可以包括第十晶体管T10、第十一晶体管T11、第十二晶体管T12以及第十三晶体管T13。该第十晶体管T10的控制极与第二节点QB‑1连接，第十晶体管T10的第二极与栅极信号输出端OUT连接。该第十一晶体管T11的控制极与第二节点QB‑1连接，第十一晶体管T11的第一极与第三电源端V3连接，第十一晶体管T11的第二极与第十晶体管T10的第一极连接。该第十二晶体管T12的控制极与第二节点QB‑1连接，第十二晶体管T12的第二极与级联信号输出端CR连接。该第十三晶体管T13的控制极与第二节点QB‑1连接，第十三晶体管T13的第一极与第四电源端V4连接，第十三晶体管T13的第二极与第十二晶体管T12的第一极连接。上述的第三电源端V3能够恒定输出低电压，上述第四电源端V4能够恒定输出低电压。本公开实施方式的移位寄存单元还可以包括第二复位子电路，用于对第二节点QB‑1进行复位。此外，第十一晶体管T11的第二极以及第十晶体管T10的第一极均连接于上述的第四节点N。第十三晶体管T13的第二极以及第十二晶体管T12的第一极均连接于上述的第四节点N。

[0118] 如图2和图3所示，该第二输出下拉子电路5与第三节点QB‑2以及信号输出端连接，用于在第三节点QB‑2的控制下对信号输出端进行下拉复位。举例而言，该第二输出下拉子电路5可以包括第十四晶体管T14、第十五晶体管T15、第十六晶体管T16以及第十七晶体管T17。该第十四晶体管T14的控制极与第三节点QB‑2连接，第十四晶体管T14的第二极与栅极信号输出端OUT连接。该第十五晶体管T15的控制极与第三节点QB‑2连接，第十五晶体管T15的第一极与第三电源端V3连接，第十五晶体管T15的第二极与第十四晶体管T14的第一极连接。该第十六晶体管T16的控制极与第三节点QB‑2连接，第十六晶体管T16的第二极与级联信号输出端CR连接。该第十七晶体管T17的控制极与第三节点QB‑2连接，第十七晶体管T17的第一极与第四电源端V4连接，第十七晶体管T17的第二极与第十六晶体管T16的第一极连接。本公开实施方式的移位寄存单元还可以包括第三复位子电路，用于对第三节点QB‑2进行复位。此外，第十五晶体管T15的第二极与第十四晶体管T14的第一极均连接于上述的第四节点N。第十七晶体管T17的第二极与第十六晶体管T16的第一极均连接于上述的第四节点N。

[0119] 如图2和图3所示，该控制子电路2用于控制第二节点QB‑1以及第三节点QB‑2的电位。该控制子电路2可以包括第一控制子电路201和第二控制子电路202，其中：

[0120] 该第一控制子电路201与第一电平信号输入端CR、时钟信号端CKA、第一节点Q、第二节点QB‑1、以及第二电源端V2连接，用于在第一电平信号输入端CR以及时钟信号端CKA的控制下控制第二节点QB‑1的电位，还用于在第一节点Q的控制下控制第二节点QB‑1的电位。具体地，该第一控制子电路201用于在第一电平信号输入端CR以及时钟信号端CKA的控制下控制第一电平信号输入端CR与第二节点QB‑1连接，还用于在第一节点Q的控制下控制第二电源端V2与第二节点QB‑1连接。举例而言，第一控制子电路201可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4。该第一晶体管T1的控制极与第一电平信号输入端CR连接，第一晶体管T1的第一极与时钟信号端CKA连接。该第二晶体管T2控制极与第一晶体管T1的第二极连接，第二晶体管T2的第一极与第一电平信号输入端CR连接，第二晶体管T2的第二极与第二节点QB‑1连接。该第三晶体管T3的控制极与信号输入端CR或第一节点Q连接，第三晶体管T3的第一极与第二电源端V2连接，第三晶体管T3的第二极与第二晶体管T2的控制极连接。该第四晶体管T4的控制极与第一节点Q连接，第四晶体管T4的第一极与第二电源端V2连接，第四晶体管T4的第二极与第二节点QB‑1连接。可知，该第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4构成反相子电路。上述的第二电源端V2可以与上述的第三电源端V3或第四电源端V4连接于同一个电源线。上述的第三晶体管T3的控制极与信号输入端CR连接，可以增加第一控制子电路201的输出由低压转为高压时的响应速度。

[0121] 该第二控制子电路202与第二电平信号输入端CR、时钟信号端CKA、第一节点Q、第三节点QB‑2、以及第二电源端V2连接，用于在第二电平信号输入端CR以及时钟信号端CKA的控制下控制第三节点QB‑2的电位，还用于在第一节点Q的控制下控制第三节点QB‑2的电位。具体地，该第二控制子电路202用于在第二电平信号输入端CR以及时钟信号端CKA的控制下控制第二电平信号输入端CR与第三节点QB‑2连接，还用于在第一节点Q的控制下控制第二电源端V2与第三节点QB‑2连接。举例而言，该第二控制子电路202可以包括第三晶体管T3、第五晶体管T5、第六晶体管T6以及第七晶体管T7。该第三晶体管T3的控制极与信号输入端CR或所述第一节点Q连接，第三晶体管T3的第一极与第二电源端V2连接。该第五晶体管T5的控制极与第二电平信号输入端CR连接，第五晶体管T5的第一极与时钟信号端CKA连接，第三晶体管T3的第二极与第五晶体管T5的第二极连接。该第六晶体管T6的控制极与第五晶体管T5的第二极连接，第六晶体管T6的第一极与第二电平信号输入端CR连接，第六晶体管T6的第二极与第三节点QB‑2连接。该第七晶体管T7的控制极与第一节点Q连接，第七晶体管T7的第一极与第二电源端V2连接，第七晶体管T7的第二极与第三节点QB‑2连接。该第三晶体管T3、第五晶体管T5、第六晶体管T6以及第七晶体管T7构成反相子电路。由上可知，该第一控制子电路201与第二控制子电路202均为反相子电路，且第一控制子电路201与第二控制子电路202共用第三晶体管T3，减少了移位寄存器单位所用的器件数量。

[0122] 此外，如图3所示，本公开实施方式的移位寄存单元还可以包括第一储能子电路7、第二储能子电路8、第三储能子电路9。该第一储能子电路7连接于第一节点Q。该第一储能子电路7可以包括第一电容C1。该第一电容C1的第一极可以与第一节点Q连接，该第一电容C1的第二极可以与信号输出端连接。其中，该第一电容C1的第二极可以与上述的级联信号输出端CR连接。该第二储能子电路8连接于第二节点QB‑1。该第二储能子电路8可以包括第二电容C2。该第二电容C2的第一极可以与第二节点QB‑1连接，该第一电容C1的第二极可以与第二电源端V2连接。该第三储能子电路9连接于第三节点QB‑2。该第三储能子电路9可以包括第三电容C3。该第三电容C3的第一极可以与第三节点QB‑2连接，该第三电容C3的第二极可以与第二电源端V2连接。

[0123] 图4示出了第一电平信号输入端CR和第二电平信号输入端CR的时序图。第一阶段M1表示显示画面的第20帧，第二阶段M2表示显示画面的第40帧，第三阶段M3表示显示画面的第60帧，第四阶段M4表示显示画面的第80帧，第五阶段M5表示显示画面的第100帧，第六阶段M6表示显示画面的第120帧。在第一阶段M1和第二阶段M2，第一电平信号输入端CR为LVGL，第二电平信号输入端CR为VGH；在第三阶段M3和第四阶段M4，第一电平信号输入端CR为VGH，第二电平信号输入端CR为LVGL；在第五阶段M5和第六阶段M6，第一电平信号输入端CR为LVGL，第二电平信号输入端CR为VGH。在第一电平信号输入端CR为VGH且第二电平信号输入端CR为LVGL时，移位寄存单元处于第一种工作模式；在第一电平信号输入端CR为LVGL且第二电平信号输入端CR1>为VGH时，移位寄存单元处于第二种工作模式。

[0124] 图5所示时序图为移位寄存单元在第一种工作模式下的工作时序图。下面结合图5所示的移位寄存单元的工作时序图对图3中的移位寄存单元的工作过程加以详细的说明，以上述所有晶体管均为N型薄膜晶体管为例，所有晶体管的导通电平均为高电平。其中，第一电源端V1为VGH，第二电源端V2以及第四电源端V4均为LVGL，第三电源端V3为VGL。

[0125] 如图3和图5所示，在第一阶段S1，信号输入端CR输出低电平，时钟信号端CKA先输出高电平，之后输出低电平，在时钟信号端CKA输出高电平的时段，第一晶体管T1、第二晶体管T2、第十八晶体管T18以及第十九晶体管T19打开，第一节点Q写入低电平，第二节点QB‑1写入高电平，第十二晶体管T12、第十三晶体管T13、第十晶体管T10、第十一晶体管T11均打开，级联信号输出端CR与第四电源端V4连接，栅极信号输出端OUT与第三电源端V3连接；在时钟信号端CKA输出低电平的时段，第二极晶体管、第十八晶体管T18以及第十九晶体管T19关闭，第一节点Q保持低电平状态，第二节点QB‑1保持高电平状态。

[0126] 如图3和图5所示，在第二阶段S2，信号输入端CR输出高电平，时钟信号端CKA输出低电平，第二极晶体管、第十八晶体管T18以及第十九晶体管T19保持关闭状态，第一节点Q保持低电平状态，第二极节点保持高电平状态。

[0127] 如图3和图5所示，在第三阶段S3，信号输入端CR输出高电平，时钟信号端CKA输出高电平，第十八晶体管T18和第十九晶体管T19打开，第一节点Q写入高电平，第九晶体管T9和第八晶体管T8打开，级联信号输出端CR与第一电源端V1连接，栅极信号输出端OUT与第一电源端V1连接；由于第一节点Q写入高电平，使第四晶体管T4打开，第二节点QB‑1与第二电源端V2连接，第二节点QB‑1写入低电平；

[0128] 如图3和图5所示，在第四阶段S4，时钟信号端CKA输出低电平，第十八晶体管T18和第十九晶体管T19关闭，由于第一电容C1的存在，使第一节点Q保持为高电平，第九晶体管T9和第八晶体管T8保持打开状态，级联信号输出端CR与第一电源端V1连接，栅极信号输出端OUT与第一电源端V1连接；第二晶体管T2断开，第二节点QB‑1保持低电平状态。

[0129] 如图3和图5所示，在第五阶段S5，时钟信号端CKA输出高电平，信号输入端CR输出低电平，第一晶体管T1、第二极晶体管、第十八晶体管T18以及第十九晶体管T19打开，第一节点Q写入低电平，第二节点QB‑1写入高电平。

[0130] 在上述的第一阶段S1至第五阶段S5中，由于第二电平信号输入端CR为LVGL，使第三节点QB‑2为低电平，第十四晶体管T14、第十五晶体管T15、第十六晶体管T16以及第十七晶体管T17处于关闭状态，即第二输出下拉子电路5处于非工作状态。此外，在第二节点QB‑1为低电平时，由于上述的第四电源端V4为LVGL且第三电源端V3为VGL，可以使第十晶体管T10在阈值电压为负时仍能保证有效的关闭状态。

[0131] 图6所示时序图为移位寄存单元在第二种工作模式下的工作时序图。下面结合图6所示的移位寄存单元的工作时序图对图3中的移位寄存单元的工作过程加以详细的说明，以上述所有晶体管均为N型薄膜晶体管为例，所有晶体管的导通电平均为高电平。其中，第一电源端V1为VGH，第二电源端V2以及第四电源端V4均为LVGL，第三电源端V3为VGL。与VGL相比，LVGL较大。

[0132] 如图3和图6所示，在第一阶段W1，信号输入端CR输出低电平，时钟信号端CKA先输出高电平，之后输出低电平，在时钟信号端CKA输出高电平的时段，第五晶体管T5、第六晶体管T6、第十八晶体管T18以及第十九晶体管T19打开，第一节点Q写入低电平，第三节点QB‑2写入高电平，第十二晶体管T12、第十三晶体管T13、第十晶体管T10、第十一晶体管T11均打开，级联信号输出端CR与第四电源端V4连接，栅极信号输出端OUT与第三电源端V3连接；在时钟信号端CKA输出低电平的时段，第二极晶体管、第十八晶体管T18以及第十九晶体管T19关闭，第一节点Q保持低电平状态，第三节点QB‑2保持高电平状态。

[0133] 如图3和图6所示，在第二阶段W2，信号输入端CR输出高电平，时钟信号端CKA输出低电平，第二极晶体管、第十八晶体管T18以及第十九晶体管T19保持关闭状态，第一节点Q保持低电平状态，第二极节点保持高电平状态。

[0134] 如图3和图6所示，在第三阶段W3，信号输入端CR输出高电平，时钟信号端CKA输出高电平，第十八晶体管T18和第十九晶体管T19打开，第一节点Q写入高电平，第九晶体管T9和第八晶体管T8打开，级联信号输出端CR与第一电源端V1连接，栅极信号输出端OUT与第一电源端V1连接；由于第一节点Q写入高电平，使第七晶体管T7打开，第三节点QB‑2与第二电源端V2连接，第三节点QB‑2写入低电平；

[0135] 如图3和图6所示，在第四阶段W4，时钟信号端CKA输出低电平，第十八晶体管T18和第十九晶体管T19关闭，由于第一电容C1的存在，使第一节点Q保持为高电平，第九晶体管T9和第八晶体管T8保持打开状态，级联信号输出端CR与第一电源端V1连接，栅极信号输出端OUT与第一电源端V1连接；第六晶体管T6断开，第三节点QB‑2保持低电平状态。

[0136] 如图3和图6所示，在第五阶段W5，时钟信号端CKA输出高电平，信号输入端CR输出低电平，第五晶体管T5、第二极晶体管、第十八晶体管T18以及第十九晶体管T19打开，第一节点Q写入低电平，第三节点QB‑2写入高电平。

[0137] 在上述的第一阶段W1至第五阶段W5中，由于第一电平信号输入端CR为LVGL，使第二节点QB‑1为低电平，第十晶体管T10、第十一晶体管T11、第十二晶体管T12以及第十三晶体管T13处于关闭状态，即第一输出下拉子电路4处于非工作状态。

[0138] 由上述移位寄存单元的工作过程可知，在移位寄存单元处于第一种工作模式时，第一输出下拉子电路4处于工作状态，第二输出下拉子电路5处于非工作状态；在移位寄存单元处于第二种工作模式时，第一输出下拉子电路4处于非工作状态，第二输出下拉子电路5处于工作状态，因此，通过使移位寄存单元在第一种工作模式和第二种工作模式之间切换，可以使第一输出下拉子电路4和第二输出下拉子电路5交替工作。在上述的信号输出端输出的脉冲信号中高电平脉宽较短时，需要本公开的移位寄存单元的第一输出下拉子电路
4或第二输出下拉子电路5处于工作状态，由于本公开的第一输出下拉子电路4和第二输出下拉子电路5可以交替工作，从而可以避免单个输出下拉子电路长期处于工作状态，可以防止单个输出下拉子电路中的晶体管长时间处于正压状态，避免单个输出下拉子电路中的晶体管的阈值电压(Vth)发生不可逆性的漂移，防止单个输出下拉子电路中的晶体管损坏。

[0139] 此外，在上述的第一种工作模式的第四阶段S4的后半段以及第二工作模式的第四阶段W4的后半段，信号输入端CR输出低电平，第一节点Q为高电平，本公开所设置的第二十晶体管T20将第一电源端V1与第十八晶体管T18的第二极连接，可以解决由于第十八晶体管T18以及第十九晶体管T19的阈值电压负漂所导致第一节点Q漏电的问题。

[0140] 在上述的第一种工作模式以及第二工作模式中，当栅极信号输出端OUT输出高电平时，由于第十一晶体管T11的第二极以及第十晶体管T10的第一极均连接于第四节点N，且第四节点N在第一节点Q的控制下与第一电源端V1连接，从而可以解决由于第十晶体管T10阈值电压负漂所导致的栅极信号输出端OUT漏电的问题，避免大电流的产生；同理，由于第十五晶体管T15的第二极与第十四晶体管T14的第一极均连接于上述的第四节点N，可以解决由于第十四晶体管T14阈值电压负漂所导致的栅极信号输出端OUT漏电的问题。当级联信号输出端CR输出高电平时，由于第十三晶体管T13的第二极以及第十二晶体管T12的第一极均连接于上述的第四节点N，且第四节点N在第一节点Q的控制下与第一电源端V1连接，从而可以解决由于第十二晶体管T12阈值电压负漂所导致的级联信号输出端CR漏电的问题，避免大电流的产生；同理，由于第十七晶体管T17的第二极与第十六晶体管T16的第一极均连接于上述的第四节点N，可以解决由于第十六晶体管T16阈值电压负漂所导致的级联信号输出端CR漏电的问题。

[0141] 本公开实施方式还提供一种栅极驱动电路。如图7所示，该栅极驱动电路可以包括多个级联的上述任一实施方式所述的移位寄存单元100。该栅极驱动电路中，相邻的所述移位寄存单元100中，前一个移位寄存单元100的级联信号输出端与后一个移位寄存单元100的信号输入端连接，用于为后一个移位寄存单元100提供输入信号。

[0142] 本公开实施方式还提供一种显示装置。该显示装置可以包括上述实施方式的栅极驱动电路。当然，该显示装置还可以包括像素驱动电路。如图8所示，该像素驱动电路可以包括扫描晶体管U1、驱动晶体管U3以及发光控制晶体管U4。该扫描晶体管U1的控制极连接数据写入控制信号端GATE1，以接收数据写入控制信号，该扫描晶体管U1的第一极与数据信号线DATA连接，该扫描晶体管U1的第二极与驱动晶体管U3的控制极连接；该发光控制晶体管U4用于接收发光控制信号EM，该发光控制晶体管U4的第一极与电源端VDD连接，该发光控制晶体管U4的第二极与驱动晶体管U3的第一极连接，该驱动晶体管U3的第二极与发光元件L0的第一极连接，发光元件L0的第二极与电源端VSS连接。上述的栅极信号输出端OUT输出的信号可以为所述的发光控制信号EM。该像素驱动电路还可以包括第四电容C4以及检测晶体管U2。该第四电容C4连接于发光元件L0的第一极与驱动晶体管U3的控制极之间。该检测晶体管U2的第一极与检测线SENSE连接，该检测晶体管U2的第二极与发光元件L0的第一极连接，该检测晶体管U2的控制极连接检测信号端GATE2，以接收检测信号。

[0143] 本公开实施方式还提供一种移位寄存单元的驱动方法。该驱动方法采用上述实施方式所述的移位寄存单元。该驱动方法可以包括：使输入子电路在时钟信号端的控制下控制信号输入端与第一节点连接；使输出子电路在第一节点的控制下控制第一电源端与信号输出端连接；使第一输出下拉子电路在第二节点的控制下对信号输出端进行下拉复位；使第二输出下拉子电路在第三节点的控制下对信号输出端进行下拉复位；使控制子电路控制第二节点以及第三节点的电位。

[0144] 本公开实施方式提供的显示装置、栅极驱动电路、移位寄存单元及其驱动方法属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。

[0145] 以上所述仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。