本发明公开了一种基于梯度自校验的芯片筛选方法，包括IV数据提取测试、梯度自校验参数提取、三元自校验电流计算、三元差值运算处理以及门限判别和芯片筛选。本发明通过基于梯度自校验方法的公式计算和数据比较，找出具有潜在缺陷的异常芯片，当应用在芯片的量产测试阶段时，由于未引入新的测试频点和测试设备，使得其具有测试成本低、速度快、配置环境简单的特点。此外，本发明可以显著遏制芯片量产测试的正常波动对于量产测试的干扰作用，有效拦截了具有潜在缺陷的异常芯片，从而降低芯片的故障率。
1.一种基于梯度自校验的芯片筛选方法，其特征在于，包括以下步骤：S1、在待测射频芯片的封装测试阶段，在待测芯片的VDD端口依次输入七个电压值，保持待测芯片的其余端口开路，依次记录每个输入电压值对应的输出电流值，得到七个IV值；
S2、根据七个IV值中的第二、第三、第五和第六个IV值构建梯度自校验电流模型；
S3、将七个IV值中的第一、第四和第七个电压值输入梯度自校验电流模型，得到第一、第四和第七个电压值对应的自校验电流；
S4、根据七个IV值中的第一、第四和第七个电流值以及第一、第四和第七个电压值对应的自校验电流，进行三元差值运算，得到三元差值；
S5、将三元差值均在预设标准值范围内的待测芯片归入合格芯片集合BIN1，将三元差值不是全部在预设标准值范围内的待测芯片归入失效芯片集合BIN2；
所述步骤S1中的七个电压值为Vd1、Vd2、Vd3、Vd4、Vd5、Vd6、Vd7，所述每个输入电压值对应的输出电流值为Id1、Id2、Id3、Id4、Id5、Id6、Id7，得到的七个IV值为(Vd1,Id1)、(Vd2,Id2)、(Vd3,Id3)、(Vd4,Id4)、(Vd5,Id5)、(Vd6,Id6)、(Vd7,Id7)；
S21、将(Vd2,Id2)、(Vd3,Id3)、(Vd5,Id5)、(Vd6,Id6)分别输入电流公式Idi = f(Vdi,a,b,c,d)，得到四元方程组：
Id2 = f(Vd2,a,b,c,d)Id3 = f(Vd3,a,b,c,d)Id5 = f(Vd5,a,b,c,d)Id6 = f(Vd6,a,b,c,d)其中i=2,3,5,6；
S22、求解四元方程组，得到参数a,b,c,d的值；
S23、根据参数a,b,c,d的值构建梯度自校验电流模型Idj`= f(Vdj,a,b,c,d)，其中j=1,
4,7，Idj`表示电压值Vdj对应的自校验电流；
所述步骤S4中的三元差值运算公式为：ΔI1=Id1‑Id1`
2.根据权利要求1所述的芯片筛选方法，其特征在于，所述七个电压值满足Vd1＜Vd2＜Vd3＜Vd4＜Vd5＜Vd6＜Vd7＜Vmax，其中Vmax为待测芯片允许的最大输入电压值。
3.根据权利要求1所述的芯片筛选方法，其特征在于，所述七个电压值满足相邻电压值之间的电压步进值相等。
4.根据权利要求1所述的芯片筛选方法，其特征在于，所述步骤S21中的电流公式Idi= f
(Vdi,a,b,c,d)=aVdi +bVdi +cVdi+d，对应步骤S23中构建的梯度自校验电流模型为Idj`= f
(Vdj,a,b,c,d)=aVdj +bVdj +cVdj+d。
5.根据权利要求1所述的芯片筛选方法，其特征在于，所述步骤S21中的电流公式Idi= fbVdi+c
(Vdi,a,b,c,d)=ae +d，对应步骤S23中构建的梯度自校验电流模型为Idj`= f(Vdj,a,b,bVdj+c
6.根据权利要求1所述的芯片筛选方法，其特征在于，所述步骤S21中的电流公式Idi= f(Vdi,a,b,c,d)=alog2(bVdi+c)+d，对应步骤S23中构建的梯度自校验电流模型为Idj`= f(Vdj,a,b,c,d)=alog2(bVdj+c)+d。
7.根据权利要求1所述的芯片筛选方法，其特征在于，所述步骤S5中预设标准值范围为Ilow≤ ΔIj ≤Ihigh，其中j=1、4、7，Ilow表示预设的卡控门限最小值，Ihigh表示预设的卡控门限最大值。
一种基于梯度自校验的芯片筛选方法
技术领域
[0001] 本发明属于电子通信技术领域，具体涉及一种基于梯度自校验的芯片筛选方法的设计。
背景技术
[0002] 电子信息产业中产品的生产物料百万分之不良率（Factory Defective Parts Per Million ，FDPPM）要求通常较高，如何改善出货质量和降低芯片的FDPPM 是厂商提高
盈利空间和客户满意度的首要问题。FDPPM 偏高的其中一个主要原因是芯片的早期失效率
（Early Failure Rate，EFR）较大。在芯片量产测试中筛除可能导致潜在失效风险的芯片，
是降低EFR 的一个方法。
[0003] 目前的芯片筛选方法中，一种是采用老化测试方法，将芯片处在高温高压条件下工作，使得半导体管子产生逻辑状态翻转，把性能较弱的芯片提早失效，从而降低产品的
EFR。但老化测试是将芯片失效，实施成本高，并且老化测试周期长，一般在24 小时以上，而
且每个老化炉测试的芯片数量有限，量产规模大的芯片需要购买大量的老化炉，导致成本
较高。另一种是人工筛选方法，在得到晶圆测试数据后，对晶圆上大片失效区域周边的良品
芯片进行人工剔除，以降低芯片失效风险。但人工筛选不仅占用大量人力，同样存在成本高
的问题，而且人工指定存在不同人员、不同批次间指定的标准不一致，主观性大，可能存在
误筛或者漏筛的问题，可靠性较低。
发明内容
[0004] 本发明的目的是为了解决现有的芯片筛选方法存在成本较高且可靠性较低的问题，提出了一种基于梯度自校验的芯片筛选方法。
[0005] 本发明的技术方案为：一种基于梯度自校验的芯片筛选方法，包括以下步骤：
[0006] S1、在待测射频芯片的封装测试阶段，在待测芯片的VDD端口依次输入七个电压值，保持待测芯片的其余端口开路，依次记录每个输入电压值对应的输出电流值，得到七个
IV值。
[0007] S2、根据七个IV值中的第二、第三、第五和第六个IV值构建梯度自校验电流模型。
[0008] S3、将七个IV值中的第一、第四和第七个电压值输入梯度自校验电流模型，得到第一、第四和第七个电压值对应的自校验电流。
[0009] S4、根据七个IV值中的第一、第四和第七个电流值以及第一、第四和第七个电压值对应的自校验电流，进行三元差值运算，得到三元差值。
[0010] S5、将三元差值均在预设标准值范围内的待测芯片归入合格芯片集合BIN1，将三元差值不是全部在预设标准值范围内的待测芯片归入失效芯片集合BIN2。
[0011] 进一步地，步骤S1中的七个电压值为Vd1、Vd2、Vd3、Vd4、Vd5、Vd6、Vd7，每个输入电压值对应的输出电流值为Id1、Id2、Id3、Id4、Id5、Id6、Id7，得到的七个IV值为(Vd1,Id1)、(Vd2,Id2)、
(Vd3,Id3)、(Vd4,Id4)、(Vd5,Id5)、(Vd6,Id6)、(Vd7,Id7)。
[0012] 进一步地，七个电压值满足Vd1＜Vd2＜Vd3＜Vd4＜Vd5＜Vd6＜Vd7＜Vmax，其中Vmax为待测芯片允许的最大输入电压值。
[0013] 进一步地，七个电压值满足相邻电压值之间的电压步进值相等。
[0014] 进一步地，步骤S2包括以下分步骤：
[0015] S21、将(Vd2,Id2)、(Vd3,Id3)、(Vd5,Id5)、(Vd6,Id6)分别输入电流公式Idi=f(Vdi,a,b,c,d)，得到四元方程组：
[0016] Id2=f(Vd2,a,b,c,d)
[0017] Id3=f(Vd3,a,b,c,d)
[0018] Id5=f(Vd5,a,b,c,d)
[0019] Id6=f(Vd6,a,b,c,d)
[0020] 其中i=2,3,5,6。
[0021] S22、求解四元方程组，得到参数a,b,c,d的值。
[0022] S23、根据参数a,b,c,d的值构建梯度自校验电流模型Idj`=f(Vdj,a,b,c,d)，其中j=1,4,7，Idj`表示电压值Vdj对应的自校验电流。
[0023] 进一步地，步骤S21中的电流公式Idi=f(Vdi,a,b,c,d)=aVdi3+bVdi2+cVdi+d，对应步3 2
骤S23中构建的梯度自校验电流模型为Idj`=f(Vdj,a,b,c,d)=aVdj +bVdj +cVdj+d。
[0024] 进一步地，步骤S21中的电流公式Idi=f(Vdi,a,b,c,d)=aebVdi+c+d，对应步骤S23中bVdj+c
构建的梯度自校验电流模型为Idj`=f(Vdj,a,b,c,d)=ae +d。
[0025] 进一步地，步骤S21中的电流公式Idi=f(Vdi,a,b,c,d)=alog2(bVdi+c)+d，对应步骤S23中构建的梯度自校验电流模型为Idj`=f(Vdj,a,b,c,d)=alog2(bVdj+c)+d。
[0026] 进一步地，步骤S4中的三元差值运算公式为：
[0027] ΔI1=Id1‑Id1`
[0028] ∆I4=Id4‑Id4`
[0029] ∆I7=Id7‑Id7`
[0030] 其中ΔI1,ΔI4,ΔI7构成三元差值。
[0031] 进一步地，步骤S5中预设标准值范围为Ilow≤ ΔIj≤Ihigh，其中j=1、4、7，Ilow表示预设的卡控门限最小值，Ihigh表示预设的卡控门限最大值。
[0032] 本发明的有益效果是：
[0033] （1）本发明采用IV测试数据，通过基于梯度自校验方法的公式计算和数据比较，找出具有潜在缺陷的异常芯片，避免其成为合格品，从而有效降低了芯片的EFR，相较于现有
人工筛选芯片的方法，主观性较小，可靠性高。
[0034] （2）本发明在芯片的量产测试阶段，在原有的测试平台上增加了芯片筛选测试程序，因不引入新的测试频点和测试设备，其测试成本低，速度快，环境简单。
[0035] （3）本发明可以显著遏制芯片量产测试的正常波动对于量产测试的干扰作用，有效拦截了具有潜在缺陷的异常芯片，从而降低了芯片的故障率。
附图说明
[0036] 图1所示为本发明实施例提供的一种基于梯度自校验的芯片筛选方法流程图。
[0037] 图2所示为本发明实施例提供的芯片筛选测试电流差值计算示意图。
具体实施方式
[0038] 现在将参考附图来详细描述本发明的示例性实施方式。应当理解，附图中示出和描述的实施方式仅仅是示例性的，意在阐释本发明的原理和精神，而并非限制本发明的范
围。
[0039] 本发明实施例提供了一种基于梯度自校验的芯片筛选方法，如图1所示，包括以下步骤S1 S5：
~
[0040] S1、在待测射频芯片的封装测试阶段，在待测芯片的VDD端口依次输入七个电压值，保持待测芯片的其余端口开路，依次记录每个输入电压值对应的输出电流值，得到七个
IV值。
[0041] 本发明实施例中，在待测芯片的VDD端口输入的七个电压值Vd1、Vd2、Vd3、Vd4、Vd5、Vd6、Vd7，每个输入电压值对应的输出电流值为Id1、Id2、Id3、Id4、Id5、Id6、Id7，即在待测芯片的
VDD端口输入电压值Vd1，对应记录得到输出电流值Id1；在待测芯片的VDD端口输入电压值
Vd2，对应记录得到输出电流值Id2；在待测芯片的VDD端口输入电压值Vd3，对应记录得到输出
电流值Id3；在待测芯片的VDD端口输入电压值Vd4，对应记录得到输出电流值Id4；在待测芯片
的VDD端口输入电压值Vd5，对应记录得到输出电流值Id5；在待测芯片的VDD端口输入电压值
Vd6，对应记录得到输出电流值Id6；在待测芯片的VDD端口输入电压值Vd7，对应记录得到输出
电流值Id7。最终得到的七个IV值为(Vd1,Id1)、(Vd2,Id2)、(Vd3,Id3)、(Vd4,Id4)、(Vd5,Id5)、(Vd6,
Id6)、(Vd7,Id7)。
[0042] 本发明实施例中，在待测芯片的VDD端口输入的七个电压值满足Vd1＜Vd2＜Vd3＜Vd4＜Vd5＜Vd6＜Vd7＜Vmax，其中Vmax为待测芯片允许的最大输入电压值。
[0043] 本发明实施例中，在待测芯片的VDD端口输入的七个电压值满足相邻电压值之间的电压步进值相等。
[0044] S2、根据七个IV值中的第二、第三、第五和第六个IV值构建梯度自校验电流模型。
[0045] 步骤S2包括以下分步骤S21 S23：~
[0046] S21、将第二、第三、第五和第六个IV值(Vd2,Id2)、(Vd3,Id3)、(Vd5,Id5)、(Vd6,Id6)分别输入电流公式Idi=f(Vdi,a,b,c,d)，得到四元方程组：
[0047] Id2=f(Vd2,a,b,c,d)
[0048] Id3=f(Vd3,a,b,c,d)
[0049] Id5=f(Vd5,a,b,c,d)
[0050] Id6=f(Vd6,a,b,c,d)
[0051] 其中i=2,3,5,6。
[0052] S22、求解四元方程组，得到参数a,b,c,d的值。
[0053] S23、根据参数a,b,c,d的值构建梯度自校验电流模型Idj`=f(Vdj,a,b,c,d)，其中j=1,4,7，Idj`表示电压值Vdj对应的自校验电流。
[0054] 本发明实施例中，电流公式Idi=f(Vdi,a,b,c,d)有三种具体形式，对应三种不同的梯度自校验电流模型Idj`=f(Vdj,a,b,c,d)：
[0055] （1）电流公式为Idi=f(Vdi,a,b,c,d)=aVdi3+bVdi2+cVdi+d，对应梯度自校验电流模型3 2
为Idj`=f(Vdj,a,b,c,d)=aVdj +bVdj +cVdj+d。
[0056] （2）电流公式为Idi=f(Vdi,a,b,c,d)=aebVdi+c+d，对应梯度自校验电流模型为Idj`=fbVdj+c
(Vdj,a,b,c,d)=ae +d。
[0057] （3）电流公式为Idi=f(Vdi,a,b,c,d)=alog2(bVdi+c)+d，对应梯度自校验电流模型为Idj`=f(Vdj,a,b,c,d)=alog2(bVdj+c)+d。
[0058] 本发明实施例中，电流公式为Idi=f(Vdi,a,b,c,d)=aVdi3+bVdi2+cVdi+d适合应用到bVdi+c
阻容感常规线性控制等电路的端口模型中，电流公式为Idi=f(Vdi,a,b,c,d)=ae +d适合
应用到二极管输入端口等电路的端口模型中，电流公式为Idi=f(Vdi,a,b,c,d)=alog2(bVdi+
c)+d适合应用到场效应管检波端口等电路的端口模型中。
[0059] S3、将七个IV值中的第一、第四和第七个电压值Vd1、Vd4、Vd7输入梯度自校验电流模型，得到第一、第四和第七个电压值对应的自校验电流Id1`、Id4`、Id7`，如图2所示。
[0060] S4、根据七个IV值中的第一、第四和第七个电流值Id1、Id4、Id7以及第一、第四和第七个电压值对应的自校验电流Id1`、Id4`、Id7`，进行三元差值运算：
[0061] ΔI1=Id1‑Id1`
[0062] ∆I4=Id4‑Id4`
[0063] ∆I7=Id7‑Id7`
[0064] 最终得到三元差值ΔI1,ΔI4,ΔI7，如图2所示。
[0065] S5、将三元差值ΔI1,ΔI4,ΔI7均在预设标准值范围内的待测芯片归入合格芯片集合BIN1，将三元差值ΔI1,ΔI4,ΔI7不是全部在预设标准值范围内的待测芯片归入失效
芯片集合BIN2。
[0066] 本发明实施例中，预设标准值范围为Ilow≤ ΔIj≤Ihigh，其中j=1、4、7，Ilow表示预设的卡控门限最小值，Ihigh表示预设的卡控门限最大值。
[0067] 本发明实施例中，合格芯片集合BIN1为无潜在缺陷风险的芯片集合，失效芯片集合BIN2为有潜在缺陷的芯片集合。
[0068] 本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的
普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各
种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
