显示装置及其组装方法

摘要

本发明公开一种显示装置及其组装方法，其中该显示装置包括：第一基板、第二基板、框胶、显示介质层、疏水性薄膜以及多个电极组。第二基板与第一基板相对。框胶位于第一基板与第二基板之间。显示介质层位于第一基板、第二基板以及框胶之间。疏水性薄膜位于显示介质层与第一基板之间，且邻近框胶。多个电极组位于疏水性薄膜与显示介质层之间，且各电极组包括多个电极对。此外，还提出一种显示装置的组装方法。

权利要求

1.一种显示装置，包括：

第一基板；

第二基板，与该第一基板相对；

框胶，位于该第一基板与该第二基板之间；

显示介质层，位于该第一基板、该第二基板以及该框胶之间；

疏水性薄膜，位于该显示介质层与该第一基板之间，且邻近该框胶；以及多个电极组，位于该疏水性薄膜与该显示介质层之间，且各该电极组包括多个电极对，其中该多个电极组用于在对组该第一基板与该第二基板同时被施加电压来改变该显示介质层中的显示介质对该疏水性薄膜的接触角。

2.如权利要求1所述的显示装置，其中该疏水性薄膜具有矩形回圈形状。

3.如权利要求1所述的显示装置，其中该多个电极组包括2至10组电极组。

4.如权利要求1所述的显示装置，其中各该电极组的宽度小于100μm。

5.如权利要求1所述的显示装置，其中该多个电极对包括2至10对电极对。

6.如权利要求1所述的显示装置，其中该多个电极对包括透明导电材料。

7.如权利要求1所述的显示装置，其中各该电极对包括两条平行导线。

8.如权利要求7所述的显示装置，其中各该平行导线的线宽介于2μm至5μm之间。

9.如权利要求7所述的显示装置，其中该两条平行导线的间距介于10μm至16μm之间。

10.如权利要求7所述的显示装置，其中该两条平行导线的线宽与间距比介于1:2至1:8之间。

11.如权利要求7所述的显示装置，其中各该平行导线具有弯折形状。

12.如权利要求11所述的显示装置，其中各该平行导线具有一弯折角度，且该弯折角度介于10度至50度之间。

13.如权利要求7所述的显示装置，其中各该电极组还包括两电极端，且该两电极端分别电连接该两条平行导线。

14.如权利要求13所述的显示装置，其中该多个电极组的该两电极端分别相互电连接。

15.如权利要求1所述的显示装置，还包括像素电极，且该多个电极对与该像素电极属于相同膜层。

16.一种显示装置的组装方法，包括：

提供元件阵列基板，其中该元件阵列基板包括第一基板、疏水性薄膜以及多个电极组，该疏水性薄膜位于该多个电极组与该第一基板之间且邻近该第一基板的周缘，该多个电极组位于该疏水性薄膜上且分别包括多个电极对；

提供滤光基板，其中该滤光基板包括第二基板及框胶，该框胶邻近该第二基板的周缘；

将显示介质滴注于该元件阵列基板上；以及

在对该多个电极组施加电压来改变该显示介质对该疏水性薄膜的接触角的同时对组该元件阵列基板与该滤光基板，使得该框胶粘合该元件阵列基板与该滤光基板，该多个电极组邻近该框胶的内侧，且该显示介质位于该元件阵列基板、该滤光基板以及该框胶之间。

17.如权利要求16所述的显示装置的组装方法，其中对该多个电极组施加电压是从外侧往内侧依序对各该电极组施加电压。

18.如权利要求17所述的显示装置的组装方法，其中各该电极对的电压差介于10伏至

100伏之间。

说明书

显示装置及其组装方法

技术领域

[0001] 本发明涉及一种显示装置，且特别是涉及一种具有提升的可靠度的显示装置。

背景技术

[0002] 在显示器产品的设计中，窄边框已成趋势，可在相同分辨率下，将画面可视范围极大化，且在拼接成大尺寸面板时，可减小边框的视觉干扰。

[0003] 然而，由于窄边框的设计，在基板对组(例如元件阵列基板与滤光基板对组)的过程中，液晶会接触到框胶而发生污染或穿刺等状况，造成显示器产品出现漏光的现象，导致显示器产品的可靠度不佳。

发明内容

[0004] 本发明提供一种显示装置，具有提升的可靠度。

[0005] 本发明的一个实施例提出一种显示装置，包括：第一基板；第二基板，与第一基板相对；框胶，位于第一基板与第二基板之间；显示介质层，位于第一基板、第二基板以及框胶之间；疏水性薄膜，位于显示介质层与第一基板之间，且邻近框胶；以及多个电极组，位于疏水性薄膜与显示介质层之间，且各电极组包括多个电极对。

[0006] 在本发明的一实施例中，上述的疏水性薄膜具有矩形回圈形状。

[0007] 在本发明的一实施例中，上述的多个电极组包括2至10组电极组。

[0008] 在本发明的一实施例中，上述的各电极组的宽度小于100μm。

[0009] 在本发明的一实施例中，上述的多个电极对包括2至10对电极对。

[0010] 在本发明的一实施例中，上述的多个电极对包括透明导电材料。

[0011] 在本发明的一实施例中，上述的各电极对包括两条平行导线。

[0012] 在本发明的一实施例中，上述的各平行导线的线宽介于2μm至5μm之间。

[0013] 在本发明的一实施例中，上述的两条平行导线的间距介于10μm至16μm之间。

[0014] 在本发明的一实施例中，上述的两条平行导线的线宽与间距比介于1:2至1:8之间。

[0015] 在本发明的一实施例中，上述的各平行导线具有弯折形状。

[0016] 在本发明的一实施例中，上述的各平行导线具有弯折角度，且弯折角度介于10度至50度之间。

[0017] 在本发明的一实施例中，上述的各电极组还包括两电极端，且两电极端分别电连接两条平行导线。

[0018] 在本发明的一实施例中，上述的多个电极组的两电极端分别相互电连接。

[0019] 在本发明的一实施例中，上述的显示装置还包括像素电极，且多个电极对与像素电极属于相同膜层。

[0020] 本发明的一个实施例提出一种显示装置的组装方法，包括：提供元件阵列基板，其中元件阵列基板包括第一基板、疏水性薄膜以及多个电极组，疏水性薄膜位于多个电极组与第一基板之间且邻近第一基板的周缘，多个电极组位于疏水性薄膜上且分别包括多个电极对；提供滤光基板，其中滤光基板包括第二基板及框胶，框胶邻近第二基板的周缘；将显示介质滴注于元件阵列基板上；以及在对多个电极组施加电压的同时对组元件阵列基板与滤光基板，使得框胶粘合元件阵列基板与滤光基板，多个电极组邻近框胶的内侧，且显示介质位于元件阵列基板、滤光基板以及框胶之间。

[0021] 在本发明的一实施例中，上述的对多个电极组施加电压是从外侧往内侧依序对各电极组施加电压。

[0022] 在本发明的一实施例中，上述的各电极对的电压差介于10伏至100伏之间。

[0023] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

[0024] 图1A是本发明一实施例的显示装置10的上视示意图；

[0025] 图1B是沿图1A的剖面线A‑A’所作的剖面示意图；

[0026] 图1C是图1A的显示装置10的电极组ES1的区域I的放大示意图；

[0027] 图1D是图1A的显示装置10的电极组ES1的区域II的放大示意图；

[0028] 图1E是图1C的电极对EP1的区域III的放大示意图；

[0029] 图2A至图2D是图1A至图1E所示的显示装置10的组装方法的步骤流程的剖面示意图；

[0030] 图3A是本发明一实施例对多个电极组160施加电压的时序图；

[0031] 图3B是本发明一实施例对多个电极组160施加电压的时序图；

[0032] 图4是本发明一实施例的元件阵列基板AS’的上视示意图。

[0033] 符号说明

[0034] 10：显示装置

[0035] 100：母基板

[0036] 110：第一基板

[0037] 120：第二基板

[0038] 122：彩色滤光层

[0039] 124：配向膜

[0040] 130：框胶

[0041] 140：显示介质层

[0042] 150：疏水性薄膜

[0043] 160：多个电极组

[0044] A‑A’：剖面线

[0045] AS、AS’：元件阵列基板

[0046] CH：半导体层

[0047] CL：中心线

[0048] D1：宽度

[0049] D2：线宽

[0050] DE：漏极

[0051] DM：显示介质

[0052] E11、E12：电极端

[0053] EA、EF：周缘

[0054] EP1、EP2、EP3、EP4：电极对

[0055] ES1、ES2、ES3、ES4、ES5、ES6：电极组

[0056] FS：滤光基板

[0057] GE：栅极

[0058] GI：栅极绝缘层

[0059] I、II、III：区域

[0060] IS：内侧

[0061] P1、P2：共电极

[0062] PE：像素电极

[0063] PL：平坦层

[0064] SE：源极

[0065] SL：切割线

[0066] SP：间距

[0067] t1、t2、t3、t4、t5、t6：时间

[0068] TH：通孔

[0069] TS：薄膜晶体管

[0070] V1、V2、V3、V4、V5、V6：电压

[0071] VS1、VS2：电压源

[0072] W1、W2：导线

[0073] W11、W12、W13、W14、W21、W22、W23、W24：导线

[0074] θ：弯折角度

具体实施方式

[0075] 图1A是依照本发明一实施例的显示装置10的上视示意图。图1B是沿图1A的剖面线A‑A’所作的剖面示意图。图1C是图1A的显示装置10的电极组ES1的区域I的放大示意图。图1D是图1A的显示装置10的电极组ES1的区域II的放大示意图。图1E是图1C的电极对EP1的区域III的放大示意图。为了使附图的表达较为简洁，图1A省略了图1B中除第一基板110、框胶
130、疏水性薄膜150以及电极组160以外的其他构件。以下，请同时参照图1A～图1E，以清楚地理解显示装置10的整体结构。

[0076] 请同时参照图1A至图1E，显示装置10包括：第一基板110、第二基板120、框胶130、显示介质层140、疏水性薄膜150以及多个电极组160。第二基板120与第一基板110相对。框胶130位于第一基板110与第二基板120之间。显示介质层140位于第一基板110、第二基板120以及框胶130之间。疏水性薄膜150位于显示介质层140与第一基板110之间，且邻近框胶
130。多个电极组160位于疏水性薄膜150与显示介质层140之间，且各电极组160包括多个电极对。

[0077] 承上述，在本发明的一实施例的显示装置10中，通过设置多个电极组160来改变显示介质层140中的显示介质对疏水性薄膜150的接触角，能够避免在第一基板110与第二基板120的对组过程中显示介质接触框胶130所导致的污染或穿刺现象，进而提升显示装置10的可靠度。

[0078] 以下，配合图1A至图1E，继续说明显示装置10的各个元件与膜层的实施方式，但本发明不以此为限。

[0079] 请同时参照图1A与图1B，显示装置10的第一基板110可为透明基板，其材料包括石英基板、玻璃基板、高分子基板等，但本发明不限于此。

[0080] 第一基板110上可设置用以形成开关元件、信号线、驱动元件、储存电容等的各种膜层。举例而言，在本实施例中，显示装置10还包括薄膜晶体管TS及像素电极PE，其中薄膜晶体管TS包括栅极GE、半导体层CH、源极SE及漏极DE，且像素电极PE通过平坦层PL中的通孔TH电连接至薄膜晶体管TS的漏极DE。薄膜晶体管TS的栅极GE重叠半导体层CH，且半导体层CH重叠栅极GE的区域可视为薄膜晶体管TS的通道区。栅极GE与半导体层CH之间配置有栅极绝缘层GI。薄膜晶体管TS的源极SE与漏极DE彼此分离，且源极SE与漏极DE分别接触半导体层CH。此外，栅极GE可电连接至显示装置10的扫描线(图未示)，且源极SE可电连接至显示装置10的数据线(图未示)。如此一来，薄膜晶体管TS可通过扫描线所传递的信号而开启或关闭，并且薄膜晶体管TS开启时可将数据线上所传递的信号传递给像素电极PE，像素电极PE可进一步驱动显示介质层140中的显示介质旋转。

[0081] 显示装置10的第二基板120与第一基板110相对，且第二基板120可以是透明基板，例如石英基板、玻璃基板、高分子基板等。显示介质层140位于第一基板110与第二基板120之间，显示介质层140可以包括例如液晶材料、电泳材料或电湿润材料等显示材料。

[0082] 第二基板120上可设置用以形成彩色滤光元件以及配向层的各种膜层。举例而言，在本实施例中，显示装置10还包括彩色滤光层122以及配向膜124，彩色滤光层122位于配向膜124与第二基板120之间，且配向膜124位于显示介质层140与彩色滤光层122之间。彩色滤光层122还可进一步包括红色滤光元件、绿色滤光元件以及蓝色滤光元件，以实现全彩化的显示效果。配向膜124可对显示介质层140中的显示介质(例如液晶分子)的初始偏转角度进行限定。在本实施例中，第二基板120以及设置于其上的彩色滤光层122以及配向膜124可构成显示装置10的滤光基板FS。

[0083] 显示装置10的框胶130被夹置于第一基板110与第二基板120的周边区域之间，以密封第一基板110与第二基板120之间的空间，如此一来，由第一基板110、第二基板120以及框胶130所构成的封闭空间内可以封存显示介质而形成显示介质层140。框胶130的材料可以包括光固化胶、热固化胶或上述的组合，但本发明不限于此。

[0084] 疏水性薄膜150可位于第一基板110上邻近框胶130的区域。举例而言，在本实施例中，疏水性薄膜150可设置于平坦层PL上邻接框胶130的区域，且疏水性薄膜150可具有矩形回圈的形状，但本发明不以此为限。在一些实施例中，疏水性薄膜150还可部分位于框胶130与平坦层PL之间。疏水性薄膜150的材料可以包括介电材料，例如液晶高分子(Liquid Crystal Polymer)，但本发明不限于此。

[0085] 多个电极组160可设置于疏水性薄膜150上。当多个电极组160被施加电压时，可使疏水性薄膜150上产生电荷分布，从而改变显示介质层140中的显示介质对疏水性薄膜150的接触角度。此外，在本实施例中，第一基板110以及设置于其上的疏水性薄膜150、多个电极组160、薄膜晶体管TS、像素电极PE、平坦层PL、栅极绝缘层GI、扫描线、数据线等可构成显示装置10的元件阵列基板AS。

[0086] 多个电极组160中电极组的数量并没有特别限制。在一些实施例中，多个电极组160可以包括2至10组电极组。举例而言，在本实施例中，多个电极组160可以包括6组电极组ES1、ES2、ES3、ES4、ES5、ES6。在某些实施例中，多个电极组160可以包括2组、3组、4组、5组、7组、8组、9组或10组电极组。

[0087] 在本实施例中，多个电极组160的6组电极组ES1、ES2、ES3、ES4、ES5、ES6可从第一基板110的外侧至内侧依序设置于疏水性薄膜150上，且每一电极组都以镜像对称的方式设置于第一基板110的中心线CL的两侧，但本发明不限于此。

[0088] 电极组ES1、ES2、ES3、ES4、ES5、ES6可具有彼此相同或相似的结构，以下以电极组ES1为例进行说明。

[0089] 请同时参照图1C与图1D，电极组ES1的宽度D1可以小于100μm。举例而言，在本实施例中，电极组ES1的宽度D1可以约为80μm，但本发明不以此为限。

[0090] 在本实施例中，电极组ES1可包括4对电极对EP1、EP2、EP3、EP4，但本发明不限于此。在一些实施例中，电极组ES1可包括2至10对电极对。电极对EP1、EP2、EP3、EP4可与像素电极PE属于相同膜层，但本发明不以此为限。电极对EP1、EP2、EP3、EP4可以包括透明导电材料，例如金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物或其它合适的材料、或是上述导电材料的堆叠层。在一些实施例中，电极对EP1、EP2、EP3、EP4可以包括铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟镓锌氧化物或其他适合的氧化物或者是上述至少二者的堆叠层。

[0091] 每一电极对可包括两条平行导线，举例而言，在本实施例中，电极对EP1可包括平行的导线W11、W21，电极对EP2可包括平行的导线W12、W22，电极对EP3可包括平行的导线W13、W23，电极对EP4可包括平行的导线W14、W24。

[0092] 在本实施例中，电极组ES1还可包括两个电极端E11、E12，其中电极端E11可电连接导线W11、W12、W13、W14，且电极端E12可电连接导线W21、W22、W23、W24。在一些实施例中，电极端E11、E12还可与薄膜晶体管TS的漏极DE或栅极GE属于相同膜层。另外，电极端E11可电连接至共电极P1，且电极组ES2、ES3、ES4、ES5、ES6中与电极端E11同侧的电极端也可电连接至共电极P1，使得电极端E11以及电极组ES2、ES3、ES4、ES5、ES6中与电极端E11同侧的电极端可经由共电极P1相互电连接。同样地，电极端E12以及电极组ES2、ES3、ES4、ES5、ES6中与电极端E12同侧的电极端可经由共电极P2相互电连接。

[0093] 请参照图1E，电极对EP1的导线W11、W21之间的间距SP可以介于9μm至18μm之间。举例而言，在本实施例中，导线W11、W21的间距SP可以约为14μm，但本发明不以此为限。

[0094] 导线W11、W12、W13、W14、W21、W22、W23、W24的线宽可以介于2μm至6μm之间。举例而言，在本实施例中，导线W11的线宽D2可以约为4μm，但本发明不以此为限。

[0095] 电极对EP1的导线W11、W21的线宽D2与间距SP的比可以介于1:2至1:8之间。举例而言，在本实施例中，线宽D2与间距SP的比约为1：3.5，但本发明不以此为限。

[0096] 在本实施例中，导线W11、W12、W13、W14、W21、W22、W23、W24可以具有弯折形状，且导线W11、W12、W13、W14、W21、W22、W23、W24可以具有弯折角度θ。弯折角度θ可以介于10度至50度之间。举例而言，在本实施例中，弯折角度θ可以是30度，但本发明不以此为限。

[0097] 图2A至图2D是图1A至图1E所示的显示装置10的组装方法的步骤流程的剖面示意图。以下，配合图2A至图2D，以说明显示装置10的组装方法。

[0098] 请参照图2A，首先，提供元件阵列基板AS。在本实施例中，元件阵列基板AS可以包括如前所述的第一基板110、薄膜晶体管TS、像素电极PE、平坦层PL、栅极绝缘层GI、疏水性薄膜150、多个电极组160等元件及膜层，其中薄膜晶体管TS包括栅极GE、半导体层CH、源极SE及漏极DE，且像素电极PE电连接薄膜晶体管TS的漏极DE。疏水性薄膜150位于多个电极组160与第一基板110之间，且疏水性薄膜150可邻近第一基板110的周缘EA，例如疏水性薄膜
150可具有矩形回圈的形状。多个电极组160位于疏水性薄膜150上，且多个电极组160可包括6组电极组ES1、ES2、ES3、ES4、ES5、ES6。电极组ES1、ES2、ES3、ES4、ES5、ES6都包括如图1C至图1D所示的4对电极对EP1、EP2、EP3、EP4以及两个电极端E11、E12，其中电极对EP1可包括平行的导线W11、W21，电极对EP2可包括平行的导线W12、W22，电极对EP3可包括平行的导线W13、W23，电极对EP4可包括平行的导线W14、W24，且电极端E11可电连接导线W11、W12、W13、W14，电极端E12可电连接导线W21、W22、W23、W24。

[0099] 接着，请参照图2B，提供滤光基板FS，且滤光基板FS可以包括如前所述的第二基板120、彩色滤光层122以及配向膜124。在本实施例中，滤光基板FS还包括框胶130，且框胶130邻近第二基板120的周缘EF设置。

[0100] 接着，请参照图2C，将显示介质DM滴注于元件阵列基板AS上。在本实施例中，显示介质DM可以包括液晶分子，但本发明不限于此。

[0101] 接着，请参照图2D，将如图2B所示的滤光基板FS反转180度，且对位放置于如图2C所示的元件阵列基板AS上方，其中经由对位可使多个电极组160于第二基板120的正投影邻近框胶130于第二基板120的正投影的内侧IS。然后，对多个电极组160施加电压，以使疏水性薄膜150上的显示介质DM朝向远离周缘EA的方向移动，同时将元件阵列基板AS与滤光基板FS对组，以使框胶130粘合元件阵列基板AS与滤光基板FS，且可随即将框胶130固化，使得显示介质DM可被封存于元件阵列基板AS、滤光基板FS以及框胶130之间。如此一来，在元件阵列基板AS与滤光基板FS对组的过程中，显示介质DM完全不会接触到未固化的框胶130。此外，在对组完成之后，可停止对多个电极组160施加电压，使显示介质DM可往周缘EA的方向移动，而得到如图1B所示的显示装置10。

[0102] 图3A是依照本发明一实施例对多个电极组160施加电压的时序图。在本实施例中，对多个电极组160施加电压是从外侧往内侧依序对各电极组施加电压。举例而言，请参照图3A，在本实施例中，对多个电极组160施加电压可依序在时间t1开始对电极组ES1施加电压V1、在时间t2开始对电极组ES2施加电压V2、在时间t3开始对电极组ES3施加电压V3、在时间t4开始对电极组ES4施加电压V4、在时间t5开始对电极组ES5施加电压V5以及在时间t6开始对电极组ES6施加电压V6。上文所述的「对电极组ES1施加电压V1」是指使电极组ES1的两个电极端E11、E12的电压差约为V1，也就是说，使电极对EP1的导线W11与导线W21的电压差约为V1，且「对电极组ES2施加电压V2」、「对电极组ES3施加电压V3」、「对电极组ES4施加电压V4」、「对电极组ES5施加电压V5」以及「对电极组ES6施加电压V6」也具有相似的含意，于此不再赘述。

[0103] 在本实施例中，可在时间t1至时间t6期间将元件阵列基板AS与滤光基板FS对组。另外，电压V1、V2、V3、V4、V5、V6可以相同，但本发明不限于此。此外，电压V1、V2、V3、V4、V5、V6可以介于10伏至100伏之间。在本实施例中，电压V1、V2、V3、V4、V5、V6约为15伏，但本发明不限于此。

[0104] 图3B是依照本发明一实施例对多个电极组160施加电压的时序图。在本实施例中，请参照图3B，可以在时间t1开始对电极组ES1施加电压V1，且在时间t2开始对电极组ES2施加电压V2之后停止对电极组ES1施加电压V1。同样地，可以在时间t2开始对电极组ES2施加电压V2，且在时间t3开始对电极组ES3施加电压V3之后停止对电极组ES2施加电压V2。同样地，可以在时间t3开始对电极组ES3施加电压V3，且在时间t4开始对电极组ES4施加电压V4之后停止对电极组ES3施加电压V3。同样地，可以在时间t4开始对电极组ES4施加电压V4，且在时间t5开始对电极组ES5施加电压V5之后停止对电极组ES4施加电压V4。同样地，可以在时间t5开始对电极组ES5施加电压V5，且在时间t6开始对电极组ES6施加电压V6之后停止对电极组ES5施加电压V5。

[0105] 在图3B所示的实施例中，对电极组ES1施加电压V1的持续时间、对电极组ES2施加电压V2的持续时间、对电极组ES3施加电压V3的持续时间、对电极组ES4施加电压V4的持续时间、对电极组ES5施加电压V5的持续时间以及对电极组ES6施加电压V6的持续时间可以相同，但不以此为限。同样地，可以在时间t1至时间t6期间将元件阵列基板AS与滤光基板FS对组。

[0106] 图4是依照本发明一实施例的元件阵列基板AS’的上视示意图。请参照图4，元件阵列基板AS’可以包括多个如图2A所示的元件阵列基板AS。也就是说，元件阵列基板AS’经切割后可形成多个元件阵列基板AS，且元件阵列基板AS’的母基板100经切割后可形成多个前述的第一基板110。如前所述，每一元件阵列基板AS可包括多个电极组160，且多个电极组160的两个电极端分别电连接至共电极P1、P2。在本实施例中，各元件阵列基板AS的共电极P1可经由导线W1电连接至电压源VS1，同时各元件阵列基板AS的共电极P2可经由导线W2电连接至电压源VS2。如此一来，当提供元件阵列基板AS’进行如图2A至图2D所示的组装方法的步骤流程时，在对多个电极组160施加电压的过程中，可通过电压源VS1、VS2同时对各元件阵列基板AS的共电极P1、P2施加偏压。此外，在如图2A至图2D所示的组装方法的步骤流程完成之后，可沿切割线SL进行切割，而一次制得多个如图1A至图1E所示的显示装置10。

[0107] 综上所述，本发明通过设置多个电极组来改变显示介质对疏水性薄膜的接触角，能够避免显示介质在基板对组的过程中接触框胶，进而提升显示装置的可靠度。

[0108] 虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。