量子态制备电路生成方法、超导量子芯片

摘要

本发明提供了一种量子态制备电路生成方法、装置、超导量子芯片以及存储介质，方法包括：为量子态制备电路配置输入寄存器，获取m个辅助量子比特，并为所述量子态制备电路分别配置复制寄存器和相位寄存器，通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路，将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路。

权利要求

1.一种量子态制备电路生成方法，其特征在于，所述方法包括：

为量子态制备电路配置输入寄存器，其中，所述输入寄存器由n个量子比特构成；

获取m个辅助量子比特，并为所述量子态制备电路分别配置复制寄存器和相位寄存器，其中，所述复制寄存器由m/2个辅助量子比特构成，所述相位寄存器由m/2个辅助量子比特构成；

通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路；

将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路；

将不同的均匀控制矩阵电路进行组合，得到量子态制备电路。

2.根据权利要求1所述的方法，其特征在于，所述通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路，包括：通过所述输入寄存器和所述复制寄存器，对量子比特进行前缀复制处理，得到前缀复制阶段的角酉矩阵量子电路；

通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary初始化处理，得到Gary初始化处理阶段的角酉矩阵量子电路；

通过所述输入寄存器和所述复制寄存器，对量子比特进行后缀复制处理，得到后缀复制阶段的角酉矩阵量子电路；

通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary路径处理，得到Gary路径处理阶段的角酉矩阵量子电路；

通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对不同处理阶段的角酉矩阵量子电路进行组合处理，得到求逆处理阶段的角酉矩阵量子电路。

3.根据权利要求2所述的方法，其特征在于，所述通过所述输入寄存器和所述复制寄存器，对量子比特进行复制处理，得到前缀复制阶段的角酉矩阵量子电路，包括：通过所述前缀复制阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器中的每个量子比特复制1次，得到第一复制结果，以实现将所述输入寄存器中的每个量子比特复制至所述复制寄存器的不同量子比特上；

通过所述前缀复制阶段的角酉矩阵量子电路中的2个受控非门，将所述输入寄存器中的每个量子比特和所述复制寄存器中的第一复制结果在所述复制寄存器中复制2次，得到第二复制结果；

基于所述第二复制结果，将所述输入寄存器中的每个量子比特进行迭代复制，直至所述输入寄存器中的每一个量子比特复制m/2t个时，确定所述前缀复制阶段的角酉矩阵量子电路的电路深度，其中，t为所述输入寄存器中需要复制的量子比特数量。

4.根据权利要求2所述的方法，其特征在于，所述通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary初始化处理，得到Gary初始化处理阶段的角酉矩阵量子电路，包括：确定与所述相位寄存器相匹配的第一目标线性函数，以及所述第一目标线性函数的数量；

通过Gary初始化处理阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器和所述复制寄存器中的量子比特复制到所述相位寄存器中；

在所述相位寄存器的目标位置，执行所述第一目标线性函数；

当通过执行所述第一目标线性函数，在所述相位寄存器的每个量子比特上实现目标量子态时，确定所述Gary初始化处理阶段的角酉矩阵量子电路的第一电路深度；

在所述相位寄存器中进行量子比特的相位旋转处理；

当实现将目标旋转门作用在所述相位寄存器中的目标量子比特上时，确定所述Gary初始化处理阶段的角酉矩阵量子电路的第二电路深度；

基于所述Gary初始化处理阶段的角酉矩阵量子电路的第一电路深度，以及所述Gary初始化处理阶段的角酉矩阵量子电路的第二电路深度的加和，确定所述Gary初始化处理阶段的角酉矩阵量子电路的电路深度。

5.根据权利要求3所述的方法，其特征在于，所述通过所述输入寄存器和所述复制寄存器，对量子比特进行后缀复制处理，得到后缀复制阶段的角酉矩阵量子电路，包括：对经过前缀复制处理的量子比特进行还原处理；

将所述输入寄存器中的每一个量子比特复制m/(2(n‑t))个到复制寄存器中；

将所述m/(2(n‑t))个复制的量子比特，添加至经过还原处理的量子比特的后缀中；

当每个经过还原处理的量子比特的后缀为m/(2(n‑t))个复制的量子比特时，确定所述后缀复制阶段的角酉矩阵量子电路的电路深度。

6.根据权利要求2所述的方法，其特征在于，所述通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary路径处理，得到Gary路径处理阶段的角酉矩阵量子电路，包括：确定与所述相位寄存器相匹配的第二目标线性函数，以及所述第二目标线性函数的数量；

通过Gary路径处理阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器和所述复制寄存器中的量子比特复制到所述相位寄存器中；

在所述相位寄存器的目标位置，执行所述第二目标线性函数；

当通过执行所述第二目标线性函数，在所述相位寄存器的每个量子比特上实现目标量子态时，确定所述Gary路径处理阶段的角酉矩阵量子电路的第一电路深度；

在所述相位寄存器中进行量子比特的相位旋转处理；

当实现将目标旋转门作用在所述相位寄存器中的目标量子比特上时，确定所述Gary路径处理阶段的角酉矩阵量子电路的第二电路深度；

基于所述Gary路径处理阶段的角酉矩阵量子电路的第一电路深度，以及所述Gary路径处理阶段的角酉矩阵量子电路的第二电路深度的加和，确定所述Gary路径处理阶段的角酉矩阵量子电路的电路深度。

7.根据权利要求2所述的方法，其特征在于，所述通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对不同处理阶段的角酉矩阵量子电路进行组合处理，得到求逆处理阶段的角酉矩阵量子电路，包括：当通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，确定前缀复制阶段的角酉矩阵量子电路、Gary初始化处理阶段的角酉矩阵量子电路、后缀复制阶段的角酉矩阵量子电路以及Gary路径处理阶段的角酉矩阵量子电路时，通过所述前缀复制阶段的角酉矩阵量子电路、所述Gary初始化处理阶段的角酉矩阵量子电路、所述后缀复制阶段的角酉矩阵量子电路以及所述Gary路径处理阶段的角酉矩阵量子电路的组合，确定所述求逆处理阶段的角酉矩阵量子电路，并且确定所述求逆处理阶段n的角酉矩阵量子电路的电路深度为O(logm+2/m)。

8.根据权利要求2所述的方法，其特征在于，所述将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路，包括：将所述前缀复制阶段的角酉矩阵量子电路、所述Gary初始化处理阶段的角酉矩阵量子电路、所述后缀复制阶段的角酉矩阵量子电路、所述Gary路径处理阶段的角酉矩阵量子电路以及所述求逆处理阶段的角酉矩阵量子电路以及单比特门进行组合，得到均匀控制矩阵电路。

9.根据权利要求1所述的方法，其特征在于，所述方法还包括：

确定所述量子态制备电路的电路深度；

通过目标对角酉矩阵，对所述量子态制备电路的电路深度进行检测；

当确定所述量子态制备电路的电路深度能够实现所述目标对角酉矩阵时，通过所述量子态制备电路实现制备任意量子态。

10.一种量子态制备电路生成装置，其特征在于，所述装置包括：量子制备模块，用于为量子态制备电路配置输入寄存器，其中，所述输入寄存器由n个量子比特构成；

量子传输模块，用于为获取m个辅助量子比特；

所述量子制备模块，用于为所述量子态制备电路分别配置复制寄存器和相位寄存器，其中，所述复制寄存器由m/2个辅助量子比特构成，所述相位寄存器由m/2个辅助量子比特构成；

所述量子制备模块，用于通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路；

所述量子制备模块，用于将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路；

所述量子制备模块，用于将不同的均匀控制矩阵电路进行组合，得到量子态制备电路。

11.根据权利要求10所述的装置，其特征在于，

所述量子制备模块，用于通过所述输入寄存器和所述复制寄存器，对量子比特进行前缀复制处理，得到前缀复制阶段的角酉矩阵量子电路；

通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary初始化处理，得到Gary初始化处理阶段的角酉矩阵量子电路；

通过所述输入寄存器和所述复制寄存器，对量子比特进行后缀复制处理，得到后缀复制阶段的角酉矩阵量子电路；

通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary路径处理，得到Gary路径处理阶段的角酉矩阵量子电路；

通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对不同处理阶段的角酉矩阵量子电路进行组合处理，得到求逆处理阶段的角酉矩阵量子电路。

12.根据权利要求11所述的装置，其特征在于，

所述量子制备模块，用于通过所述前缀复制阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器中的每个量子比特复制1次，得到第一复制结果，以实现将所述输入寄存器中的每个量子比特复制至所述复制寄存器的不同量子比特上；

所述量子制备模块，用于通过所述前缀复制阶段的角酉矩阵量子电路中的2个受控非门，将所述输入寄存器中的每个量子比特和所述复制寄存器中的第一复制结果在所述复制寄存器中复制2次，得到第二复制结果；

所述量子制备模块，用于基于所述第二复制结果，将所述输入寄存器中的每个量子比特进行迭代复制，直至所述输入寄存器中的每一个量子比特复制m/2t个时，确定所述前缀复制阶段的角酉矩阵量子电路的电路深度，其中，t为所述输入寄存器中需要复制的量子比特数量。

13.一种超导量子芯片，其特征在于，

所述超导量子芯片包括量子态制备电路，所述量子态制备电路通过权利要求1至9任一项所述量子态制备电路生成方法实现。

14.一种电子设备，其特征在于，所述电子设备包括：

存储器，用于存储可执行指令；

处理器，用于运行所述存储器存储的可执行指令时，实现权利要求1至9任一项所述量子态制备电路生成方法。

15.一种计算机可读存储介质，存储有可执行指令，其特征在于，所述可执行指令被处理器执行时实现权利要求1‑9任一项所述量子态制备电路生成方法。

说明书

量子态制备电路生成方法、超导量子芯片

技术领域

[0001] 本发明涉及量子设计技术，尤其涉及一种量子态制备电路生成方法、装置、超导量子芯片及存储介质。

背景技术

[0002] 超导芯片上的量子比特(Qubit quantum bit)是量子态的载体，携带有量子信息，执行量子算法。超导量子计算具有运行速度快的优点，得到人们广泛应用，量子计算分为单比特逻辑门计算和两比特逻辑门计算，两比特逻辑门包括量子态交换操作、受控非门操作(CNOT controllednon‑gate operation)以及受控相位门操作(CZ controlled phase gate operation)等。这一过程中，量子态制备是量子算法设计中一个的基础且重要的步骤，但是相关技术中，量子态制备电路仅仅只考虑了辅助比特为指数量级的情况，但是在量子态制备时往往没有指数量级的辅助比特，仅考虑辅助比特个数为指数量级的量子态制备不符合实际应用场景，同时，现有的量子态制备电路均未完成标准的量子态制备，不能符合实际使用需求。

发明内容

[0003] 有鉴于此，本发明实施例提供一种量子态制备电路生成方法、装置、超导量子芯片、电子设备及存储介质，本发明实施例的技术方案是这样实现的：

[0004] 本发明实施例提供了一种量子态制备电路生成方法，所述方法包括：

[0005] 为量子态制备电路配置输入寄存器，其中，所述输入寄存器由n个量子比特构成；

[0006] 获取m个辅助量子比特，并为所述量子态制备电路分别配置复制寄存器和相位寄存器，其中，所述复制寄存器由m/2个辅助量子比特构成，所述相位寄存器由m/2个辅助量子比特构成；

[0007] 通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路；

[0008] 将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路。

[0009] 本发明实施例还提供了一种量子态制备电路生成装置，所述装置包括：

[0010] 量子制备模块，用于为量子态制备电路配置输入寄存器，其中，所述输入寄存器由n个量子比特构成；

[0011] 量子传输模块，用于为获取m个辅助量子比特；

[0012] 所述量子制备模块，用于为所述量子态制备电路分别配置复制寄存器和相位寄存器，其中，所述复制寄存器由m/2个辅助量子比特构成，所述相位寄存器由m/2个辅助量子比特构成；

[0013] 所述量子制备模块，用于通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路；

[0014] 所述量子制备模块，用于将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路。

[0015] 上述方案中，

[0016] 所述量子制备模块，用于通过所述输入寄存器和所述复制寄存器，对量子比特进行前缀复制处理，得到前缀复制阶段的角酉矩阵量子电路；

[0017] 通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary初始化处理，得到Gary初始化处理阶段的角酉矩阵量子电路；

[0018] 通过所述输入寄存器和所述复制寄存器，对量子比特进行后缀复制处理，得到后缀复制阶段的角酉矩阵量子电路；

[0019] 通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary路径处理处理，得到Gary路径处理阶段的角酉矩阵量子电路；

[0020] 通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对不同处理阶段的角酉矩阵量子电路进行组合处理，得到求逆处理阶段的角酉矩阵量子电路。

[0021] 上述方案中，

[0022] 所述量子制备模块，用于通过所述前缀复制阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器中的每个量子比特复制1次，得到第一复制结果，以实现将所述输入寄存器中的每个量子比特复制至所述复制寄存器的不同量子比特上；

[0023] 所述量子制备模块，用于通过所述前缀复制阶段的角酉矩阵量子电路中的2个受控非门，将所述输入寄存器中的每个量子比特和所述复制寄存器中的第一复制结果在所述复制寄存器中复制2次，得到第二复制结果；

[0024] 所述量子制备模块，用于基于所述第二复制结果，将所述输入寄存器中的每个量子比特进行迭代复制，直至所述输入寄存器中的每一个量子比特复制m/2t个时，确定所述前缀复制阶段的角酉矩阵量子电路的电路深度，其中，t为所述输入寄存器中需要复制的量子比特数量。

[0025] 上述方案中，

[0026] 所述量子制备模块，用于确定与所述相位寄存器相匹配的第一目标线性函数，以及所述第一目标线性函数的数量；

[0027] 所述量子制备模块，用于通过Gary初始化处理阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器和所述复制寄存器中的量子比特复制到所述相位寄存器中；

[0028] 所述量子制备模块，用于在所述相位寄存器的目标位置，执行所述第一目标线性函数；

[0029] 所述量子制备模块，用于当通过执行所述第一目标线性函数，在所述相位寄存器的每个量子比特上实现目标量子态时，确定所述Gary初始化处理阶段的角酉矩阵量子电路的第一电路深度；

[0030] 所述量子制备模块，用于在所述相位寄存器中进行量子比特的相位旋转处理；

[0031] 所述量子制备模块，用于当实现将目标旋转门作用在所述相位寄存器中的目标量子比特上时，确定所述Gary初始化处理阶段的角酉矩阵量子电路的第二电路深度；

[0032] 所述量子制备模块，用于基于所述Gary初始化处理阶段的角酉矩阵量子电路的第一电路深度，以及所述Gary初始化处理阶段的角酉矩阵量子电路的第二电路深度的加和，确定所述Gary初始化处理阶段的角酉矩阵量子电路的电路深度。

[0033] 上述方案中，

[0034] 所述量子制备模块，用于对经过前缀复制处理的量子比特进行还原处理；

[0035] 所述量子制备模块，用于将所述输入寄存器中的每一个量子比特复制m/(2(n‑t))个到复制寄存器中；

[0036] 所述量子制备模块，用于将所述m/(2(n‑t))个复制的量子比特，添加至经过还原处理的量子比特的后缀中；

[0037] 所述量子制备模块，用于当每个经过还原处理的量子比特的后缀为m/(2(n‑t))个复制的量子比特时，确定所述后缀复制阶段的角酉矩阵量子电路的电路深度。

[0038] 上述方案中，

[0039] 所述量子制备模块，用于确定与所述相位寄存器相匹配的第二目标线性函数，以及所述第二目标线性函数的数量；

[0040] 所述量子制备模块，用于通过Gary路径处理阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器和所述复制寄存器中的量子比特复制到所述相位寄存器中；

[0041] 所述量子制备模块，用于在所述相位寄存器的目标位置，执行所述第二目标线性函数；

[0042] 所述量子制备模块，用于当通过执行所述第二目标线性函数，在所述相位寄存器的每个量子比特上实现目标量子态时，确定所述Gary路径处理阶段的角酉矩阵量子电路的第一电路深度；

[0043] 所述量子制备模块，用于在所述相位寄存器中进行量子比特的相位旋转处理；

[0044] 所述量子制备模块，用于当实现将目标旋转门作用在所述相位寄存器中的目标量子比特上时，确定所述Gary路径处理阶段的角酉矩阵量子电路的第二电路深度；

[0045] 所述量子制备模块，用于基于所述Gary路径处理阶段的角酉矩阵量子电路的第一电路深度，以及所述Gary路径处理阶段的角酉矩阵量子电路的第二电路深度的加和，确定所述Gary路径处理阶段的角酉矩阵量子电路的电路深度。

[0046] 上述方案中，

[0047] 所述量子制备模块，用于当通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，确定前缀复制阶段的角酉矩阵量子电路、Gary初始化处理阶段的角酉矩阵量子电路、后缀复制阶段的角酉矩阵量子电路以及Gary路径处理阶段的角酉矩阵量子电路时，[0048] 所述量子制备模块，用于通过所述前缀复制阶段的角酉矩阵量子电路、所述Gary初始化处理阶段的角酉矩阵量子电路、所述后缀复制阶段的角酉矩阵量子电路以及所述Gary路径处理阶段的角酉矩阵量子电路的组合，确定所述求逆处理阶段的角酉矩阵量子电n路，并且确定所述求逆处理阶段的角酉矩阵量子电路的电路深度为O(logm+2/m)。

[0049] 上述方案中，

[0050] 所述量子制备模块，用于将所述前缀复制阶段的角酉矩阵量子电路、所述Gary初始化处理阶段的角酉矩阵量子电路、所述后缀复制阶段的角酉矩阵量子电路、所述Gary路径处理阶段的角酉矩阵量子电路以及所述求逆处理阶段的角酉矩阵量子电路以及单比特门进行组合，得到均匀控制矩阵电路。

[0051] 上述方案中，

[0052] 所述量子制备模块，用于确定所述量子态制备电路的电路深度；

[0053] 所述量子制备模块，用于通过目标对角酉矩阵，对所述量子态制备电路的电路深度进行检测；

[0054] 所述量子制备模块，用于当确定所述量子态制备电路的电路深度能够实现所述目标对角酉矩阵时，通过所述量子态制备电路实现制备任意量子态。

[0055] 本发明实施例还提供了一种超导量子芯片包括量子态制备电路，所述量子态制备电路通过前述量子态制备电路生成方法实现。

[0056] 本发明实施例还提供了一种电子设备，所述电子设备包括：

[0057] 存储器，用于存储可执行指令；

[0058] 处理器，用于运行所述存储器存储的可执行指令时，实现前述的量子态制备电路生成方法。

[0059] 本发明实施例还提供了一种计算机可读存储介质，存储有可执行指令，所述可执行指令被处理器执行时实现前序的量子态制备电路生成方法。

[0060] 本发明实施例具有以下有益效果：

[0061] 本发明通过为量子态制备电路配置输入寄存器，获取m个辅助量子比特，并为所述量子态制备电路分别配置复制寄存器和相位寄存器，其中，所述复制寄存器由m/2个辅助量子比特构成，所述相位寄存器由m/2个辅助量子比特构成；通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路；将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路由此，不但能够实现通过任意数量的辅助量子比特，通过所设计的量子态制备电路，实现量子态制备，有效地降低了量子态制备电路的深度，减少了由于量子态制备电路深度所带来的量子衰退的缺陷，提升量子处理器性能。

附图说明

[0062] 图1为本发明实施例提供的量子态制备电路生成方法的使用场景示意图；

[0063] 图2为本发明实施例提供的量子态制备电路生成装置的组成结构示意图；

[0064] 图3为本发明实施例中量子态制备电路配置一个可选的过程示意图；

[0065] 图4为本发明实施例中量子态制备电路的酉矩阵量子电路框架示意图；

[0066] 图5为本发明实施例中量子态制备电路配置一个可选的过程示意图；

[0067] 图6为本发明实施例中均匀控制矩阵电路结构示意图；

[0068] 图7为本发明实施例中量子态制备电路结构示意图；

[0069] 图8为本发明实施例中量子态制备电路的酉矩阵量子电路框架一个可选的示意图。

具体实施方式

[0070] 为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，所描述的实施例不应视为对本发明的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

[0071] 在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

[0072] 对本发明实施例进行进一步详细说明之前，对本发明实施例中涉及的名词和术语进行说明，本发明实施例中涉及的名词和术语适用于如下的解释。

[0073] 1)超导量子比特，利用约瑟夫森结形成的超导量子电路。

[0074] 2)基于，用于表示所执行的操作所依赖的条件或者状态，当满足所依赖的条件或状态时，所执行的一个或多个操作可以是实时的，也可以具有设定的延迟；在没有特别说明的情况下，所执行的多个操作不存在执行先后顺序的限制。

[0075] 3)超导量子芯片(superconducting quantum chip)：超导量子计算机的中央处理器。量子计算机是利用量子力学原理来进行计算的一种机器。基于量子力学的叠加原理和量子纠缠，量子计算机具有较强的并行处理能力，可以解决一些经典计算机难以计算的问题。超导量子比特的零电阻特性及与集成电路接近的制造工艺，使得利用超导量子比特构建的量子计算体系是目前最有希望实现实用量子计算的体系之一

[0076] 4)量子电路：一种量子计算模型，由一系列量子门序列组成，并由量子门完成计算。

[0077] 5)格雷码路径(Gray code path)：{1,0}n中比特串的一种序列，相邻两个比特串恰好仅一位不同。

[0078] 6)渐进上界o(·):g(n)＝O(f(n))表示存在常数c和n0，对于所有的整数n≥n0，任意0≤g(n)≤cf(n)。

[0079] 7)渐进下界Ω(·):g(n)＝Ω(f(n))表示存在常数c和n0，对于所有的整数n≥n0，任意g(n)≥cf(n)≥0。

[0080] 8)酉变换(unitary transformation)是指酉空间V的等度量变换。对 β∈V，满足条件(σ(α)，σ(β))＝(α，β)的线性变换σ称为酉变换。对n维酉空间V的每一酉变换σ，都存在V的标准正交基，使σ关于此基的矩阵为对角形，且对角线上元素的模为1。

[0081] 下面对本发明实施例所提供的量子态制备电路生成方法进行说明，其中，图1为本发明实施例提供的量子态制备电路生成方法的使用场景示意图，参见图1，其中，超导量子计算机是一种使用量子逻辑进行通用计算的设备。相比传统计算机，超导量子计算机在解决一些特定问题时运算效率可大幅提高，因而受到广泛关注。超导量子芯片可以利用相关的半导体工艺技术实现大规模的集成，同时，超导量子比特在相互作用控制、选择性操作以及纠错等进行量子计算所需要的关键性指标方面展现出较其他物理体系更为优越的性能，是最有希望实现超导量子计算机的平台之一。具体来说，超导量子计算机主要包括超导量子芯片和用于芯片控制和测量的硬件系统，硬件系统主要包括各种微波频段的信号发生器和和各种微波频段的器件，包括不限于滤波器、放大器、隔离器等，以及配备微波传输线的稀释制冷机。超导量子芯片使用中，可以执行不同的量子算法，子态制备是量子算法设计中一个的基础且重要的步骤，但是相关技术中，量子态制备电路仅仅只考虑了辅助比特为指数量级的情况，但是在量子态制备时往往没有指数量级的辅助比特，仅考虑辅助比特个数为指数量级的量子态制备不符合实际应用场景，同时，现有的量子态制备电路均未完成标准的量子态制备，不能符合实际使用需求。因此需要提供一种量子态制备电路生成方法，以得到量子态制备电路，并将得到的量子态制备电路应用于量子机器学习或者物理系统模拟中。

[0082] 下面对本发明实施例的量子态制备电路生成装置的结构做详细说明，量子态制备电路生成装置可以各种形式来实施，如带有量子态制备电路生成装置处理功能的超导量子芯片，也可以为设置有量子态制备电路生成装置处理功能的集成芯片，例如前序图1中的超导量子芯片200。图2为本发明实施例提供的量子态制备电路生成装置的组成结构示意图，可以理解，图2仅仅示出了量子态制备电路生成装置的示例性结构而非全部结构，根据需要可以实施图2示出的部分结构或全部结构。

[0083] 本发明实施例提供的量子态制备电路生成装置包括：至少一个处理器201、存储器202、用户接口203和至少一个网络接口204。量子态制备电路生成装置中的各个组件通过总线系统205耦合在一起。可以理解，总线系统205用于实现这些组件之间的连接通信。总线系统205除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图2中将各种总线都标为总线系统205。

[0084] 其中，用户接口203可以包括显示器、键盘、鼠标、轨迹球、点击轮、按键、按钮、触感板或者触摸屏等。

[0085] 可以理解，存储器202可以是易失性存储器或非易失性存储器，也可包括易失性和非易失性存储器两者。本发明实施例中的存储器202能够存储数据以支持终端中的超导量子芯片中的操作。这些数据的示例包括：用于在终端的超导量子芯片上操作的任何计算机程序，如操作系统和应用程序。其中，操作系统包含各种系统程序，例如框架层、核心库层、驱动层等，用于实现各种基础业务以及处理基于硬件的任务。应用程序可以包含各种应用程序。

[0086] 在一些实施例中，本发明实施例提供的量子态制备电路生成装置可以采用软硬件结合的方式实现，作为示例，本发明实施例提供的量子态制备电路生成装置可以是采用硬件译码处理器形式的处理器，其被编程以执行本发明实施例提供的量子态制备电路生成方法。例如，硬件译码处理器形式的处理器可以采用一个或多个应用专用集成电路(ASIC，Application Specific Integrated Circui t)、DSP、可编程逻辑器件(PLD，Programmable Logic Device)、复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)、现场可编程门阵列(FPGA，Field‑Programmable Gate Array)或其他电子元件。

[0087] 作为本发明实施例提供的量子态制备电路生成装置采用软硬件结合实施的示例，本发明实施例所提供的量子态制备电路生成装置可以直接体现为由处理器201执行的软件模块组合，软件模块可以位于存储介质中，存储介质位于存储器202，处理器201读取存储器202中软件模块包括的可执行指令，结合必要的硬件(例如，包括处理器201以及连接到总线
205的其他组件)完成本发明实施例提供的量子态制备电路生成方法。

[0088] 作为示例，处理器201可以是一种超导电子芯片，具有信号的处理能力，例如通用处理器、数字量子设计器(DSP，Digital Signal Processor)，或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等，其中，通用处理器可以是微处理器或者任何常规的处理器等。

[0089] 作为本发明实施例提供的量子态制备电路生成装置采用硬件实施的示例，本发明实施例所提供的装置可以直接采用硬件译码处理器形式的处理器201来执行完成，例如，被一个或多个应用专用集成电路(ASIC，Application Specifi c Integrated Circuit)、DSP、可编程逻辑器件(PLD，Programmable Logic Devi ce)、复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)、现场可编程门阵列(FPGA，Field‑Programmable Gate Array)或其他电子元件执行实现本发明实施例提供的量子态制备电路生成方法。

[0090] 本发明实施例中的存储器202用于存储各种类型的数据以支持量子态制备电路生成装置的操作。这些数据的示例包括：用于在量子态制备电路生成装置上操作的任何可执行指令，如可执行指令，实现本发明实施例的从量子态制备电路生成方法的程序可以包含在可执行指令中。

[0091] 在另一些实施例中，本发明实施例提供的量子态制备电路生成装置可以采用软件方式实现，图2示出了存储在存储器202中的量子态制备电路生成装置，其可以是程序和插件等形式的软件，并包括一系列的模块，作为存储器202中存储的程序的示例，可以包括量子态制备电路生成装置，量子态制备电路生成装置中包括以下的软件模块量子传输模块2081和量子制备模块2082。当量子态制备电路生成装置中的软件模块被处理器201读取到RAM中并执行时，将实现本发明实施例提供的量子态制备电路生成方法，其中，量子态制备电路生成装置中各个软件模块的功能，包括：

[0092] 量子制备模块2081，用于为量子态制备电路配置输入寄存器，其中，所述输入寄存器由n个量子比特构成；

[0093] 量子传输模块2082，用于为获取m个辅助量子比特；

[0094] 所述量子制备模块2081，用于为所述量子态制备电路分别配置复制寄存器和相位寄存器，其中，所述复制寄存器由m/2个辅助量子比特构成，所述相位寄存器由m/2个辅助量子比特构成；

[0095] 所述量子制备模块2081，用于通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路；

[0096] 所述量子制备模块2081，用于将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路；

[0097] 所述量子制备模块2081，用于将不同的均匀控制矩阵电路进行组合，得到量子态制备电路。

[0098] 参考图3，图3为本发明实施例中量子态制备电路配置一个可选的过程示意图，具体包括以下步骤：

[0099] 步骤301：为量子态制备电路配置输入寄存器，其中，所述输入寄存器由n个量子比特构成。

[0100] 步骤302：获取m个辅助量子比特，并为所述量子态制备电路分别配置复制寄存器和相位寄存器。

[0101] 其中，所述复制寄存器由m/2个辅助量子比特构成，所述相位寄存器由m/2个辅助量子比特构成。

[0102] 步骤303：通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路。

[0103] 参考图4，图4为本发明实施例中量子态制备电路的酉矩阵量子电路框架示意图，其中，m个辅助比特初始为|0>。前n个量子比特构成输入寄存器，接下来m/2个量子比特构成复制寄存器，最后m/2个量子比特构成相位寄存器。该框架分为五个阶段：前缀复制阶段、Gray初始化阶段、后缀复制阶段、Gray路径阶段和求逆阶段。五个阶段的电路深度分别为On n(logm)，O(logm)，O(logm)，O(2/m)和O(logm+2/m)，下面分别对不同阶段的角酉矩阵量子电路进行说明。

[0104] 参考图5，图5为本发明实施例中量子态制备电路配置一个可选的过程示意图，具体包括以下步骤：

[0105] 步骤501：通过所述输入寄存器和所述复制寄存器，对量子比特进行前缀复制处理，得到前缀复制阶段的角酉矩阵量子电路。

[0106] 在本发明的一些实施例中，前缀复制阶段的角酉矩阵量子电路的确定过程包括：通过所述前缀复制阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器中的每个量子比特复制1次，得到第一复制结果，以实现将所述输入寄存器中的每个量子比特复制至所述复制寄存器的不同量子比特上；通过所述前缀复制阶段的角酉矩阵量子电路中的2个受控非门，将所述输入寄存器中的每个量子比特和所述复制寄存器中的第一复制结果在所述复制寄存器中复制2次，得到第二复制结果；基于所述第二复制结果，将所述输入寄存器中的每个量子比特进行迭代复制，直至所述输入寄存器中的每一个量子比特复制m/2t个时，确定所述前缀复制阶段的角酉矩阵量子电路的电路深度，其中，t为所述输入寄存器中需要复制的量子比特数量。具体来说，在前缀复制阶段，需要实现将输入寄存器中前t(令整数)个比特x1,x2.....xt复制m/2t个拷贝。因此，实现作用在输入寄存器和复制寄存器上的酉矩阵Ucopy，1可以表示为公式1：

[0107]

[0108] 其中两个|·>符号分别表示输入寄存器和复制寄存器，并且由于等式：

[0109]

[0110] 因此，确定前缀复制阶段的角酉矩阵量子电路的电路深度时，利用CNOT门将每个xi均复制一次。由于每个xi均被复制到复制寄存器的不同量子比特上，因此所有的CNOT门可并行地在深度为1的电路中实现。然后，利用2个CNOT门将输入寄存器中的xi与上一步中得到的复制寄存器中的xi在复制寄存器中复制2次。这2t个CNOT门可以并行地在深度为1的电路中实现。持续这一个过程，直到在复制寄存器中得到x1,x2.....xt的m/2t个拷贝。因此复制阶段的电路深度为 因此，前缀复制阶段的角酉矩阵量子电路需要深度至多为logm的CNOT电路Ucopy，1实现。

[0111] 步骤502：通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary初始化处理，得到Gary初始化处理阶段的角酉矩阵量子电路。

[0112] 在本发明的一些实施例中，对量子比特进行Gary初始化处理，得到Gary初始化处理阶段的角酉矩阵量子电路，可以通过以下方式实现：

[0113] 确定与所述相位寄存器相匹配的第一目标线性函数，以及所述第一目标线性函数的数量；通过Gary初始化处理阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器和所述复制寄存器中的量子比特复制到所述相位寄存器中；在所述相位寄存器的目标位置，执行所述第一目标线性函数；当通过执行所述第一目标线性函数，在所述相位寄存器的每个量子比特上实现目标量子态时，确定所述Gary初始化处理阶段的角酉矩阵量子电路的第一电路深度；在所述相位寄存器中进行量子比特的相位旋转处理；当实现将目标旋转门作用在所述相位寄存器中的目标量子比特上时，确定所述Gary初始化处理阶段的角酉矩阵量子电路的第二电路深度；基于所述Gary初始化处理阶段的角酉矩阵量子电路的第一电路深度，以及所述Gary初始化处理阶段的角酉矩阵量子电路的第二电路深度的加和，确定所述Gary初始化处理阶段的角酉矩阵量子电路的电路深度。具体来说，在Gray初始化阶段，电路实现分为两个步骤。步骤U1实现m/2个线性函数fj1(x)＝，其中s(j,1)为n比特串，下标j表示该线性函数在相位寄存器的第j位实现。第二步在相位寄存器中实现相位旋转，将任意n比特串划分为两部分，前t比特为前缀，后n‑t比特为后缀，令集合{s(j，1)：jn∈[l]}的前缀覆盖所有l种前缀，并且对于每个固定的j∈[l]，集合{s(j，k)：k∈[2/l]}的n
后缀覆盖所有可能的后缀。因此{s(j，k)：j∈[l]，k∈[2/l]}满足条件(1)。

[0114] 对于第j个集合 令其(n‑t)‑比特后缀为(j′，n‑t)‑格雷码，其中j′＝((j‑1)mod(n‑t))+1∈[n‑t]。对于任意 和任意t′∈{t+1，…，n}，下面讨论满足s(j，k)和s(j，k+1)仅在第t′比特不同的整数j的个数。当整数j遍历完集合n‑t时，满足s(j，k)和s(j，k+1)仅在第t′比特不同的整数j恰好仅有一个。

[0115] 当整数j遍历完集合{n‑t+1，…，2(n‑t)}时，满足s(j，k)和s(j，k+1)仅在第t′比特不同的整数j也恰好仅有一个。重复这个过程可知，当整数j遍历完集合[l]时，满足s(j，k)和s(j，k+1)仅在第t′比特不同的整数j最多有 个。

[0116] 假设tjk表示s(j，k)和s(j，k+1)不同的比特的下标，在步骤502执行完成后，相位寄存器的每个比特j上实现量子态|fj1(x)>，其中fj，1(x)＝，将旋转门作用在相位寄存器的第j个量子比特上，如果＝1，那么第j个量子比特的相位旋转αs(j，1)；否则相位不变。定义R1＝R(αs(j，1))。

[0117] 在确定电路深度时，相位寄存器中的2t个量子比特的状态被转化为即该过程将相位寄存器中的第j个量子比特转化为|
m/2
fj，1(x)>。在第二步，对于基|x>|xpre>|0 >添加相位fj，1(x)·αs(j，1)。因此可以得到公式2：

[0118]

[0119] 下面本发明构造实现第一步U1的浅层量子电路。由于一共要在每个量子比特j上t实现一个变量为x1,x2.....xt的线性函数，线性函数的总个数为l＝2。由于l≤m/2因此实现所有l个函数，相位寄存器中的比特数目是足够的。对于相位寄存器中量子比特j所对应的线性函数 利用CNOT门从输入寄存器和复制寄存器中复制xi1,xi2.....xit到
量子比特j。仅需合理地分配这些CNOT门的位置，使得量子电路的深度变小。第一步可以划分成 个小步骤，在每个小步骤处理 个量子比特j，将其转化为量子态|t
1)，x>>。因为一共要处理l＝2个量子比特，所以共有 个小步骤。

[0120] 当比特串s(j，1)为1的位置为i∈[t]，即s(j，1)i＝1。利用CNOT门将xi复制到量子比特j上。现在t个变量x1,x2.....xt各有 个拷贝。为了将这些拷贝用于并行电路设计，将相位寄存器中的 个量子比特j划分成t个块，每个块的大小为 在每个小步骤中，利用t深度的电路，可以将相位寄存器中 个量子比特j所需要的所有变量拷贝进该量子比特中。在第一层中，用 个x1的拷贝对应的量子比特作为CNOT门的控制位，将x1拷贝到第一个块中的量子比特中；用 个x2的拷贝对应的量子比特作为CNOT门的控制位，将x2拷贝到第二个块中的量子比特中；以此类推，用 个xt的拷贝对应的量子比特作为CNOT门的控制位，将xt拷贝到第t个块中的量子比特中。在第二层中，将块进行循环移位，然后重复第一层的过程：将x1拷贝到第2个块中，将x2拷贝到第3个块中，……，将第xt‑1拷贝到第t个块中，将第xt拷贝到第1个块。以此类推，可以在t层量子电路中实现U1，使得相位寄存器中的 个量子比特都得到其所需要的变量的拷贝。

[0121] 由于该步骤共有 个小步骤，每个小步骤的深度为t，因此总深度为：

[0122]

[0123] 对于第二步，由于所有的旋转门均不作用在同一个量子比特上，因此可以将它们摆放在同一层电路中，即电路深度为1。综上所述，Gray初始化阶段的电路深度不超过2logm。

[0124] 步骤503：通过所述输入寄存器和所述复制寄存器，对量子比特进行后缀复制处理，得到后缀复制阶段的角酉矩阵量子电路。

[0125] 在本发明的一些实施例中，得到后缀复制阶段的角酉矩阵量子电路，可以通过以下方式实现：

[0126] 对经过前缀复制处理的量子比特进行还原处理；将所述输入寄存器中的每一个量子比特复制m/(2(n‑t))个到复制寄存器中；将所述m/(2(n‑t))个复制的量子比特，添加至经过还原处理的量子比特的后缀中；当每个经过还原处理的量子比特的后缀为m/(2(n‑t))个复制的量子比特时，确定所述后缀复制阶段的角酉矩阵量子电路的电路深度。

[0127] 其中，首先将前缀复制阶段所得到的量子态还原，然后在每个量子比特上实现每个后缀变量xt+1，xt+2，...，xn的 个拷贝，将输入寄存器中的变量xt+1,.....xn各复m制 个拷贝到复制寄存器中，需要将深度至多为logm的CNOT电路Ucopy，2作用到|x>0/2
>来实现。

[0128]

[0129] 则Ucopy，2所实现的效果为：

[0130]

[0131] 后缀复制阶段的算子为Ucopy， 深度至多为2logm。因此本阶段的算子Ucopy，的作用效果为公式3：

[0132]

[0133] 步骤504：通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行Gary路径处理处理，得到Gary路径处理阶段的角酉矩阵量子电路。

[0134] 在本发明的一些实施例中，对量子比特进行Gary路径处理处理，得到Gary路径处理阶段的角酉矩阵量子电路，可以通过以下方式实现：

[0135] 确定与所述相位寄存器相匹配的第二目标线性函数，以及所述第二目标线性函数的数量；通过Gary路径处理阶段的角酉矩阵量子电路中的受控非门，将所述输入寄存器和所述复制寄存器中的量子比特复制到所述相位寄存器中；在所述相位寄存器的目标位置，执行所述第二目标线性函数；当通过执行所述第二目标线性函数，在所述相位寄存器的每个量子比特上实现目标量子态时，确定所述Gary路径处理阶段的角酉矩阵量子电路的第一电路深度；在所述相位寄存器中进行量子比特的相位旋转处理；当实现将目标旋转门作用在所述相位寄存器中的目标量子比特上时，确定所述Gary路径处理阶段的角酉矩阵量子电路的第二电路深度；基于所述Gary路径处理阶段的角酉矩阵量子电路的第一电路深度，以及所述Gary路径处理阶段的角酉矩阵量子电路的第二电路深度的加和，确定所述Gary路径处理阶段的角酉矩阵量子电路的电路深度。

[0136] 在Gray路径阶段中，第k阶段实现的变换，参考公式4：

[0137]

[0138] 其中 且 Gray路径阶段的电路深度最多为2·n
2/l。

[0139] 由于路径复制阶段一共执行了2n/l‑1次。因为s(j，k)和s(j，k+1)仅有一个比特不同，因此一个CNOT门可以将前一个阶段中的|>转化为|>；该CNOT门控制位是xtjk，目标位是相位寄存器的第j个量子比特。对于每个变量xi最多作为个不同量子比特j∈[l]的控制比特。因为在输入寄存器和复制寄存器中包含xi的个拷贝，因此在上述步骤中的CNOT门可以在至多1层电路深度中实现。上述处理
中仅仅只包含作用在不同量子比特上的单比特门，故该步骤可以并行地在一层电路中实n n
现。因此Gray路径阶段可以在至多(2/l)·（1+1）≤2·2/l深度的电路中实现。

[0140] 步骤505：通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对不同处理阶段的角酉矩阵量子电路进行组合处理，得到求逆处理阶段的角酉矩阵量子电路。

[0141] 在本发明的一些实施例中，到求逆处理阶段的角酉矩阵量子电路，可以通过以下方式实现：

[0142] 当通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，确定前缀复制阶段的角酉矩阵量子电路、Gary初始化处理阶段的角酉矩阵量子电路、后缀复制阶段的角酉矩阵量子电路以及Gary路径处理阶段的角酉矩阵量子电路时，通过所述前缀复制阶段的角酉矩阵量子电路、所述Gary初始化处理阶段的角酉矩阵量子电路、所述后缀复制阶段的角酉矩阵量子电路以及所述Gary路径处理阶段的角酉矩阵量子电路的组合，确定所述求逆处理阶段的角酉矩阵量子电路，并且确定所述求逆处理阶段的角酉矩阵量子电路的电路深度n n为O(logm+2/m)。其中，求逆阶段电路Uinverse的电路深度为O(logm+2/m)，且实现了如下变换：

[0143]

[0144] 由于求逆阶段的电路深度是前四个阶段中CNOT电路深度的和，即：

[0145]

[0146] 求逆阶段实现的变换如下所示：

[0147]

[0148] 在确定图4所示的量子态制备电路中每个阶段的角酉矩阵量子电路后，继续执行步骤304。

[0149] 步骤304：将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路。

[0150] 步骤305：将不同的均匀控制矩阵电路进行组合，得到量子态制备电路。

[0151] 具体来说，将所述前缀复制阶段的角酉矩阵量子电路、所述Gary初始化处理阶段的角酉矩阵量子电路、所述后缀复制阶段的角酉矩阵量子电路、所述Gary路径处理阶段的角酉矩阵量子电路以及所述求逆处理阶段的角酉矩阵量子电路以及单比特门进行组合，得到均匀控制矩阵电路。

[0152] 在本发明的一些实施例中，还可以对所设计的量子态制备电路进行验证，具体包括：确定所述量子态制备电路的电路深度；通过目标对角酉矩阵，对所述量子态制备电路的电路深度进行检测；当确定所述量子态制备电路的电路深度能够实现所述目标对角酉矩阵时，通过所述量子态制备电路实现制备任意量子态。

[0153] 具体来说，给定m个辅助比特(2n≤m≤2n+1)，Λn可以用深度为O(logm+2n/m)的量子n+1 n+1电路实现。当m≥2 时，仅使用2 个辅助比特，此时电路深度为O(n)。综合上述两种情况，n
对于任意的辅助比特m(≥2n)，对角酉矩阵的电路深度为O(n+2/m)。

[0154] 图6为本发明实施例中均匀控制矩阵电路结构示意图，如图6所示，n比特均匀控制矩阵Vn的电路框架中 均为n量子比特对角酉矩阵，令D(n)表示辅助比特个数为m+
时，实现n量子比特对角酉矩阵的量子电路深度(忽略一个全局相位)。其中H和S(S)可以合并为一个单比特门。V1，V2，...，Vn的全局相位可仅由一个单比特相位门实现，任意n比特量子态制备电路的电路深度为：

[0155]

[0156] 在将对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路时，需要将所述前缀复制阶段的角酉矩阵量子电路、所述Gary初始化处理阶段的角酉矩阵量子电路、所述后缀复制阶段的角酉矩阵量子电路、所述Gary路径处理阶段的角酉矩阵量子电路以及所述求逆处理阶段的角酉矩阵量子电路以及单比特门进行组合，得到均匀控制矩阵电路，

[0157] 图7为本发明实施例中量子态制备电路结构示意图，如图7所示，电路的初始状态为 对于任意k∈[n]Vk示k量子比特的均匀控制门，其中，n量子比特均匀控制门(Uniformly controlled gate，UCG)Vn定义为：

[0158]n‑1

[0159] 其中，对于任意k∈[2 ]， 是酉矩阵。

[0160] 任意n量子比特的均匀控制门Vn的对角子矩阵可以作如下分解：

[0161]

[0162] 因此均匀控制矩阵Vn可以分解为如下形式：

[0163]

[0164] 其中In‑1表示n‑1量子比特的单位算子。定义n量子比特对角酉矩阵：

[0165]

[0166] 由此，结合前序图4与图6的描述，将不同的均匀控制矩阵电路进行组合，得到量子n+1 n态制备电路，同时给定m个辅助比特(2n≤m≤2 )，Λn可以用深度为O(logm+2/m)的量子电n+1 n+1
路实现。当m≥2 时，仅使用2 个辅助比特，此时电路深度为O(n)。综合上述两种情况，对n
于任意的辅助比特m(≥2n)，对角酉矩阵的电路深度为O(n+2/m)，由此可以确定为在辅助
2 n
比特数为m(≥2n)的情况下，量子态制备的电路深度为O(n+2/m)。因此当辅助比特数目m∈n 2
[2n，O(2/n)]，利用本申请所提供的量子态制备电路生成方法所生成的量子态制备电路的n n
电路深度为O(2/m)。而此时电路深度的下界为Ω(2/m)，由于电路深度的上界与下界相匹配(渐进意义下相等)。因此本申请所提供的量子态制备电路生成方法所生成的量子态制备电路的电路深度最优，使用所生成的量子态制备电路可以有效减少量子衰退所带来的影响。

[0167] 为了更好地说明本申请提供的量子态制备电路生成方法，参考图8，图8为本发明实施例中量子态制备电路的酉矩阵量子电路框架一个可选的示意图，下面以n＝8，m＝4为例，继续进行说明，其中，带8个辅助比特的对角酉矩阵Λ4的量子电路实现。后8个量子比特为辅助比特，且初始状态为|0>。前4个量子比特构成输入寄存器，接下来8个量子比特构成复制寄存器，最后4个量子比特构成相位寄存器。该框架分为五个阶段：前缀复制阶段、Gray初始化阶段、后缀复制阶段、Gray路径阶段和求逆阶段。这五个阶段的电路深度分别为2，3，4，6和11层，下面分别进行说明。

[0168] 在前缀复制阶段，电路在复制寄存器上实现前缀x1x2的2次拷贝，即实现如下变换：

[0169] |x1x2x3x4>|08>→|x1x2x3x4>|x1x2x1x2>|04>.

[0170] 因此，前缀复制阶段的电路深度为2。

[0171] 在Gray初始化阶段，量子态制备电路首先利用复制寄存器中前缀的拷贝，在相位寄存器的4个比特上分别实现后缀为00的线性函数，即实现函数<0000，x>，<1000，x>，<0100，x>，<0100，x>；然后为每个函数添加对应的相位。即实现如下变换：

[0172]

[0173] 由此，Gray初始化阶段的电路深度为3。

[0174] 在后缀复制阶段，首先将复制寄存器上还原为初始状态|04>，然后在复制寄存器上实现前缀x3x4的2次拷贝。即实现如下变换

[0175]

[0176] 由此，后缀复制阶段的电路深度为4。

[0177] 后缀复制阶段完成后，已经实现了所有后缀为00的函数。接下来，对于每个不同的前缀，电路将生成所有的后缀。为了更好地并行实现该过程，在Gray路径阶段，后缀生成的顺序为格雷码的顺序。1‑格雷码和2‑格雷码分别为00，10，11，01和00，01，11，10。在相位寄存器的前两个量子比特实现1‑格雷码，在后两个量子比特实现2‑格雷码。每次实现一个后缀后，需要利用旋转门添加相应的相位。因此Gray路径阶段实现如下变换

[0178]

[0179] 由此，Gray路径阶段的电路深度为6。

[0180] 最后，求逆阶段的目标是将复制寄存器和相位寄存器的量子比特还原到其初始状态|0>。求逆阶段(步骤16)由步骤14，12，10，9，8，7，6，4，3，2和1的逆电路按顺序排列组成。由此可以验证，求逆阶段实现如下变换

[0181] eiθ(x)|x1x2x3x4)|x1x2x1x2>|<0001，x>，<1001，x)，<0110x)，<1110，x>>→eiθ(x)|x)|4 4
0)|0).

[0182] 求逆阶段的电路深度为11。

[0183] 图8中的电路实现了如下变换|x>|08>→eiθ(x)|x>|08>＝Λ4|x>|08>，因此图6的电路为对角酉矩阵Λ4的电路实现。

[0184] 有益技术效果：

[0185] 本发明通过为量子态制备电路配置输入寄存器，获取m个辅助量子比特，并为所述量子态制备电路分别配置复制寄存器和相位寄存器，其中，所述复制寄存器由m/2个辅助量子比特构成，所述相位寄存器由m/2个辅助量子比特构成；通过所述输入寄存器、所述复制寄存器以及所述相位寄存器，对量子比特进行处理，确定所述量子态制备电路对应的对角酉矩阵量子电路；将所述对角酉矩阵量子电路和单比特门进行组合，得到均匀控制矩阵电路由此，不但能够实现通过任意数量的辅助量子比特，通过所设计的量子态制备电路，实现量子态制备，有效地降低了量子态制备电路的深度，减少了由于量子态制备电路深度所带来的量子衰退的缺陷，提升量子处理器性能。

[0186] 以上所述，仅为本发明的实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。