栅极驱动单元、栅极驱动电路及显示装置

摘要

本发明公开了一种栅极驱动单元、栅极驱动电路及显示装置，所述栅极驱动单元包括：输入模块，与第一节点相连接，根据预充电信号对所述第一节点进行充电；输出模块，与所述第一节点相连接，根据所述第一节点的电压和时钟信号提供栅极驱动信号和传递信号；以及下拉稳定模块，与所述输出模块和所述第一节点相连接，在下拉信号的控制下将所述栅极驱动信号维持于低电平；其中，所述输出模块包括第一开关管，所述第一开关管用于在自举阶段根据所述传递信号对所述输入模块和所述下拉稳定模块进行反馈充电，以将所述第一节点维持在高电位。本发明提供的栅极驱动单元能够有效防止工作过程中薄膜晶体管漏电，从而提高其稳定性。

权利要求

1.一种栅极驱动单元，所述栅极驱动单元用于驱动显示面板上对应的多条扫描线，所述栅极驱动单元包括：输入模块，与第一节点相连接，根据预充电信号对所述第一节点进行充电；

输出模块，与所述第一节点相连接，根据所述第一节点的电压和时钟信号提供栅极驱动信号和传递信号；以及下拉稳定模块，与所述输出模块和所述第一节点相连接，在下拉信号的控制下将所述栅极驱动信号维持于低电平；所述下拉稳定模块包括，第一维稳单元和第二维稳单元，所述第一维稳单元和所述第二维稳单元根据第一时序信号和第二时序信号的有效状态交替工作，以将所述栅极驱动信号和所述传递信号维持在第一低电平；维稳控制单元，被配置为在所述第一节点为高电平时，关闭所述第一维稳单元和所述第二维稳单元；以及下拉单元，根据下拉信号对所述第一节点进行放电；所述第一维稳单元和所述第二维稳单元还被配置为，在所述下拉单元对所述第一节点放电后，将所述第一节点的电压下拉至第二低电平；

其中，所述输出模块包括第一开关管，所述第一开关管用于在自举阶段在所述第一节点的电压的控制下根据所述传递信号对所述输入模块和所述下拉稳定模块进行反馈充电，以将所述第一节点维持在高电位。

2.根据权利要求1所述的栅极驱动单元，所述输出模块包括：输出开关管，所述输出开关管的控制端连接至所述第一节点，第一端接收所述时钟信号后，第二端根据所述时钟信号提供所述栅极驱动信号；

第一传递开关管，所述第一传递开关管的控制端连接至所述第一节点，第一端接收所述时钟信号；

第二传递开关管，所述第二传递开关管的控制端连接至所述第一节点，第一端与所述第一传递开关管的第二端连接，第二端提供所述传递信号；

第一电容，所述第一电容的第一端与所述输出开关管的控制端连接，第二端与所述输出开关管的第二端连接。

3.根据权利要求1所述的栅极驱动单元，所述输入模块包括：第二开关管，所述第二开关管的控制端接收第一预充电信号，第二端接收第二预充电信号；

第三开关管，所述第三开关管的控制端接收所述第一预充电信号，第一端与所述第二开关管的第二端连接，第二端连接至所述第一节点；

其中，所述第一开关管用于在所述第一节点为高电平时将所述传递信号提供至所述第二开关管和所述第三开关管的中间节点。

4.根据权利要求1所述的栅极驱动单元，所述第一维稳单元包括：第十三开关管，所述第十三开关管的控制端和第一端接收所述第一时序信号，第二端连接至第二节点；

第十五开关管，所述第十五开关管的控制端接收所述第一时序信号，第一端连接至第三节点，第二端连接至所述第二低电平；

连接在所述第一节点和所述第二低电平之间的第七开关管和第八开关管，所述第七开关管和所述第八开关管的控制端连接至所述第二节点；以及，第十一开关管，所述第十一开关管的控制端连接至所述第二节点，第一端与所述栅极驱动信号的输出端连接，第二端连接至第一低电平；

其中，所述第七开关管和所述第八开关管的中间节点与所述传递信号的输出端连接，从而在所述传递信号为高电平时维持关断状态。

5.根据权利要求1所述的栅极驱动单元，所述第二维稳单元包括：第十四开关管，所述第十四开关管的控制端和第一端接收所述第二时序信号，第二端连接至第三节点；

第十六开关管，所述第十六开关管的控制端接收所述第二时序信号，第一端连接至第二节点，第二端连接至所述第二低电平；

连接在所述第一节点和所述第二低电平之间的第九开关管和第十开关管，所述第九开关管和所述第十开关管的控制端连接至所述第三节点；以及第十二开关管，所述第十二开关管的控制端连接至所述第三节点，第一端与所述栅极驱动信号的输出端连接，第二端连接至第一低电平；

其中，所述第九开关管和所述第十开关管的中间节点与所述传递信号的输出端连接，从而在所述传递信号为高电平时维持关断状态。

6.根据权利要求1所述的栅极驱动单元，所述维稳控制单元包括：连接在第二节点和所述第二低电平之间的第十九开关管和第二十开关管，所述第十九开关管和所述第二十开关管的控制端连接至所述第一节点；

连接在第三节点和所述第二低电平之间的第十七开关管和第十八开关管，所述第十七开关管和所述第十八开关管的控制端连接至所述第一节点。

7.根据权利要求1所述的栅极驱动单元，所述下拉单元包括：第五开关管，所述第五开关管的控制端接收下拉信号，第一端连接至所述第一节点；

第六开关管，所述第六开关管的控制端接收所述下拉信号，第一端与所述第五开关管的第二端连接，第二端连接至第一低电平；其中，所述第一开关管用于在所述第一节点为高电平时将所述传递信号提供至所述第五开关管和所述第六开关管的中间节点。

8.一种栅极驱动电路，其中，至少包括一级如权利要求1至7中任一项所述的栅极驱动单元的多级栅极驱动单元。

9.一种显示装置，包括：

如权利要求8所述的栅极驱动电路，用于提供多个栅极驱动信号；

数据驱动电路，用于提供多个灰阶数据；以及

显示面板，所述显示面板包括排列成阵列的多个像素单元以及多条扫描线和多条数据线，其中，所述显示面板经由所述多条扫描线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，以及经由所述多条数据线按列接收所述多个灰阶数据，从而提供给选定的像素单元以实现图像显示。

说明书

栅极驱动单元、栅极驱动电路及显示装置

技术领域

[0001] 本发明涉及显示技术领域，特别涉及一种栅极驱动单元、栅极驱动电路及显示装置。

背景技术

[0002] 显示装置将显示数据通过传输设备显示到显示面板上，显示装置的示例包括液晶显示器(Liquid Crystal Display,LCD)、等离子体显示器(Plasma Display Panel,PDP)、有机发光二极管(Organic Light‑Emitting Diode,OLED)显示器以及电泳显示器(Electro‑Phoretic Display,EPD)。

[0003] 随着显示技术的发展，显示面板趋向于高集成度和低成本方向。现有技术将集成栅极驱动电路(Gate‑driver in Array,GIA)直接集成在显示面板的阵列基板上，GIA电路通常包括多个级联栅极驱动单元，每个栅极驱动单元对应于与扫描线对应的一行或多行像素，以实现用于显示面板的扫描驱动器。这种集成技术可以节省栅极驱动电路占用的区域，从而实现显示面板的窄边框。然而，现有技术的GIA电路在采用IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)TFT(Thin Film Transistor,薄膜晶体管)时，因其Vgs大于等于零薄膜晶体管均会导通，因而栅极驱动单元工作时，其内部的薄膜晶体管存在漏电问题，降低了工作稳定性，导致栅极驱动电路无法正常工作甚至损毁。

[0004] 因此期待一种改进的栅极驱动单元、栅极驱动电路及显示装置，以解决上述问题。

发明内容

[0005] 鉴于上述问题，本发明的目的在于提供一种栅极驱动单元、栅极驱动电路及显示装置，能够有效防止工作过程中薄膜晶体管漏电，从而提高其工作稳定性。

[0006] 根据本发明的一方面，提供一种栅极驱动单元，所述栅极驱动单元用于驱动显示面板上对应的多条扫描线，所述栅极驱动单元包括：输入模块，与第一节点相连接，根据预充电信号对所述第一节点进行充电；输出模块，与所述第一节点相连接，根据所述第一节点的电压和时钟信号提供栅极驱动信号和传递信号；以及下拉稳定模块，与所述输出模块和所述第一节点相连接，在下拉信号的控制下将所述栅极驱动信号维持于低电平；其中，所述输出模块包括第一开关管，所述第一开关管用于在自举阶段根据所述传递信号对所述输入模块和所述下拉稳定模块进行反馈充电，以将所述第一节点维持在高电位。

[0007] 可选地，所述输出模块包括：输出开关管，所述输出开关管的控制端连接至所述第一节点，第一端接收所述时钟信号后，第二端根据所述时钟信号提供所述栅极驱动信号；第一传递开关管，所述第一传递开关管的控制端连接至所述第一节点，第一端接收所述时钟信号；第二传递开关管，所述第二传递开关管的控制端连接至所述第一节点，第一端与所述第一传递开关管的第二端连接，第二端提供所述传递信号；第一电容，所述第一电容的第一端与所述输出开关管的控制端连接，第二端与所述输出开关管的第二端连接。

[0008] 可选地，所述输入模块包括：第二开关管，所述第二开关管的控制端接收第一预充电信号，第二端接收第二预充电信号；第三开关管，所述第三开关管的控制端接收所述第一预充电信号，第一端与所述第二开关管的第二端连接，第二端连接至所述第一节点；其中，所述第一开关管用于在所述第一节点为高电平时将所述传递信号提供至所述第二开关管和所述第三开关管的中间节点。

[0009] 可选地，所述下拉稳定模块包括：第一维稳单元和第二维稳单元，所述第一维稳单元和所述第二维稳单元根据第一时序信号和第二时序信号的有效状态交替工作，以将所述栅极驱动信号和所述传递信号维持在第一低电平；维稳控制单元，被配置为在所述第一节点为高电平时，关闭所述第一维稳单元和所述第二维稳单元；以及下拉单元，根据下拉信号对所述第一节点进行放电，其中，所述第一维稳单元和所述第二维稳单元还被配置为，在所述下拉单元对所述第一节点放电后，将所述第一节点的电压下拉至第二低电平。

[0010] 可选地，所述第一维稳单元包括：第十三开关管，所述第十三开关管的控制端和第一端接收所述第一时序信号，第二端连接至第二节点；第十五开关管，所述第十五开关管的控制端接收所述第一时序信号，第一端连接至第三节点，第二端连接至所述第二低电平；连接在所述第一节点和所述第二低电平之间的第七开关管和第八开关管，所述第七开关管和所述第八开关管的控制端连接至所述第二节点；以及，第十一开关管，所述第十一开关管的控制端连接至所述第二节点，第一端与所述栅极驱动信号的输出端连接，第二端连接至第一低电平；其中，所述第七开关管和所述第八开关管的中间节点与所述传递信号的输出端连接，从而在所述传递信号为高电平时维持关断状态。

[0011] 可选地，所述第二维稳单元包括：第十四开关管，所述第十四开关管的控制端和第一端接收所述第二时序信号，第二端连接至第三节点；第十六开关管，所述第十六开关管的控制端接收所述第二时序信号，第一端连接至第二节点，第二端连接至所述第二低电平；连接在所述第一节点和所述第二低电平之间的第九开关管和第十开关管，所述第九开关管和所述第十开关管的控制端连接至所述第三节点；以及第十二开关管，所述第十二开关管的控制端连接至所述第三节点，第一端与所述栅极驱动信号的输出端连接，第二端连接至第一低电平；其中，所述第九开关管和所述第十开关管的中间节点与所述传递信号的输出端连接，从而在所述传递信号为高电平时维持关断状态。

[0012] 可选地，所述维稳控制单元包括：连接在第二节点和所述第二低电平之间的第十九开关管和第二十开关管，所述第十九开关管和所述第二十开关管的控制端连接至所述第一节点；连接在第三节点和所述第二低电平之间的第十七开关管和第十八开关管，所述第十七开关管和所述第十八开关管的控制端连接至所述第一节点。

[0013] 可选地，所述下拉单元包括：第五开关管，所述第五开关管的控制端接收下拉信号，第一端连接至所述第一节点；第六开关管，所述第六开关管的控制端接收所述下拉信号，第一端与所述第五开关管的第二端连接，第二端连接至第一低电平；其中，所述第一开关管用于在所述第一节点为高电平时将所述传递信号提供至所述第五开关管和所述第六开关管的中间节点。

[0014] 根据本发明的另一方面，提供一种栅极驱动电路，其中，至少包括一级如上所述的栅极驱动单元的多级栅极驱动单元。

[0015] 根据本发明的又一方面，提供一种显示装置，包括：如上所述的栅极驱动电路，用于提供多个栅极驱动信号；数据驱动电路，用于提供多个灰阶数据；以及显示面板，所述显示面板包括排列成阵列的多个像素单元以及多条扫描线和多条数据线，其中，所述显示面板经由所述多条扫描线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，以及经由所述多条数据线按列接收所述多个灰阶数据，从而提供给选定的像素单元以实现图像显示。

[0016] 综上所述，本发明提供的栅极驱动单元，在自举阶段根据第一节点的电压，使传递信号通过第一开关管分别向第二开关管和第三开关管的中间节点、第五开关管和第六开关管的中间节点充电以抬高节点电压，从而保证在不同温度不同偏压的情况下，维持第三开关管和第五开关管的关断状态，有效避免自举阶段因第一节点漏电导致输出信号波形不稳定的现象，从而提高栅极驱动单元的工作稳定性和对不同温度不同应用场景的适应性。

[0017] 可选地，自举阶段，第八开关管和第十开关管的控制端连接至第二低电平，其一个通路端也连接至第二低电平，因此将第七开关管和第八开关管的中间节点连接至传递信号的输出端，将第九开关管和第十开关管的中间节点连接至传递信号的输出端，以抬高第八开关管和第十开关管第一端的电压，防止自举阶段第一节点通过此处漏电，从而提高栅极驱动单元的稳定性。

[0018] 可选地，第一传递开关管和第二传递开关管采用串联结构，利用电流流经开关管时的压降保证在稳定阶段第一传递开关管和第二传递开关管中的至少一个处于关断状态，防止时钟信号通过第一传递开关管、第二传递开关管以及第八开关管与第二低电平互拉，导致栅极驱动单元无法正常工作。同理，第七开关管和第八看看、第九开关管和第十开关管分别采用串联结构，防止预充电阶段第一节点漏电。第十七开关管和第十八开关管、第十九开关管和第二十开关管分别采用串联结构，有效避免稳定阶段漏电导致第二节点或者第三节点被下拉至第二低电平，从而导致下拉稳定模块停止工作。

[0019] 可选地，本发明提供的栅极驱动单元利用下拉第一节点电压的第七开关管至第十开关管中的第八开关管和第十开关管下拉传递信号，减少元器件，从而实现布局结构的缩小。

附图说明

[0020] 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

[0021] 图1示出了本发明实施例的显示装置的结构示意图；

[0022] 图2示出了图1中栅极驱动单元的封装结构图；

[0023] 图3示出了图1中栅极驱动电路的结构示意图；

[0024] 图4示出了图3中栅极驱动电路的时序图；

[0025] 图5示出了图1中栅极驱动单元的电路结构图；

[0026] 图6示出了图5中栅极驱动单元的时序图；

[0027] 图7a至图7c示出了本发明实施例的栅极驱动电路在常温下前后四级栅极驱动单元的输出波形图；

[0028] 图8a至图8c示出了本发明实施例的栅极驱动电路在低温下前后四级栅极驱动单元的输出波形图；

[0029] 图9a至图9c示出了本发明实施例的栅极驱动电路在高温下前后四级栅极驱动单元的输出波形图。

具体实施方式

[0030] 以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

[0031] 应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

[0032] 同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。

[0033] 在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

[0034] 此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

[0035] 本发明可以各种形式呈现，以下将描述其中一些示例。

[0036] 图1示出了本发明实施例的显示装置的结构示意图，如图1所示，在该实施例中，显示装置100包括显示面板110、栅极驱动电路120和用于提供多个灰阶数据的数据驱动电路(未示出)，其中，栅极驱动电路120可以与显示面板110集成于同一基板上以形成集成栅极驱动电路结构。

[0037] 显示面板110包括成行阵列排列的像素单元(未示出)、m条传输栅极驱动信号的扫描线以及n条传输灰阶数据的数据线，其中，m、n均为非零整数。

[0038] 栅极驱动电路120包括多级栅极驱动单元130，每级栅极驱动单元130通过对应的扫描线输出相应的栅极驱动信号。在该实施例中，栅极驱动电路120中的每一级栅极驱动单元130与对应的一条扫描线连接，响应于第一预充电信号和第二预充电信号，提供栅极驱动信号G1至Gm，从而逐行导通各行像素单元中的薄膜开关管(未示出)。

[0039] 图2示出了图1中栅极驱动单元的封装图。将栅极驱动单元130封装形成Stage区块，则该Stage区块至少包括用于接收时钟信号的时钟端CLK，以及用于接收第一时序信号V1、第二时序信号V2、第一低电平VGL、第二低电平VSQ的输入端，还包括用于接收第一预充电信号的输入端Gn‑2、用于接收第二预充电信号的输入端Zn‑2、用于接收下拉信号的输入端Zn+2，以及用于传输栅极驱动信号Gn和传递信号Zn的输出端。

[0040] 图3示出了图2中栅极驱动电路的结构示意图。图3中每个栅极驱动单元的引脚位置与图4中栅极驱动单元的封装图中的引脚位置相同，此处略去引脚名称。

[0041] 如图2所示，以两侧各包括1204级栅极驱动单元为例，其介绍了左侧第一级栅极驱动单元stage1至第一二零四级栅极驱动单元stage1204的原理。

[0042] 每级栅极驱动单元均接收第一时序信号V1、第二时序信号V2、第一低电平VGL以及第二低电平VSQ。

[0043] 在一种可行的实施例中，第一低电平VGL的电压值小于第二低电平VSQ的电压值，例如第一低电平VGL的电压值为‑6V，第二低电平VSQ的电压值为‑11V。

[0044] 第一级栅极驱动单元stage1的第一预充电信号和第二预充电信号均为第一起始脉冲信号STV1A，第二级栅极驱动单元stage2的第一预充电信号和第二预充电信号均为第二起始脉冲信号STV1B，其余每级栅极驱动单元130的预充电信号均为该栅极驱动单元前两级的栅极驱动单元输出的栅极驱动信号Gn‑2和传递信号Zn‑2，其中，栅极驱动信号Gn‑2为第一预充电信号，传递信号Zn‑2为第二预充电信号。

[0045] 倒数第二级栅极驱动单元和倒数第一级栅极驱动单元的下拉信号为第三起始脉冲信号STV2，其余每级栅极驱动单元的下拉信号为该栅极驱动单元后两级的栅极驱动单元输出的传递信号Zn+2。

[0046] 第一级栅极驱动单元stage1的时钟端CLK接收第一时钟信号CLK1，第二级栅极驱动单元stage2的时钟端CLK接收第二时钟信号CLK2，第三级栅极驱动单元stage3的时钟端CLK接收第三时钟信号CLK3，第四级栅极驱动单元stage4的时钟端CLK接收第四时钟信号CLK4……第一二零一级栅极驱动单元stage1201的时钟端CLK接收第一时钟信号CLK1，第一二零二级栅极驱动单元stage1202的时钟端CLK接收第二时钟信号CLK2，第一二零三级栅极驱动单元stage1203的时钟端CLK接收第三时钟信号CLK3，第一二零四级栅极驱动单元stage1204的时钟端CLK接收第四时钟信号CLK4。

[0047] 图3所示的栅极驱动电路右侧的第一级栅极驱动单元stage1至第一二零四级栅极驱动单元1204的连接关系与左侧类似，在此不再赘述。

[0048] 可选地，第一起始脉冲信号STV1A、第二起始脉冲信号STV1B、第一时钟信号CKL1至第四时钟信号CLK4、第一时序信号V1、第二时序信号V2以及第三起始脉冲信号STV2由时序控制器产生。

[0049] 图4示出了图3中栅极驱动电路的时序图。在图4中由上往下依次为第一起始脉冲信号STV1A、第二起始脉冲信号STV1B、第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4、第一时序信号V1、第二时序信号V2、第一低电平VGL、第二低电平VSQ以及第三起始脉冲信号STV2。

[0050] 其中，第一起始脉冲信号STV1A、第二起始脉冲信号STV1B、第一时钟信号CLK1至第四时钟信号CLK4的周期为t0，占空比为50％。第二起始脉冲信号STV1B比第一起始脉冲信号STV1A滞后t0/4，第二时钟信号CLK2比第一时钟信号CLK1滞后t0/4，第三时钟信号CLK3比第二时钟信号CLK2滞后t0/4，第四时钟信号CLK4比第三时钟信号CLK3滞后t0/4。第一时序信号V1和第二时序信号V2每帧交替工作，例如当前帧中第一时序信号V1为低电平，第二时序信号V2为高电平，则下一帧第一时序信号V1为高电平，第二时序信号V2为低电平。

[0051] 示例性的，时钟信号为高电平时电压值为20V，低电平时电压值为‑6V；第一时序信号V1和第二时序信号V2为高电平时电压值为20V，低电平时电压值为‑11V；第一低电平VGL为‑6V，第二低电平VSQ为‑11V。

[0052] 如图4所示，向如图3所示的栅极驱动电路120提供脉冲信号，从而使栅极驱动电路120输出期望的波形。

[0053] 图5示出了图1中栅极驱动单元的电路结构图。以第n级栅极驱动单元为例，其中n为大于2的整数，栅极驱动单元130与显示面板110上的扫描线连接，响应于第n‑2级栅极驱动单元输出的栅极驱动信号Gn‑2和传递信号Zn‑2，通过相应的扫描线提供栅极驱动信号Gn。如图5所示，栅极驱动单元130包括输入模块131、输出模块132以及下拉稳定模块133。

[0054] 输入模块131包括第二开关管T2和第三开关管T3，第二开关管T2和第三开关管T3的控制端接收第n‑2级栅极驱动单元输出的传递信号Zn‑2(即，第二预充电信号)，第二开关管T2的第一端接收第n‑2级栅极驱动单元输出的栅极驱动信号Gn‑2(即，第一预充电信号)，第二开关管T2的第二端和第三开关管T3的第一端连接，且第三开关管T3的第二端连接至第一节点Q。

[0055] 输出模块132根据第一节点Q的电压和时钟信号CLK提供栅极驱动信号Gn和传递信号Zn。输出模块132包括第一开关T1、输出开关管T4、第一传递开关管T21、第二传递开关管T22以及第一电容C1。第一开关管T1、输出开关管T4、第一传递开关管T21以及第二传递开关管T22的控制端连接至第一节点Q。第一开关管T1的第一端连接至第二传递开关管T22的第二端，第二端连接至第二开关管T2的第二端。输出开关管T4的第一端接收时钟信号CLK，第二端输出栅极驱动信号Gn，第四开关管T4的第二端即为栅极驱动信号Gn的输出端。第一传递开关管T21的第一端接收时钟信号CLK，第二端与第二传递开关管T22的第一端接连。第二传递开关管T22的第二端输出传递信号Zn，第二十二开关管T22的第二端即为传递信号Zn的输出端。第一电容C1的第一端与输出开关管T4的控制端连接，第二端与输出开关管T4的第二端连接。

[0056] 其中，第一电容C1为输出开关管T4的控制端与第二端之间的寄生电容。应该理解的是，为了提高电容的耦合效应，从而提高第一节点Q电压拉高的效果，输出开关管T4的控制端与第二端之间可以设置有独立的存储电容，第一电容C1为输出开关管T4的控制端与第二端之间的寄生电容与该存储电容之和。

[0057] 当第一节点Q为高电平时，传递信号Zn通过第一开关管T1向第二开关管T2和第三开关管T3的中间节点充电以抬高第三开关管T3的第一端的电压，防止第一节点Q通过第三开关管T3漏电导致输出开关管T4、第一传递开关管T21和第二传递开关管T22不完全导通影响栅极驱动信号Gn和传递信号Zn的输出波形，有效提高栅极驱动单元130工作时的稳定性。

[0058] 下拉稳定模块133与输出模块132和第一节点Q连接，根据第n+2级栅极驱动单元的传递信号Zn+2以及第一节点Q的电压，将栅极驱动信号Gn和传递信号Zn维持于低电平。

[0059] 下拉稳定模块133包括第一维稳单元1331、第二维稳单元1332、维稳控制单元1333以及下拉单元1334。

[0060] 第一维稳单元1331和第二维稳单元1332根据第一时序信号V1和第二时序信号V2的有效状态交替工作，以稳定栅极驱动信号Gn和传递信号Zn。

[0061] 第一维稳单元1331包括第十三开关管T13、第十五开关管T15、第七开关管T7、第八开关管T8以及第十一开关管T11。第十三开关管T13和第十五开关管T15的控制端接收第一时序信号V1；第十三开关管T13的第一端和第十五开关管T15的控制端连接，第二端连接至第二节点QB1；第十五开关管T15的第一端连接至第二低电平VSQ；第七开关管T7和第八开关管T8连接在第一节点Q和第二低电平VSQ之间的，第七开关管T7和第八开关管T8的控制端连接至第二节点QB1；第十一开关管T11的控制端连接至第二节点QB1，第一端连接至栅极驱动信号Gn的输出端，第二端连接至第一低电平VGL。

[0062] 其中，第七开关管T7和第八开关管T8的中间节点与传递信号Zn的输出端连接，从而在传递信号Zn为高电平时维持第七开关管T7和第八开关管T8为关断状态，防止第一节点Q漏电导致输出开关管T4、第一传递开关管T21和第二传递开关管T22不完全导通影响栅极驱动信号Gn和传递信号Zn的输出波形，。

[0063] 第二维稳单元1332包括第十四开关管T14、第十六开关管T16、第九开关管T9、第十开关管T10以及第十二开关管T12。第十四开关管T14和第十六开关管T16的控制端接收第二时序信号V2；第十四开关管T14的第一端和第十六开关管T16的控制端连接，第二端连接至第三节点QB2，并且第十四开关管T14的第二端还与第十五开关管T15的第二端连接；第十六开关管T16的第一端连接至第二低电平VSQ，第二端与第十三开关管T13的第二端连接；第九开关管T9和第十开关管T10连接在第一节点Q和第二低电平VSQ之间，第九开关管T9和第十开关管T10的控制端连接至第三节点QB2；第十二开关管的控制端连接至第三节点QB2，第一端连接至栅极驱动信号Gn的输出端，第二端连接至第一低电平VGL。

[0064] 其中，第九开关管T9和第十开关管T10的中间节点与传递信号Zn的输出端连接，从而在传递信号Zn为高电平时维持第九开关管T9和第十开关管T10为关断状态，防止第一节点Q漏电导致输出开关管T4、第一传递开关管T21和第二传递开关管T22不完全导通影响栅极驱动信号Gn和传递信号Zn的输出波形。

[0065] 维稳控制单元1333包括第十七开关管T17至第二十开关管T20。第十九开关管T19和第二十开关管T20连接在第二节点QB1和第二低电平VSQ之间，第十九开关管T19和第二十开关管T20的控制端连接至第一节点Q。第十七开关管T17和第十八开关管T18连接在第三节点QB2和第二低电平VSQ之间，第十七开关管T17和第十八开关管T18的控制端连接至第一节点Q。

[0066] 下拉单元根据第n+2级栅极驱动单元输出的传递信号Zn+2(即，下拉信号)对第一节点Q进行放电。下拉单元包括第五开关管T5以及第六开关管T6。第五开关管T5和第六开关管T6的控制端接收第n+2级栅极驱动单元输出的传递信号Zn+2，第五开关管T5的第一端连接至第一节点Q，第二端与第一开关管T1的第二端连接，第六开关管T6的第一端与第五开关管T5的第二端连接，第二端连接至第一低电平VGL。

[0067] 当第一节点Q为高电平时，传递信号Zn通过第一开关管T1向第五开关管T5和第六开关管T6的中间节点充电以抬高第五开关管T5的第二端的电压，保证第五开关管T5的Vgs小于0，维持第五开关管T5的关断状态，防止第一节点Q通过第五开关管T5漏电导致输出开关管T4、第一传递开关管T21和第二传递开关管T22不完全导通影响栅极驱动信号Gn和传递信号Zn的输出波形，进一步提高栅极驱动单元130工作时的稳定性。

[0068] 图6示出了图5中栅极驱动单元的时序图。图6中由上到下依次为：第n‑2级栅极驱动单元的传递信号Zn‑2、第n‑2级栅极驱动单元的栅极驱动信号Gn‑2、时钟信号CLK、第n+2级栅极驱动单元的传递信号Zn+2、第一节点Q、第二节点QB1、第三节点QB2、栅极驱动信号Gn以及传递信号Zn。每一级栅极驱动单元的工作过程包括预充电阶段、上拉阶段、以及稳定阶段。下面参照图5和图6对本发明栅极驱动单元的实施方式进行详细说明。

[0069] 在预充电阶段，即t1～t2阶段，第n‑2级栅极驱动单元的传递信号Zn‑2由低电平翻转为高电平，第二开关管T2和第三开关管T3导通，同时，第n‑2级栅极驱动单元的栅极驱动信号Gn‑2由低电平翻转为高电平通过第二开关管T2和第三开关管T3对第一节点Q进行预充电，第一节点Q电压升高，第十九开关管T19和第二十开关管T20导通，将第二节点QB1拉低至第二低电平VSQ，第十七开关管T17和第十八开关管T18导通，将第三节点QB2的电压拉低至第二低电平VSQ，下拉稳定模块133停止工作。

[0070] 在自举阶段，即t2～t3阶段，输出开关管T4、第一传递开关管T21和第二传递开关管T22经预充电阶段已经导通，时钟信号CLK由低电平翻转为高电平，经由输出开关管T4输出栅极驱动信号Gn，经由第一传递开关管T21和第二传递开关管T22输出传递信号Zn，同时通过第一电容C1的自举作用提高第一节点Q的电压，保证在自举阶段输出开关管T4、第一传递开关管T21和第二传递开关管T22充分导通。

[0071] 进一步的，第一开关管T1经预充电阶段也已导通，传递信号Zn翻转为高电平时通过第一开关管T1向第三开关管T3的第一端和第五开关管T5的第二端充电，以分别抬高其电压，从而保证第三开关管T3和第五开关管T5彻底关闭，有效避免因第一节点Q漏电，致使输出开关管T4不能充分导通从而影响栅极驱动信号Gn波形的情况发生。

[0072] 进一步的，充电阶段第二节点QB1和第三节点QB2的电压均被下拉至第二低电平VSQ，第八开关管T8和第十开关管T10的第二端也连接至第二低电平VSQ，极易因Vgs等于零而导通导致第一节点Q漏电，因此本发明将第八开关管T8和第十开关管T10的第一端连接至第二传递开关管T22的第二端，利用传递信号Zn抬高其电压以维持第七开关管T7至第十开关管T10的关断状态，从而防止第一节点Q漏电。

[0073] 在稳定阶段，即t3时刻之后，第n+2级栅极驱动单元输出的传递信号Zn+2由低电平翻转为高电平，第五开关管T5和第六开关管T6导通，将第一节点Q的电压下拉至第一低电平VGL，第十七开关管T17至第二十开关管T20关断，第二节点QB1和第三节点QB2的电压不再被下拉至第二低电平VSQ，假设当前帧第一时序信号V1为高电平，第二时序信号V2为低电平，则第十三开关管T13导通，对第二节点QB1充电，同时第七开关管T7和第八开关管T8导通，将第一节点Q的电压进一步下拉至第二低电平VSQ，以彻底关闭输出开关管T4、第一传递开关管T21和第二传递开关管T22；进一步的，第八开关管T8导通，将传递信号Zn下拉至第二低电平VSQ，第十一开关管T11导通，将栅极驱动信号Gn下拉至第一低电平VGL，从而维持输出信号的稳定，避免级联的栅极驱动单元互相干扰。

[0074] 进一步的，电流在流经开关管时会产生压降，则第一传递开关管T21的第一端、第二端以及第二传递开关管T22的第二端电压均不相同，且第二传递开关管T22的第二端电压为第二低电平VSQ，第一传递开关管T21和第二传递开关管T22的控制端均连接至第一节点Q，电压均为第二低电平VSQ，可以保证在稳定阶段第一传递开关管T21和第二传递开关管T22中至少一个的Vgs小于0，处于关断状态，可以有效降低第一传递开关管T21和第二传递开关管T22均导通的概率，防止时钟信号CLK通过第一传递开关管T21、第二传递开关管T22以及第八开关管T8与第二低电平VSQ互拉，导致栅极驱动单元无法正常工作。

[0075] 同理，第十七开关管T17、第十八开关管T18串联连接，以及第十九开关管T19、第二十开关管T20串联连接，能够有效避免稳定阶段第二节点QB1和/或第三节点QB2被拉低至第二低电平VSQ，从而提高稳定效果。

[0076] 图7a至图7c示出了本发明实施例的栅极驱动电路在常温下前后四级栅极驱动单元的输出波形图。

[0077] 图7a示出了27℃下，偏压为0V时，栅极驱动电路前后四级栅极驱动单元的输出波形，图7b示出了27℃下，偏压为‑4V时，栅极驱动电路前后四级栅极驱动单元的输出波形，图7c示出了27℃下，偏压为5V时，栅极驱动电路前后四级栅极驱动单元的输出波形。其中，每幅附图的左图为前四级栅极驱动单元的输出波形，右图为后四级栅极驱动单元的输出波形。

[0078] 可见，在常温条件，偏压不同的情况下，本发明实施例的栅极驱动电路有效防止第一节点Q通过与其相连的开关管漏电，栅极驱动信号均具有较好的输出波形，有效提高了栅极驱动电路的稳定性。

[0079] 图8a至图8c示出了本发明实施例的栅极驱动电路在低温下前后四级栅极驱动单元的输出波形图。

[0080] 图8a示出了0℃下，偏压为0V时，栅极驱动电路前后四级栅极驱动单元的输出波形，图8b示出了0℃下，偏压为‑4V时，栅极驱动电路前后四级栅极驱动单元的输出波形，图8c示出了0℃下，偏压为5V时，栅极驱动电路前后四级栅极驱动单元的输出波形。其中，每幅附图的左图为前四级栅极驱动单元的输出波形，右图为后四级栅极驱动单元的输出波形。

[0081] 可见，在低温条件，偏压不同的情况下，本发明实施例的栅极驱动电路有效防止第一节点Q通过与其相连的开关管漏电，栅极驱动信号均具有较好的输出波形，有效提高了栅极驱动电路的稳定性。

[0082] 图9a至图9c示出了本发明实施例的栅极驱动电路在高温下前后四级栅极驱动单元的输出波形图。

[0083] 图9a示出了70℃下，偏压为0V时，栅极驱动电路前后四级栅极驱动单元的输出波形，图9b示出了70℃下，偏压为‑5V时，栅极驱动电路前后四级栅极驱动单元的输出波形，图9c示出了70℃下，偏压为2V时，栅极驱动电路前后四级栅极驱动单元的输出波形。其中，每幅附图的左图为前四级栅极驱动单元的输出波形，右图为后四级栅极驱动单元的输出波形。

[0084] 可见，在高温条件，偏压不同的情况下，本发明实施例的栅极驱动电路有效防止第一节点Q通过与其相连的开关管漏电，栅极驱动信号均具有较好的输出波形，有效提高了栅极驱动电路的稳定性。

[0085] 综上所述，本发明提供的栅极驱动单元，在自举阶段根据第一节点的电压，使传递信号通过第一开关管分别向第二开关管和第三开关管的中间节点、第五开关管和第六开关管的中间节点充电以抬高节点电压，从而保证在不同温度不同偏压的情况下，维持第三开关管和第五开关管的关断状态，有效避免自举阶段因第一节点漏电导致输出信号波形不稳定的现象，从而提高栅极驱动单元的工作稳定性和对不同温度不同应用场景的适应性。

[0086] 可选地，自举阶段，第八开关管和第十开关管的控制端连接至第二低电平，其一个通路端也连接至第二低电平，因此将第七开关管和第八开关管的中间节点连接至传递信号的输出端，将第九开关管和第十开关管的中间节点连接至传递信号的输出端，以抬高第八开关管和第十开关管第一端的电压，防止自举阶段第一节点通过此处漏电，从而提高栅极驱动单元的稳定性。

[0087] 可选地，第一传递开关管和第二传递开关管采用串联结构，利用电流流经开关管时的压降保证在稳定阶段第一传递开关管和第二传递开关管中的至少一个处于关断状态，防止时钟信号通过第一传递开关管、第二传递开关管以及第八开关管与第二低电平互拉，导致栅极驱动单元无法正常工作。同理，第七开关管和第八开关管、第九开关管和第十开关管分别采用串联结构，防止预充电阶段第一节点漏电。第十七开关管和第十八开关管、第十九开关管和第二十开关管分别采用串联结构，有效避免稳定阶段漏电导致第二节点或者第三节点被下拉至第二低电平，从而导致下拉稳定模块停止工作。

[0088] 可选地，本发明提供的栅极驱动单元利用下拉第一节点电压的第七开关管至第十开关管中的第八开关管和第十开关管下拉传递信号，减少元器件，从而实现布局结构的减小，有利于降低电路成本。

[0089] 应当说明，本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当……时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作(reaction)之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值(element)具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十(10％)(对于半导体掺杂浓度，至少百分之二十(20％))的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态(例如“1”或“0”)取决于使用正逻辑还是负逻辑。

[0090] 依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。