一种雷达主动信号源

摘要

本发明公开的雷达主动信号源，频综单元用于产生下变频本振信号、上变频本振信号、参考时钟信号；下变频单元用于接收射频信号、频综单元输出的下变频本振信号，对射频信号进行下变频和功率变换，输出中频信号至中频信号处理单元；中频信号处理单元用于接收下变频单元输出的中频信号、频综单元输出的参考时钟信号，对信号进行数字调制并将调制后的信号输出至上变频单元；上变频单元用于接收中频信号处理单元输出的信号、频综单元输出的上变频本振信号，对信号进行混频、上变频到X/Ku波段、Ka波段，并按需要的幅度进行信号输出。本发明集成多频段、复杂运动目标信号的相参和非相参的雷达信号模拟的功能。

权利要求

1.一种雷达主动信号源，包括频综单元、下变频单元、中频信号处理单元、上变频单元；

其特征在于：所述频综单元用于产生下变频本振信号、上变频本振信号、参考时钟信号；所述下变频单元用于接收射频信号、频综单元输出的下变频本振信号，对射频信号进行下变频和功率变换，输出中频信号至中频信号处理单元；所述中频信号处理单元用于接收下变频单元输出的中频信号、频综单元输出的参考时钟信号，对信号进行数字调制并将调制后的信号输出至上变频单元；所述上变频单元用于接收中频信号处理单元输出的信号、频综单元输出的上变频本振信号，对信号进行混频、上变频到X/Ku波段、Ka波段，并按需要的幅度进行信号输出；所述频综单元的本振输出分为本振一、本振二、本振三，本振一的输出频率为11‑18GHz，本振二的输出频率为2.4GHz/3.6GHz，本振三的输出频率为26GHz；所述本振一、本振二、本振三均分两路输出，一路输出为下变频本振信号、另一路输出为上变频本振信号；所述下变频单元包括下变频通道一、下变频通道二；所述下变频通道一用于接收

8GHz‑18GHz输入信号，输入信号经开关选择支路分为第一支路、第二支路，第一支路为放大支路，第二支路为衰减支路，开关选择支路后级为数控衰减器，数控衰减器的输出端经放大耦合后分两路输出，一路用于模拟检波、另一路经开关滤波器组分成8个频段输出射频信号，射频信号与所述本振一、本振二输出信号进行二次混频后产生中频信号，中频信号经滤波、放大处理后分两路输出；所述下变频通道二用于接收34GHz‑37GHz输入信号，输入信号经带通滤波处理后输出到开关选择支路，开关选择支路分为第一支路、第二支路，第一支路为放大支路，第二支路为衰减支路，开关选择支路后级为数控衰减器，数控衰减器的输出端经放大后与本振三输出信号进行混频，混频后经滤波、放大处理生成射频信号耦合成两路输出，耦合支路输出用于模拟检波，耦合主路输出与本振一、本振二输出信号混频生成中频信号，中频信号进行滤波、放大处理后耦合成两路输出。

2.根据权利要求1所述的雷达主动信号源，其特征在于：所述下变频单元与中频信号处理单元之间设有自动增益控制调节单元，所述自动增益控制调节单元包括AD芯片、数字测幅模块、处理器；所述下变频单元输出的中频信号功率增大时，AD芯片输出功率过大指示信号至所述处理器，所述处理器自动增加衰减控制码至下变频单元直至所述AD芯片检测到功率降低，功率过大指示信号由有效变为无效，所述下变频单元输出的中频信号功率减小时，数字测幅模块输出值会随之减小且当减小至设定阈值时输出功率过小指示信号至所述处理器，处理器自动减小衰减控制码至下变频单元直至数字测幅模块输出的功率过小指示信号消失。

3.根据权利要求1所述的雷达主动信号源，其特征在于：所述中频信号处理单元包括主控计算机、中频信号处理板卡、cPCI背板；所述主控计算机连接在远程计算机与中频信号处理板卡之间；所述中频信号处理板卡接收频综单元输出的参考时钟信号、所述下变频单元输出的中频信号，该中频信号经中频信号处理板卡调制后输出至上变频单元，中频信号处理板卡的调制脉冲信号经cPCI背板输出至所述上变频单元。

4.根据权利要求3所述的雷达主动信号源，其特征在于：所述中频信号处理板卡包括FPGA、AD变换器、DA变换器，AD变换器用于接收来自所述下变频单元输出的中频信号并输出至FPGA，在FPGA内经串并转换、数字下变频器后信号分成两路：一路经数字测幅、数字检波、数字测频后输出检波脉冲瞬测码，另一路经外挂的QDR‑II存储器进行存储延迟，再经精延时模块、2倍抽取后送至目标、干扰、杂波产生模块，处理后的零中频数字序列进行2倍插值处理，再通过数字上变频器转换成实数数据流，最后通过并串转换输出至DA变换器，DA变换器输出最终的中频信号。

5.根据权利要求4所述的雷达主动信号源，其特征在于：所述数字下变频器为8组并行的乘法器和滤波器；所述QDR‑II存储器包括双端口QDR存储器、写存储器地址计数器、读存储器地址加法器，时钟信号经写存储器地址计数器后输出至双端口QDR存储器，时钟信号与延迟控制量相加后经读存储器地址加法器输出至双端口QDR存储器。

6.根据权利要求5所述的雷达主动信号源，其特征在于：所述目标、干扰、杂波产生模块包括目标信号模拟器、杂波与目标信号合成器；所述目标信号模拟器用于接收主控计算机传输的目标模型信息、速度信息以及距离信息，对目标信息进行赋值，根据多普勒值进行多普勒调制、延时值进行延时调制，将调制后的信号进行叠加得到零中频数字序列；所述杂波与目标信号合成器包括目标产生模块、瞄频噪声产生模块、幅度控制模块，幅度控制模块的输出端与目标产生模块、瞄频噪声产生模块分别相连，目标产生模块、瞄频噪声产生模块均设有两路输出，目标产生模块、瞄频噪声产生模块的一路输出经过逻辑操作后与另一路合并后输出至DA模块；所述数字测频包括IQ变换模块、cordic模块、微分器，IQ变换模块对数字中频信号进行正交IQ变换输出IQ数据至cordic模块，cordic模块进行反正切变换后输出相位值至微分器，微分器对相位值进行微分运算后输出频率值。

7.根据权利要求1所述的雷达主动信号源，其特征在于：所述上变频单元包括上变频通道一、上变频通道二和毫米波上变频，上变频通道一、上变频通道二均包括中频组件、混频组件、开关滤波器组件、射频衰减放大组件；所述中频组件通过数控衰减、检波电路调整中频信号处理单元输出信号的幅度并进行放大、滤波处理；所述混频组件将中频信号依次与本振二、本振一输出信号进行两次变频后输出8GHz‑18GHz的射频信号至所述开关滤波器组件；所述开关滤波器组件将8GHz‑18GHz的射频信号分成8个子频段并将混频过程中的产生的杂散信号分段滤除；所述射频衰减放大组件采用多级程控衰减器将开关滤波器组件输出的信号进行放大、衰减后进行输出；所述毫米波上变频对上变频通道一、上变频通道二输出的信号与本振三输出信号进行混频生成34GHz‑37GHz的射频信号。

说明书

一种雷达主动信号源

技术领域

[0001] 本发明涉及雷达信号源技术领域，具体涉及一种雷达主动信号源。

背景技术

[0002] 雷达作为军用航电探测和定位重要装置，在军事中发挥着侦查、定位、跟踪、引导作战的重要作用。当前雷达的技术体制、工作模式众多，侦查的目标信号运动样式复杂多
变，能够识别各种干扰信号，在复杂的电磁环境中同时可以跨波段工作。基于以上的新雷达
技术要求，在实验室环境下传统的雷达信号源已无法完全模拟雷达作战场景，评估雷达作
战能力。

发明内容

[0003] 发明目的：本发明目的在于针对现有技术的不足，提供一种雷达主动信号源，集成多频段、复杂运动目标信号的相参和非相参的雷达信号模拟的功能。

[0004] 技术方案：本发明所述雷达主动信号源，一种雷达主动信号源，包括频综单元、下变频单元、中频信号处理单元、上变频单元；其特征在于：所述频综单元用于产生下变频本
振信号、上变频本振信号、参考时钟信号；所述下变频单元用于接收射频信号、频综单元输
出的下变频本振信号，对射频信号进行下变频和功率变换，输出中频信号至中频信号处理
单元；所述中频信号处理单元用于接收下变频单元输出的中频信号、频综单元输出的参考
时钟信号，对信号进行数字调制并将调制后的信号输出至上变频单元；所述上变频单元用
于接收中频信号处理单元输出的信号、频综单元输出的上变频本振信号，对信号进行混频、
上变频到X/Ku波段、Ka波段，并按需要的幅度进行信号输出。

[0005] 进一步完善上述技术方案，所述频综单元的本振输出分为本振一、本振二、本振三，本振一的输出频率为11‑18GHz，本振二的输出频率为2.4GHz/3.6GHz，本振三的输出频
率为26GHz；所述本振一、本振二、本振三均分两路输出，一路输出为下变频本振信号、另一
路输出为上变频本振信号。

[0006] 进一步地，所述下变频单元包括下变频通道一、下变频通道二；所述下变频通道一用于接收8GHz‑18GHz输入信号，输入信号经开关选择支路分为第一支路、第二支路，第一支
路为放大支路，第二支路为衰减支路，开关选择支路后级为数控衰减器，数控衰减器的输出
端经放大耦合后分两路输出，一路用于模拟检波、另一路经开关滤波器组分成8个频段输出
射频信号，射频信号与所述本振一、本振二输出信号进行二次混频后产生中频信号，中频信
号经滤波、放大处理后分两路输出；所述下变频通道二用于接收34GHz‑37GHz输入信号，输
入信号经带通滤波处理后输出到开关选择支路，开关选择支路分为第一支路、第二支路，第
一支路为放大支路，第二支路为衰减支路，开关选择支路后级为数控衰减器，数控衰减器的
输出端经放大后与本振三输出信号进行混频，混频后经滤波、放大处理生成射频信号耦合
成两路输出，耦合支路输出用于模拟检波，耦合主路输出与本振一、本振二输出信号混频生
成中频信号，中频信号进行滤波、放大处理后耦合成两路输出。

[0007] 进一步地，所述下变频单元与中频信号处理单元之间设有自动增益控制调节单元，所述自动增益控制调节单元包括AD芯片、数字测幅模块、处理器；所述下变频单元输出
的中频信号功率增大时，AD芯片输出功率过大指示信号至所述处理器，所述处理器自动增
加衰减控制码至下变频单元直至所述AD芯片检测到功率降低，功率过大指示信号由有效变
为无效，所述下变频单元输出的中频信号功率减小时，数字测幅模块输出值会随之减小且
当减小至设定阈值时输出功率过小指示信号至所述处理器，处理器自动减小衰减控制码至
下变频单元直至数字测幅模块输出的功率过小指示信号消失。

[0008] 进一步地，所述中频信号处理单元包括主控计算机、中频信号处理板卡、cPCI背板；所述主控计算机连接在远程计算机与中频信号处理板卡之间；所述中频信号处理板卡
接收频综单元输出的参考时钟信号、所述下变频单元输出的中频信号，该中频信号经中频
信号处理板卡调制后输出至上变频单元，中频信号处理板卡的调制脉冲信号经cPCI背板输
出至所述上变频单元。

[0009] 进一步地，所述中频信号处理板卡包括FPGA、AD变换器、DA变换器，AD变换器用于接收来自所述下变频单元输出的中频信号并输出至FPGA，在FPGA内经串并转换、数字下变
频器后信号分成两路：一路经数字测幅、数字检波、数字测频后输出检波脉冲瞬测码，另一
路经外挂的QDR‑II存储器进行存储延迟，再经精延时模块、2倍抽取后送至目标、干扰、杂波
产生模块，处理后的零中频数字序列进行2倍插值处理，再通过数字上变频器转换成实数数
据流，最后通过并串转换输出至DA变换器，DA变换器输出最终的中频信号。

[0010] 进一步地，所述数字下变频器为8组并行的乘法器和滤波器；所述QDR‑II存储器包括双端口QDR存储器、写存储器地址计数器、读存储器地址加法器，时钟信号经写存储器地
址计数器后输出至双端口QDR存储器，时钟信号与延迟控制量相加后经读存储器地址加法
器输出至双端口QDR存储器。

[0011] 进一步地，所述目标、干扰、杂波产生模块包括目标信号模拟器、杂波与目标信号合成器；所述目标信号模拟器用于接收主控计算机传输的目标模型信息、速度信息以及距
离信息，对目标信息进行赋值，根据多普勒值进行多普勒调制、延时值进行延时调制，将调
制后的信号进行叠加得到零中频数字序列；所述杂波与目标信号合成器包括目标产生模
块、瞄频噪声产生模块、幅度控制模块，幅度控制模块的输出端与目标产生模块、瞄频噪声
产生模块分别相连，目标产生模块、瞄频噪声产生模块均设有两路输出，目标产生模块、瞄
频噪声产生模块的一路输出经过逻辑操作后与另一路合并后输出至DA模块；所述数字测频
包括IQ变换模块、cordic模块、微分器，IQ变换模块对数字中频信号进行正交IQ变换输出IQ
数据至cordic模块，cordic模块进行反正切变换后输出相位值至微分器，微分器对相位值
进行微分运算后输出频率值。

[0012] 进一步地，所述上变频单元包括上变频通道一、上变频通道二和毫米波上变频，上变频通道一、上变频通道二均包括中频组件、混频组件、开关滤波器组件、射频衰减放大组
件；所述中频组件通过数控衰减、检波电路调整中频信号处理单元输出信号的幅度并进行
放大、滤波处理；所述混频组件将中频信号依次与本振二、本振一输出信号进行两次变频后
输出8GHz‑18GHz的射频信号至所述开关滤波器组件；所述开关滤波器组件将8GHz‑18GHz的
射频信号分成8个子频段并将混频过程中的产生的杂散信号分段滤除；所述射频衰减放大
组件采用多级程控衰减器将开关滤波器组件输出的信号进行放大、衰减后进行输出；所述
毫米波上变频对上变频通道一、上变频通道二输出的信号与本振三输出信号进行混频生成
34GHz‑37GHz的射频信号。

[0013] 有益效果：与现有技术相比，本发明的优点在于：本发明以CPCI的架构形式，集成多频段、复杂运动目标信号的相参和非相参的雷达信号模拟的功能，主要特点如下所有：

[0014] 射频输出通道均能实现测试相参雷达需要模拟的目标静态特征（距离、功率）及动态特征（距离变化、多普勒频移）；模拟全相参雷达的目标静态特征：静态设置距离（或延时）
和辐射功率；模拟全相参雷达的目标动态特征：包括目标的速度、距离变化和多普勒频移
等；模拟理想条件下的目标功率特性：信号功率与雷达发射功率、雷达的收发天线增益、
RCS、距离等变化相关，按照雷达方程模拟信号功率的变化；模拟目标运动轨迹：模拟目标的
直线运动、圆周运动，方向可以任意设置，并能够最终合成综合距离发送至延迟和多普勒调
制单元；模拟距离门拖引：拖引方向分为远离和靠近，拖引规律为线性和抛物线；模拟速度
门拖引：拖引方向为远离和靠近，拖引规律为线性和抛物线；模拟距离速度门联合拖引：干
扰目标以拖引速度和真实目标在距离、速度上产生接近或远离的变化，拖引规律为线性和
抛物线。

[0015] 所有射频输出通道均能实现具有测试非相参雷达性能指标的功能：能够跟踪雷达发射信号，输出信号功率、距离可设置；具有内、外同步功能，提供测试所需的干扰信号，包
括多目标、后拖干扰和杂波干扰，其中多目标、后拖干扰、杂波干扰可以与信号在同一个物
理通道输出，可分时也可叠加，输出目标信号及干扰信号频率、功率、脉宽、距离可以设置，
也可以跟踪雷达发射信号；能够根据用户设置，输出固定频率的单脉冲目标信号，频率、功
率、重频周期及脉冲宽度、距离、运动速度可设置；具有目标运动功能、运动近点、远点、运动
方向、速度可设置；X/Ku与Ka通道能同时工作，同时输出两个频段信号，参数可设置。

附图说明

[0016] 图1是本发明的整体原理框图；

[0017] 图2是下变频单元的电路结构示意图；

[0018] 图3是自动增益调节单元的原理框图；

[0019] 图4是中频信号处理单元的原理框图；

[0020] 图5是中频信号处理板卡的原理框图；

[0021] 图6是中频信号处理板卡的功能框图；

[0022] 图7是数字正交下变频器的原理框图；

[0023] 图8是数字下变频器的电路结构示意图；

[0024] 图9是延迟存储器的原理框图；

[0025] 图10是多普勒数字调制的原理框图；

[0026] 图11是目标、干扰、杂波信号产生单元的原理框图；

[0027] 图12是噪声和目标的合成原理框图；

[0028] 图13是杂波与目标合成效果图；

[0029] 图14是数字测频的原理框图；

[0030] 图15是距离、速度拖引干扰产生的原理框图；

[0031] 图16是上变频通道的原理框图；

[0032] 图17是频综单元的原理框图。

具体实施方式

[0033] 下面通过附图对本发明技术方案进行详细说明，但是本发明的保护范围不局限于所述实施例。

[0034] 如图1所示的雷达主动信号源，由下变频单元、中频信号处理单元、频综单元、上变频单元组成，所有单元放在一个非标的4U CPCI机箱中。下变频单元：接收雷达发射的射频
信号，并对该射频信号进行下变频和功率变换，将射频信号下变频到中频信号处理单元的
工作频率范围，变频后的信号输出至中频信号处理单元。中频信号处理单元：用于产生各种
目标、干扰及辐射源目标信号的核心部件，是一个通用的软件无线电平台，包括2个带宽为
1000MHz的通道，采用SDFM（基于软件无线电的射频存储）组件的形式，实现各种目标的数字
调制；此外，还需完成对目标、干扰、辐射源信号功率、频率、延迟时间等的控制；控制计算机
传入当前目标平台和被试设备之间的相对位置关系以及运动特征矢量等数据，中频信号处
理单元进行解算，得到目标、干扰信号回波模型，在本单元中完成对发射信号的目标、干扰
信号等的调制以及实现对本系统中的变频本振、开关控制，通道内的幅度控制等。上变频单
元：将中频信号处理单元产生的中频信号上变频到8GHz‑18GHz、Ka波段，通过幅度电平控制
单元实现需要幅度的信号输出。频综单元：产生系统变频所需要的本振信号、参考信号以及
时钟信号等，主要包括接收时的下变频本振信号，上变频时的各级本振信号，参考时钟信号
等。

[0035] 1、下变频单元

[0036] 下变频单元将所接收到的被试设备射频信号进行下变频处理得到中频信号送至中频信号处理单元，后续的SDFM单元带宽为1GHz，满足系统捷变需求。由于试验中被试信号
具有50dB的动态范围，所以需对接收的射频信号进行放大、滤波处理，为保证进入中频信号
处理单元的信号不至于烧毁AD，信号接收单元需要具有自动增益控制的能力，同时要保证
整个射频接收通道工作在线性范围。

[0037] 技术要求：

[0038] a)输入信号：1路SMA(K)进行8‑18G射频信号输入；1路SMA2.92mm（K）进行34‑37G射频信号输入；8‑18G、34‑37G射频信号输入功率范围为‑45dBm～+12dBm；

[0039] b)输出信号：输出中频信号频率范围为f0±500MHz；中频信号输出功率1G带宽内‑1dBm～‑3dBm；中频输出1G带内平坦度优于±1.5dB；输出中频之前的滤波器（1.3GHz～
2.3GHz）带外抑制53dBc；中频衰减：30dB，步进1dB；

[0040] c)对输入的8‑18GHz、Ka波段两路射频信号需视频检波，检波电平为3.3V，适应脉冲宽度不小于25ns；

[0041] d)匹配阻抗：50Ω。

[0042] 如图2所示的下变频单元，将8GHz‑18GHz频段的射频信号用开关滤波器组分成8个子频段，然后再将其进行变频，为了解决组合交调落到通带内，8GHz‑18GHz采用了2次变频，
34GHz‑37GHz采用3次变频。

[0043] 下变频通道一将外部输入的8GHz‑18GHz的信号送给开关选择支路，开关选择支路的第一支路为具有20dB增益的放大支路，第二支路为具有30dB衰减量的衰减支路，衰减支
路的衰减器与后级的30dB衰减器构成60dB的衰减量。射频输入信号经过放大后耦合成两路
输出，一路耦合输出支路用于模拟检波，不仅用于中频信号处理单元的信号处理的时序触
发信号，同时用于为保证本系统输入信号从‑45‑12dBm变换时，从本模块输出功率始终保持
在0dBm左右，作为后续判断控制60dB数控衰减的触发信号，也就是在射频输入端进行了一
次预校准，使得到的射频前级信号起伏减小，同时也保证了到混频器的功率大小基本一致。
耦合器主路输出送给后续的开关滤波器组，开关滤波器组将8GHz‑18GHz信号分成8个频段，
每个频段的边带均放宽500MHz，实现工作频率点的覆盖。8GHz‑18GHz的射频输入信号与
11GHz‑18GHz的本振信号混频至3GHz，再与二本振3.6GHz或2.4GHz混频至f0±500MHz输出。
对f0±500MHz的中频信号进行滤波、放大处理后耦合成两路输出。

[0044] 下变频通道二将外部输入的34GHz‑37GHz射频信号经过带通滤波处理后，输出到开关选择支路，开关选择支路的第一支路为具有20dB增益的放大支路，第二支路为具有
30dB衰减量的衰减支路，衰减支路的衰减器和后级的30dB衰减器构成60dB以上的衰减量。
通过衰减器输出的射频信号经放大处理后与26GHz点频本振混频到8GHz‑11GHz范围内后做
滤波、放大处理，放大后的射频信号耦合成两路输出，耦合输出支路用于模拟检波，耦合器
主路输出到与11GHz‑14GHz的本振信号混频至3GHz，再与二本振3.6GHz或2.4GHz混频至f0
±500MHz输出。对f0±500MHz的中频信号进行滤波、放大处理后耦合成两路输出。

[0045] 在工作过程中，输入信号功率动态范围为‑40‑10dBm，输入信号经下变频模块输出到基带处理模块，输出功率会随输入信号功率动态变化，由于系统要求最终输出功率可控，
即系统输出功率不随输入信号动态变化，因此需要动态调节下变频衰减，使得下变频输出
信号功率为稳定值，本发明通过采用自动增益控制调节单元下变频输出功率。

[0046] 如图3所示的自动增益控制单元，包括AD芯片、数字测幅模块、处理器，工作原理如下：

[0047] a)当输入信号功率增大时，下变频单元输出的信号功率随之增大，功率增大后会触发AD芯片的超量程指示信号，此功率过大指示信号被处理器监控到后，处理器自动增加
下变频衰减控制码，从而降低下变频输出功率，功率降低后，AD芯片的功率过大指示信号由
有效变为无效，处理器检测到AD芯片的功率过大信号无效后，会停止增加衰减码，从而使下
变频单元输出功率最大值稍小于AD芯片超量程功率；

[0048] b)当系统输入信号功率减小时，下变频单元输出功率随之减小，此时数字测幅模块输出值会随之减小，当数字功率值减小到设定阈值时，会产生功率过小指示信号，处理器
检测到此信号后，会自动减小衰减控制码，从而增大下变频输出功率，功率增大后，输出功
率过小指示信号消失，控制器停止减小衰减控制码，从而使得下变频输出功率最小值稍大
于设定阈值；

[0049] c)调节设定阈值使之和AD芯片超量程功率接近，可以把下变频输出功率限制在±1dBm的动态范围中，从而满足系统要求。

[0050] 2、中频信号处理单元

[0051] 中频信号处理单元实现信号的采集、数字下变频及目标信号、干扰信号的数字调制，同时中频信号处理单元具有检波功能，可通过对雷达信号检波自动实现同步。根据雷达
主动信号源的需求，将其按照实现方式进行分类，即：对于目标信号、干扰信号的模拟，采用
相同的方式进行不同信号特性调制序列的调制处理；对于辐射式信号，采用大容量存储器
存储波形、更新脉冲描述字的方式实现；对于杂波干扰信号，采用宽带DDS直接生成的方式
来实现。

[0052] 模拟目标信号、干扰信号时，中频信号处理单元接收下变频单元输出的中频信号，对中频信号进行数字下变频、延时调制、幅度调制、多普勒调制及数字上变频等，并将调制
后的信号送至上变频单元，此外，中频信号处理单元还需要根据仿真实验设置，解算目标运
动信息，获取仿真所需的延时、幅度、多普勒参数并对接收到的信号进行调制，同时完成衰
减器控制等。

[0053] 中频信号处理单元硬件技术要求如下：集成一片XC7VX690T的FPGA，外扩2片72Mb QDR II+ SRAM；采用RapidLink、GTX实现板内、板间大带宽数据传输、采用共享总线进行
FPGA间通信；集成双通道ADC采样：采样率2.4GSPS，分辨率10bit，输入功率不大于‑4.5dBm；
双通道同步采集，杂散优于‑50dBc；双通道DAC输出：双通道DAC采样时钟2.4GSPS，分辨率
14bit，双通道同步输出；杂散优于‑50dBc；PCI总线：1路标准PCI总线通讯；每路射频信号最
大延时2ms（点目标），延迟精度优于5ns。

[0054] 中频信号处理单元的硬件平台将各功能模块集成到一块中频信号处理板卡上实现，调制信息计算模块采用主控计算机实现，组成原理如图4所示：中频信号处理板卡与主
控计算机通过总线进行控制信号传输，主控计算机与显示器连接用于输出，主控计算机通
过LAN与远程计算机通信；频综单元输出的参考时钟信号、下变频单元输出的中频信号进入
中频信号处理板卡的信号输入端；中频信号处理板卡对中频信号处理后输出至上变频单
元，中频信号处理板卡的调频脉冲经过ePCI背板输出至上变频单元。根据中频信号处理板
卡的现有资源以及功能需求，中频信号处理板卡原理框图如图5所示。

[0055] a)功能模块设计

[0056] 中频信号处理板卡的功能划分如图6所示，AD模块接收来自下变频单元的中频信号输入，经模数转换过后送入FPGA中，在FPGA内进行串并转换后的数据进行DDC（数字下变
频）把该组数据变到零中频，通过比相法进行数字测幅、数字检波、数字测评，得到瞬时测频
码和检波脉冲。数字检波先对信号进行求绝对值，将输入的正弦波信号变为单极性的信号，
然后对信号进行低通滤波，取得脉冲信号的电平。

[0057] 根据检波脉冲对信号波形进行延时，直接采用FPGA外挂的QDR‑II存储器进行延时。根据延迟量和干扰样式得到QDR‑II存储器的读写控制，通过对QDR‑II存储器的读写控
制实现数据的长延迟。为了同时实现要求的各种干扰，同时减少FPGA的资源使用，对延时后
的数据进行2倍抽取，将并行的多路数据的数据降速，送至目标、干扰、杂波产生模块。将处
理后的零中频干扰数据进行2倍插值处理，通过数字上变频器将I/Q正交数据转换成实数数
据流，并通过并串转换，转换成DA输入的数据流。通过DA变换器，得到输出的载频信号，带宽
为1000MHz的中频信号。

[0058] b)信号采集模块

[0059] AD数据采集进入FPGA后，为防止动态延时的相位跳变，应该在零中频上实现延时，同时为了便于信号调制的计算，需要对信号进行数字下变频和正交变换，数字下变频的结
构如图7所示：针对并行的输入的数据流，需要采用8组并行乘法和滤波器实现信号的处理
和下变频，为降低资源的占用度，可以将数字下变频器简化为四象限乘法器，而不用数字
NCO组件实现。在后续的FIR滤波器，仍然采用并行的FIR滤波器结构。为实现信号的带内平
坦度的要求，在FIR滤波器组中，还要施加反SINC调制以及数字均衡调制功能。

[0060] 在本系统中，由于输入信号为1:8的并行数据流，针对数字下变频器的设计，需要采用并行的下变频逻辑，实现信号的下变频。现在观察输入信号的数据率为2.4Gsps，中心
频率为f0，采样率是中心频率的4倍的关系，因此，在进行下变频调制时，无需采用NCO部件，
只需要采用固定相位的正弦波数据相乘即可，如图8所示。

[0061] c)延迟组件

[0062] 在数字信号处理单元中，延迟组件主要实现的功能是信号延迟，在延迟组件中，主要实现对信号的延迟控制，延迟控制的目的主要是实现数字信号的步进延迟。延迟组件的
组成如图9所示。

[0063] 在本系统中，读出地址计数器是一个自由累加的计数器，输出的计数值分为两路，一路作为数字信号数据的读出数据，另外一路在与延迟控制量相加以后，得到的数据作为
写入存储器地址。这样，所写入存储器的地址始终比读出地址超前所控制的延迟量，延迟量
按照存储器的计数时钟周期为单位，每个时钟周期即为目标模拟的粗延迟分辨率。

[0064] d)多普勒调制组件

[0065] 在滤波器的输出端总共是8个样点的寄存器，在输出端的8个寄存器中，还是以8路并行的数据格式输出信号。在输出端进行数字信号的幅度和多普勒调制，对输出信号幅度
进行多普勒调制，和数字上变频处理，并在输出信号端进行MUX的串转并的处理。抽头调制
单元组成如图10所示：由于输出数据为并行的8样点数据，需要采用8组正交的DDS进行数字
乘法，实现多普勒频率的调制，8组正交DDS组件所产生的多普勒频率为所需要调制的多普
勒频率的1/8，而每个相邻两个DDS部件的信号之间具有固定的相位差。在进行多普勒频率
控制时，一并将相位差也作为控制数据。在后续的四象限乘法数字上变频器中，实现固定中
心频率的上变频器，所采用的中心频率与前面的数字下变频器的中心频率一致。数字上变
频器输出的是实数的信号序列。

[0066] 在上述设计中，现有的时钟频率为2.4GHz，DDS的相位累加控制字长为32bit，根据公式 ，即可调制的多普勒步进为0.5588Hz，本方案中
采用DDS来调制多普勒，精度优于系统要求。

[0067] e)目标、干扰、杂波信号实现设计

[0068] 在本系统中，目标模拟、干扰模拟、背景信号模拟均是在FPGA内完成，对于目标、干扰、背景信号模拟，均需要与被试设备的发射信号进行关联，因此，设计中将两者分开处理。
FPGA的资源有限，在实际的设计中，可以对资源重复进行利用，通过模式选择来区分各种信
号样式，具体实现原理框图如图11所示。

[0069] f)目标信号的模拟

[0070] 通过接收主控计算机送入的目标模型信息（在本系统中，传送带有目标信息的复数Ai，i=1、2…）、速度信息（不同的多普勒值fdi，i=1、2…）、以及距离信息（在本系统中，不
同的延时值Ri，i=1、2…），将这些带有目标信息的复数Ai送至乘积处进行赋值，同时，根据
不同的多普勒值通过DDS进行多普勒调制，根据不同的延时值通过Block Ram进行延时调
制，将相乘后的信号进行叠加，从而得到带有目标调制特性的零中频数字序列。

[0071] g)杂波与目标合成

[0072] 杂波与目标信号合成是在FPGA内部实现，目标产生器生成所需的目标信号，目标信号的功率、距离、脉宽按照测试需求可随意设置。噪声产生器用于产生瞄频噪声信号，噪
声信号的功率、脉宽、距离均可按照需求设置。具体实现方式如图12所示，杂波与目标合成
输出效果如图13所示。

[0073] h)数字测频

[0074] 设备在对输入信号进行fd调制及产生杂波干扰信号时，需要测得输入信号的频率，传统设备一般采用快速傅里叶变化进行测频，为确保测频精度，需要预存大量AD数据，
从而导致测频延时较大，难以满足系统要求，本系统采用基于cordic模块的测频算法，可以
显著提高测频精度及测频速度。算法原理如图14：

[0075] 工作原理如下：

[0076] 1)对AD采样数据进行正交IQ变换，变换得到的IQ数据作为cordic的输入数据；

[0077] 2)Cordic模块对输入数据进行反正切变换从而得到相位值；

[0078] 3)对相位进行微分运算即可以得到频率；

[0079] i)距离速度同步拖引干扰。

[0080] 选择其中10路的调制幅值为A1‑A10，其余30路调制幅值为0，同时将DDS输出的频率通过噪声进行调制，则干扰产生简化为如图15所示的结构：根据试验要求，将DDS输出值
保持不变，通过对Block Ram读写地址的控制来实现输出干扰信号距离的变化，同时根据距
离的变化率去更新多普勒值，实现距离与速度的同时拖引。

[0081] 3、上变频单元

[0082] 根据系统功能和技术指标要求，中频信号处理单元产生的信号进入上变频通道，与本振信号混频，产生X、Ku波段、Ka波段的目标回波信号。上变频单元的主要功能是对中频
信号处理单元输出的中频信号进行上变频，将信号变频到输入信号的频率，并在射频频段
上对信号进行幅度电平控制。

[0083] 技术要求：

[0084] a)输入信号：2路；接头形式：SMA(K)； 输入中频信号频率范围：f0±500MHz；输入中频信号功率范围：‑7dBm～‑13dBm；输入中频后的中频滤波器带外（1.3GHz～2.3GHz）抑制
50dB；中频输入衰减：30dB，步进1dB；

[0085] b)输出信号：8‑18G信号： 2路SMA(K)； Ka波段信号：1路SMA2.92mm(K)；监测信号：1路SMA(K)；

[0086] c)信号瞬时带宽：1000MHz；

[0087] d)信号工作带宽：500MHz；

[0088] e)射频信号输出：输出功率范围：12dBm～‑110dBm；衰减精度：1dB，步进0.5dB（合路之前衰减40dB，合路之后衰减80dB，总动态120dB）；射频信号输出1G带宽内平坦度优于±
1.5dB，此处的平坦度为系统的平坦度要求，设计时需考虑下变频、上变频；两路射频发射通
道可以独立设置控制参数、独立工作；输出杂散：优于‑53dBc；匹配阻抗：50Ω；

[0089] f)本系统的要求具有内、外时钟切换工作功能；外部时钟输入信号：外部参考信号输入：1路频率10MHz，功率：5dBm±5dBm，接头形式：SMA(K)；2内部参考源相位噪声：优于‑
150dBc@1kHz；3)频综控制：TTL；

[0090] g)射频组件输出的时钟信号为100MHz时钟信号：2路SMA(K)；

[0091] h)系统频率间隔：5MHz，频率精度1MHz，跳频时间优于300µs。

[0092] 在本系统中，需要将中频信号处理单元输出的中频信号进行两次混频，得到X、Ku波段、Ka波段的射频信号。本系统总共包含2个带宽为1000MHz的上变频通道，每个通道可独
立控制信号幅度和脉冲调制功能。上变频通道原理框图如图16所示：

[0093] 在本系统中，上变频单元与下变频单元采用相同的本振信号，频率同步控制，以便达到性能一致需求。上变频为射频接收的逆变过程，因此上变频实现了f0向8GHz‑18GHz、
34GHz‑37GHz的变频。上变频通道第一次混频的本振频率为11GHz‑18GHz，步进5MHz，该本振
实现了系统要求的5MHz频率间隔指标要求。上变频混频的二本振频率为2.4GHz或3.6GHz。
34GHz‑37GHz频段通过8GHz‑18GHz信号与本振三混频得到，三本振频率为26GHz。按照模块
划分，上变频通道包含如下组件：

[0094] a)中频组件：中频组件的主要功能是对中频信号处理单元输出的信号进行滤波、放大处理，同时通过数控衰减和门限检波配合使用，调整中频信号处理单元输入中频组件
的信号幅度；

[0095] b)混频组件：混频组件的功能是将f0的中频信号变频到射频信号输出。上变频1是将f0中频信号通过两次变频后输出8GHz‑18GHz的射频信号，射频信号输出到后续的开关滤
波组件。上变频2的8GHz‑18GHz变频方案与上变频1完全相同，用8GHz‑18GHz的射频信号与
点频本振三混频后得到34GHz‑37GHz的射频信号；

[0096] c)开关滤波器组件：开关滤波器组件将8‑18GHz信号分成8个子频段，开关滤波器组件的主要作用是将混频过程中的产生的杂散信号分段滤除；

[0097] d)射频衰减放大组件：射频衰减放大组件主要功能是对8GHz‑18GHz的射频信号放大、衰减，因为本系统要求上变输出的射频信号具有120dB的动态，因此我们采用多级程控
衰减器来实现输出信号的大动态和功率电平的高精度控制，本系统选用的程控衰减器动态
范围可达70dB，两级ATT的理论动态范围可达140dB，实际测试两级ATT动态120dB，步进量
0.5dB，可以满足模拟器输出信号具有不小于120dB动态和信号幅度控制精度0.5dB的相应
技术指标要求。

[0098] 4、频综单元

[0099] 频综单元的主要功能是产生系统各变频环节所需要的本振信号、毫米波变频本振信号以及数字系统工作的时钟。在本系统中，主要包含固定本振信号以及可变本振信号产
生部分以及参考频率信号电路等，可以实现内部参考信号与外部参考信号相切换工作。

[0100] 技术要求：本系统所有本振信号均采用锁相方案：各频综信号为单独模块，通过电缆与各变频组件连接，生产、维修比较方便。频综单元如图17所示：本振1: 11‑18GHz；本振
2: 2.4GHz/3.6GHz；本振3: 26GHz。

[0101] 如上所述，尽管参照特定的优选实施例已经表示和表述了本发明，但其不得解释为对本发明自身的限制。在不脱离所附权利要求定义的本发明的精神和范围前提下，可对
其在形式上和细节上作出各种变化。