本发明涉及一种应用于低功耗LDO的漏电流补偿电路及方法。LDO工作于高温、大输入电压和极低负载电流的情况下漏电流补偿电路打开，在电路典型工作状态下本漏电流补偿电路停止工作。本发明中漏电流供应源用于成比例地实时监测和跟随功率管的漏电流，开关控制电路用于实时地监测电路的工作状态,在电路工作在高温、大输入电压和极低负载电流时，打开漏电流供应管。漏电流供应管用于向LDO提供漏电流，使得LDO的负载电流在与功率晶体管漏电流数量级相近时仍然能保持正确的输出。
1.一种应用于低功耗LDO的漏电流补偿电路，其特征在于包括：包括误差放大器模块、缓冲级模块、功率晶体管模块、电阻反馈回路模块、负载电容模块、漏电流产生源、开关控制电路和漏电流供应管；
在电路工作时，外部输入的带隙基准信号送入误差放大器模块，电阻反馈回路模块生成的信号在误差放大器模块中与带隙基准信号比较后生成误差信号，该误差信号被放大后送入缓冲级模块，在缓冲级模块中进行电平移位，电平移位后生成功率晶体管模块的控制信号，通过该控制信号改变流经功率晶体管模块的电流，对电阻反馈回路模块和负载电容模块进行充电和放电，进而对电阻反馈回路模块的生成信号进行校准；
漏电流产生源实时监测和跟随功率晶体管模块，成比例地产生功率晶体管模块的漏电流，开关控制电路用于实时地监测误差放大器模块和功率晶体管模块的工作状态,在满足预设阈值条件时，开关控制电路打开漏电流供应管，将漏电流产生源产生的漏电流送入漏电流供应管，通过漏电流供应管补偿功率晶体管模块的漏电流；
所述误差放大器模块包括误差放大器A0；误差放大器A0的反向端连接输入的带隙基准信号,同向端连接电阻反馈回路模块,误差放大器A0的输出连接到缓冲级模块的输入和开关控制电路的输入；
缓冲级模块包括晶体管Q1和Q2；功率晶体管模块包括功率晶体管MP；负载电容模块包括负载电容CL；电阻反馈回路模块包括反馈电阻Rfb1和Rfb2；所述漏电流产生源包括PMOS晶体管MP3；所述漏电流供应管包括NMOS管MN1；
缓冲级模块的输出连接到功率晶体管MP的栅极，功率晶体管MP的源极连接电源，功率晶体管MP的漏极连接开关控制电路；漏电流产生源PMOS晶体管MP3源极和栅极均连接到电源，漏极连接到开关控制电路，开关控制电路连接误差放大器A0的输出、功率晶体管MP漏极、漏电流产生源作为输入信号，开关控制电路的输出信号连接漏电流供应管MN1，漏电流供应管MN1的漏极连接功率晶体管MP的漏极、栅极连接开关控制电路、源极接地；
所述开关控制电路包括采样电阻Rs、PMOS管MP1、MP2、NMOS管MN3、MN2、NPN管Q3、Q4、Q5、Q8、Q10、Q12、Q13、PNP管Q6、Q7、Q9、Q11；
采样电阻Rs一端接在功率晶体管MP的漏端，另一端通过反馈电阻Rfb1和Rfb2后接地；
NPN管Q3的集电极接PMOS管MP2的漏极，Q3的基极接功率晶体管MP的漏极，NPN管Q3的发射极连接到采样电阻Rs与反馈电阻Rfb1之间；误差放大器A0的同相端连接到反馈电阻Rfb1和反馈电阻Rfb2之间；
PMOS管MP2的栅极与自身的漏极相连，源极接电源VDD；PMOS管MP1的栅极与PMOS管MP2的栅极相连，源极连接电源VDD，漏极连接误差放大器A0的输出端；
NPN管Q4的集电极与电源VDD相连，基极与NPN管Q3的发射极相连，NPN管Q4的发射极与NPN管Q5的集电极相连，NPN管Q5的基极与NPN管Q12的基极相连，NPN管Q5的发射极接地；NPN管Q12的基极与自身集电极相连，NPN管Q12的发射极接地；
PNP管Q6的基极、NPN管Q5的集电极与NPN管Q4的发射极连接在一起，PNP管Q6的发射极与PMOS晶体管MP3的漏极相连；
PNP管Q7的发射极连接电源VDD，Q7的集电极和基极均连接到NMOS管MN3的漏极；NMOS管MN3的源极接地，NMOS管MN3的栅极连接前级偏置电路；
NPN管Q8的基极与PNP管Q7的基极相连，Q8的集电极连接电源VDD，发射极连接NPN管Q13的集电极；NPN管Q13的基极、NPN管Q5基极和NPN管Q12的基极连接在一起，NPN管Q13的发射极接地；
NPN管Q10的基极与误差放大器A0的输出端相连，NPN管Q10的发射极与NPN管Q8的发射极、NPN管Q13的集电极连接在一起；NPN管Q10的集电极与PNP管Q9的集电极相连；PNP管Q9的集电极与自身的基极相连，PNP管Q9的发射极连接电源VDD；
PNP管Q11的发射极连接电源VDD，PNP管Q11的基极连接PNP管Q9的基极，PNP管Q11的集电极与NMOS管MN2的漏极相连，NMOS管MN2的源极接地，栅极与自身的漏极相连，NMOS管MN2的栅极与NMOS管MN1的栅极相连。
2.根据权利要求1所述的一种应用于低功耗LDO的漏电流补偿电路，其特征在于：漏电流产生源PMOS晶体管MP3的栅极与自身的源极短接,并与电源输入端VDD相连；漏极与PNP管Q6的发射极相连。
3.根据权利要求1所述的一种应用于低功耗LDO的漏电流补偿电路，其特征在于：漏电流产生源PMOS晶体管MP3和功率晶体管MP的尺寸比例为1：K1，K1为正整数。
4.根据权利要求1所述的一种应用于低功耗LDO的漏电流补偿电路，其特征在于：所述漏电流供应管NMOS管MN1的漏极连接NPN管Q3的发射极，NMOS管MN1的源极接地，NMOS管MN1的栅极与NMOS管MN2的栅极相连。
5.根据权利要求3所述的一种应用于低功耗LDO的漏电流补偿电路，其特征在于：NMOS管MN2和漏电流供应管NMOS管MN1的尺寸比例为1：K2，K2为正整数；K2为K1的N倍以上，N为大于2的整数。
6.根据权利要求1所述的一种应用于低功耗LDO的漏电流补偿电路，其特征在于：晶体管Q1和Q2的发射极均连接到功率晶体管MP的栅极，功率晶体管MP的源极连接电源，漏极连接NPN管Q3的基极和温度采样电阻Rs；漏电流产生源PMOS晶体管MP3的栅极和源极连接到电源，漏极连接到PNP晶体管Q6的发射极，NPN晶体管Q10的基极连接到A0的输出端，NPN管Q3的基极连接到功率晶体管MP的漏极，NMOS晶体管MN2的漏极和栅极连接到漏电流供应源MN1的栅极，漏电流供应管MN1的漏极连接温度采样电阻Rs和NPN管Q3的发射极，源极接地；负载电容CL的一端连接到温度采样电阻Rs和反馈电阻Rfb1之间，另一端接地。
7.一种根据权利要求1所述应用于低功耗LDO的漏电流补偿电路实现的漏电流补偿方法，其特征在于步骤如下：
(1)漏电流产生源PMOS晶体管MP3产生近似于1/K1比例于功率晶体管漏电流的电流；漏电流产生源PMOS晶体管MP3和功率晶体管MP的尺寸比例为1：K1，K1为正整数；
(2)在温度、输入电压和负载电流满足预设阈值时，NPN管Q4的基极电位抬高，NPN管Q10的基极电位抬高，开关控制电路打开，同时漏电流产生源PMOS晶体管MP3产生的电流增加；
(3)漏电流产生源PMOS晶体管MP3产生的漏电流经过NPN管Q5、Q12、Q13的电流镜，并流经PNP管Q10、Q9、Q11、NMOS管MN2镜像到漏电流供应管MN1；
(4)漏电流供应管MN1拉取与功率管漏电流成近似K2/K1比例的输出电流，使得功率晶体管的漏电流流经漏电流供应管MN1而不会在电阻反馈回路模块和负载电容模块上产生额外压降；
NMOS管MN2和漏电流供应管NMOS管MN1的尺寸比例为1：K2，K2为正整数；K2为K1的N倍以上，N为大于2的整数。
一种应用于低功耗LDO的漏电流补偿电路及方法
技术领域
[0001] 本发明涉及低功耗LDO电路，尤其涉及一种LDO在高温、大输入电压和极低负载电流下的漏电流补偿电路。
背景技术
[0002] 随着移动便携式设备的发展，片上微处理器、手持设备和移动储能设备等超低功耗应用场合日益增加，此外随着新型能源如太阳能电池等不断发展，LDO的输入端供电设备也在不断多样化，对LDO的输入电压范围提出了更高的要求。因此，具有宽输入电压范围和低静态电流LDO的设计需求在逐步加大。
[0003] 然而随着LDO的输入电压不断增加，运行环境温度不断升高，功率晶体管产生的漏电流也在增加，当LDO的负载电流小于功率晶体管的漏电流时，LDO的输出性能将大打折扣，甚至出现输出不正常。
发明内容
[0004] 本发明的目的在于：克服现有技术的不足，提出一种应用于低功耗LDO的漏电流补偿电路，避免LDO漏电流在电路处于极端工作条件下对电路输出性能的影响,消除高温环境下自生漏电流对LDO输出性能的影响。
[0005] 本发明所采用的技术方案是：
[0006] 一种应用于低功耗LDO的漏电流补偿电路，包括：包括误差放大器模块、缓冲级模块、功率晶体管模块、电阻反馈回路模块、负载电容模块、漏电流产生源、开关控制电路和漏电流供应管；
[0007] 在电路工作时，外部输入的带隙基准信号送入误差放大器模块，电阻反馈回路模块生成的信号在误差放大器模块中与带隙基准信号比较后生成误差信号，该误差信号被放大后送入缓冲级模块，在缓冲级模块中进行电平移位，电平移位后生成功率晶体管模块的控制信号，通过该控制信号改变流经功率晶体管模块的电流，对电阻反馈回路模块和负载电容模块进行充电和放电，进而对电阻反馈回路模块的生成信号进行校准；
[0008] 漏电流产生源实时监测和跟随功率晶体管模块，成比例地产生功率晶体管模块的漏电流，开关控制电路用于实时地监测误差放大器模块和功率晶体管模块的工作状态,在满足预设阈值条件时，开关控制电路打开漏电流供应管，将漏电流产生源产生的漏电流送入漏电流供应管，通过漏电流供应管补偿功率晶体管模块的漏电流。
[0009] 进一步的，所述误差放大器模块包括误差放大器A0；误差放大器A0的反向端连接输入的带隙基准信号,同向端连接电阻反馈回路模块,误差放大器A0的输出连接到缓冲级模块的输入和开关控制电路的输入。
[0010] 进一步的，缓冲级模块包括晶体管Q1和Q2；功率晶体管模块包括功率晶体管MP；负载电容模块包括负载电容CL；电阻反馈回路模块包括反馈电阻Rfb1和Rfb2；所述漏电流产生源包括PMOS晶体管MP3；所述漏电流供应管包括NMOS管MN1；
[0011] 缓冲级模块的输出连接到功率晶体管MP的栅极，功率晶体管MP的源极连接电源，功率晶体管MP的漏极连接开关控制电路；漏电流产生源PMOS晶体管MP3源极和栅极均连接到电源，漏极连接到开关控制电路，开关控制电路连接误差放大器A0的输出、功率晶体管MP漏极、漏电流产生源作为输入信号，开关控制电路的输出信号连接漏电流供应管MN1，漏电流供应管MN1的漏极连接功率晶体管MP的漏极、栅极连接开关控制电路、源极接地。
[0012] 进一步的，所述开关控制电路包括采样电阻Rs、PMOS管MP1、MP2、NMOS管MN3、MN2、NPN管Q3、Q4、Q5、Q8、Q10、Q12、Q13、PNP管Q6、Q7、Q9、Q11；
[0013] 采样电阻Rs一端接在功率晶体管MP的漏端，另一端通过反馈电阻Rfb1和Rfb2后接地；NPN管Q3的集电极接PMOS管MP2的漏极，Q3的基极接功率晶体管MP的漏极，NPN管Q3的发射极连接到采样电阻Rs与反馈电阻Rfb1之间；误差放大器A0的同相端连接到反馈电阻Rfb1和反馈电阻Rfb2之间；
[0014] PMOS管MP2的栅极与自身的漏极相连，源极接电源VDD；PMOS管MP1的栅极与PMOS管MP2的栅极相连，源极连接电源VDD，漏极连接误差放大器A0的输出端；
[0015] NPN管Q4的集电极与电源VDD相连，基极与NPN管Q3的发射极相连，NPN管Q4的发射极与NPN管Q5的集电极相连，NPN管Q5的基极与NPN管Q12的基极相连，NPN管Q5的发射极接地；NPN管Q12的基极与自身集电极相连，NPN管Q12的发射极接地；
[0016] PNP管Q6的基极、NPN管Q5的集电极与NPN管Q4的发射极连接在一起，PNP管Q6的发射极与PMOS晶体管MP3的漏极相连；
[0017] PNP管Q7的发射极连接电源VDD，Q7的集电极和基极均连接到NMOS管MN3的漏极；NMOS管MN3的源极接地，NMOS管MN3的栅极连接前级偏置电路；
[0018] NPN管Q8的基极与PNP管Q7的基极相连，Q8的集电极连接电源VDD，发射极连接NPN管Q13的集电极；NPN管Q13的基极、NPN管Q5基极和NPN管Q12的基极连接在一起，NPN管Q13的发射极接地；
[0019] NPN管Q10的基极与误差放大器A0的输出端相连，NPN管Q10的发射极与NPN管Q8的发射极、NPN管Q13的集电极连接在一起；NPN管Q10的集电极与PNP管Q9的集电极相连；PNP管Q9的集电极与自身的基极相连，PNP管Q9的发射极连接电源VDD；
[0020] PNP管Q11的发射极连接电源VDD，PNP管Q11的基极连接PNP管Q9的基极，PNP管Q11的集电极与NMOS管MN2的漏极相连，NMOS管MN2的源极接地，栅极与自身的漏极相连，NMOS管MN2的栅极与NMOS管MN1的栅极相连。
[0021] 进一步的，漏电流产生源PMOS晶体管MP3的栅极与自身的源极短接,并与电源输入端VDD相连；漏极与PNP管Q6的发射极相连。
[0022] 进一步的，漏电流产生源PMOS晶体管MP3和功率晶体管MP的尺寸比例为1：K1，K1为正整数。
[0023] 进一步的，所述漏电流供应管NMOS管MN1的漏极连接NPN管Q3的发射极，NMOS管MN1的源极接地，NMOS管MN1的栅极与NMOS管MN2的栅极相连。
[0024] 进一步的，NMOS管MN2和漏电流供应管NMOS管MN1的尺寸比例为1：K2，K2为正整数；K2为K1的N倍以上，N为大于2的整数。
[0025] 进一步的，晶体管Q1和Q2的发射极均连接到功率晶体管MP的栅极，功率晶体管MP的源极连接电源，漏极连接NPN管Q3的基极和温度采样电阻Rs；漏电流产生源PMOS晶体管MP3的栅极和源极连接到电源，漏极连接到PNP晶体管Q6的发射极，NPN晶体管Q10的基极连接到A0的输出端，NPN管Q3的基极连接到功率晶体管MP的漏极，NMOS晶体管MN2的漏极和栅极连接到漏电流供应源MN1的栅极，漏电流供应管MN1的漏极连接温度采样电阻Rs和NPN管Q3的发射极，源极接地；负载电容CL的一端连接到温度采样电阻Rs和反馈电阻Rfb1之间，另一端接地。
[0026] 进一步的，本发明还提出一种漏电流补偿方法，步骤如下：
[0027] (1)漏电流产生源PMOS晶体管MP3产生近似于1/K1比例于功率晶体管漏电流的电流；
[0028] (2)在温度、输入电压和负载电流满足预设阈值时，NPN管Q4的基极电位抬高，NPN管Q10的基极电位抬高，开关控制电路打开，同时漏电流产生源PMOS晶体管MP3产生的电流增加；
[0029] (3)漏电流产生源PMOS晶体管MP3产生的漏电流经过NPN管Q5、Q12、Q13的电流镜，并流经PNP管Q10、Q9、Q11、NMOS管MN2镜像到漏电流供应管MN1；
[0030] (4)漏电流供应管MN1拉取与功率管漏电流成近似K2/K1比例的输出电流，使得功率晶体管的漏电流流经漏电流供应管MN1而不会在电阻反馈回路模块和负载电容模块上产生额外压降。
[0031] 与现有技术相比，本发明的有益效果：
[0032] 本发明的自适应漏电流补偿电路，结构简单、实用，能够实时地监测电路的工作状态并依据电路工作状态调节补偿漏电流的大小。从而保证高温、大输入电压和极低负载电流的情况下LDO的输出稳定性。且在电路典型工作状态下本漏电流补偿电路停止工作，无额外静态电流产生，有利于优化设计参数。
附图说明
[0033] 图1是本发明漏电流补偿电路系统框图。
[0034] 图2是本发明用于LDO自适应漏电补偿的电路结构示意图。
具体实施方式
[0035] 下面结合附图和具体实施例对本发明进行进一步详细的描述:
[0036] 如图1所示，本发明提出一种应用于低功耗LDO的漏电流补偿电路，包括：包括误差放大器模块、缓冲级模块、功率晶体管模块、电阻反馈回路模块、负载电容模块、漏电流产生源、开关控制电路和漏电流供应管；
[0037] 在电路工作时，外部输入的带隙基准信号送入误差放大器模块，电阻反馈回路模块生成的信号在误差放大器模块中与带隙基准信号比较后生成误差信号，该误差信号被放大后送入缓冲级模块，在缓冲级模块中进行电平移位，电平移位后生成功率晶体管模块的控制信号，通过该控制信号改变流经功率晶体管模块的电流，对电阻反馈回路模块和负载电容模块进行充电和放电，进而对电阻反馈回路模块的生成信号进行校准；
[0038] 漏电流产生源实时监测和跟随功率晶体管模块，成比例地产生功率晶体管模块的漏电流，开关控制电路用于实时地监测误差放大器模块和功率晶体管模块的工作状态,在满足预设阈值条件时，开关控制电路打开漏电流供应管，将漏电流产生源产生的漏电流送入漏电流供应管，通过漏电流供应管补偿功率晶体管模块的漏电流。
[0039] 本发明的上述原理电路通过如下电路具体连接实现。如图2所示，误差放大器模块包括误差放大器A0；误差放大器A0的反向端连接输入的带隙基准信号,同向端连接电阻反馈回路模块,误差放大器A0的输出连接到缓冲级模块的输入和开关控制电路的输入。
[0040] 缓冲级模块包括晶体管Q1和Q2；功率晶体管模块包括功率晶体管MP；负载电容模块包括负载电容CL；电阻反馈回路模块包括反馈电阻Rfb1和Rfb2；所述漏电流产生源包括PMOS晶体管MP3；所述漏电流供应管包括NMOS管MN1；
[0041] 缓冲级模块的输出连接到功率晶体管MP的栅极，功率晶体管MP的源极连接电源，功率晶体管MP的漏极连接开关控制电路；漏电流产生源PMOS晶体管MP3源极和栅极均连接到电源，漏极连接到开关控制电路，开关控制电路连接误差放大器A0的输出、功率晶体管MP漏极、漏电流产生源作为输入信号，开关控制电路的输出信号连接漏电流供应管MN1，漏电流供应管MN1的漏极连接功率晶体管MP的漏极、栅极连接开关控制电路、源极接地。
[0042] 如图2所示，晶体管Q1和Q2的发射极均连接到功率晶体管MP的栅极，功率晶体管MP的源极连接电源，漏极连接NPN管Q3的基极和温度采样电阻Rs；漏电流产生源PMOS晶体管MP3的栅极和源极连接到电源，漏极连接到PNP晶体管Q6的发射极，NPN晶体管Q10的基极连接到A0的输出端，NPN管Q3的基极连接到功率晶体管MP的漏极，NMOS晶体管MN2的漏极和栅极连接到漏电流供应源MN1的栅极，漏电流供应管MN1的漏极连接温度采样电阻Rs和NPN管Q3的发射极，源极接地；负载电容CL的一端连接到温度采样电阻Rs和反馈电阻Rfb1之间，另一端接地。
[0043] 如图2所示，开关控制电路包括采样电阻Rs、PMOS管MP1、MP2、NMOS管MN3、MN2、NPN管Q3、Q4、Q5、Q8、Q10、Q12、Q13、PNP管Q6、Q7、Q9、Q11；
[0044] 采样电阻Rs一端接在功率晶体管MP的漏端，另一端通过反馈电阻Rfb1和Rfb2后接地；NPN管Q3的集电极接PMOS管MP2的漏极，Q3的基极接功率晶体管MP的漏极，NPN管Q3的发射极连接到采样电阻Rs与反馈电阻Rfb1之间；误差放大器A0的同相端连接到反馈电阻Rfb1和反馈电阻Rfb2之间；
[0045] PMOS管MP2的栅极与自身的漏极相连，源极接电源VDD；PMOS管MP1的栅极与PMOS管MP2的栅极相连，源极连接电源VDD，漏极连接误差放大器A0的输出端；
[0046] NPN管Q4的集电极与电源VDD相连，基极与NPN管Q3的发射极相连，NPN管Q4的发射极与NPN管Q5的集电极相连，NPN管Q5的基极与NPN管Q12的基极相连，NPN管Q5的发射极接地；NPN管Q12的基极与自身集电极相连，NPN管Q12的发射极接地；
[0047] PNP管Q6的基极、NPN管Q5的集电极与NPN管Q4的发射极连接在一起，PNP管Q6的发射极与PMOS晶体管MP3的漏极相连；
[0048] PNP管Q7的发射极连接电源VDD，Q7的集电极和基极均连接到NMOS管MN3的漏极；NMOS管MN3的源极接地，NMOS管MN3的栅极连接前级偏置电路；
[0049] NPN管Q8的基极与PNP管Q7的基极相连，Q8的集电极连接电源VDD，发射极连接NPN管Q13的集电极；NPN管Q13的基极、NPN管Q5基极和NPN管Q12的基极连接在一起，NPN管Q13的发射极接地；
[0050] NPN管Q10的基极与误差放大器A0的输出端相连，NPN管Q10的发射极与NPN管Q8的发射极、NPN管Q13的集电极连接在一起；NPN管Q10的集电极与PNP管Q9的集电极相连；PNP管Q9的集电极与自身的基极相连，PNP管Q9的发射极连接电源VDD；
[0051] PNP管Q11的发射极连接电源VDD，PNP管Q11的基极连接PNP管Q9的基极，PNP管Q11的集电极与NMOS管MN2的漏极相连，NMOS管MN2的源极接地，栅极与自身的漏极相连，NMOS管MN2的栅极与NMOS管MN1的栅极相连。
[0052] 漏电流产生源PMOS晶体管MP3的栅极与自身的源极短接,并与电源输入端VDD相连；漏极与PNP管Q6的发射极相连。所述漏电流供应管NMOS管MN1的漏极连接NPN管Q3的发射极，NMOS管MN1的源极接地，NMOS管MN1的栅极与NMOS管MN2的栅极相连。
[0053] 漏电流产生源PMOS晶体管MP3和功率晶体管MP的尺寸比例为1：K1，K1为正整数。NMOS管MN2和漏电流供应管NMOS管MN1的尺寸比例为1：K2，K2为正整数；K2为K1的N倍以上，N为大于2的整数。
[0054] 本发明还提出漏电流补偿方法，步骤如下：
[0055] (1)漏电流产生源PMOS晶体管MP3产生近似于1/K1比例于功率晶体管漏电流的电流；
[0056] (2)在温度、输入电压和负载电流满足预设阈值时，NPN管Q4的基极电位抬高，NPN管Q10的基极电位抬高，开关控制电路打开，同时漏电流产生源PMOS晶体管MP3产生的电流增加；
[0057] (3)漏电流产生源PMOS晶体管MP3产生的漏电流经过NPN管Q5、Q12、Q13的电流镜，并流经PNP管Q10、Q9、Q11、NMOS管MN2镜像到漏电流供应管MN1；
[0058] (4)漏电流供应管MN1拉取与功率管漏电流成近似K2/K1比例的输出电流，使得功率晶体管的漏电流流经漏电流供应管MN1而不会在电阻反馈回路模块和负载电容模块上产生额外压降。
[0059] 实施例：
[0060] 如图2左侧所示的电路是LDO的主体电路,包括误差放大器模块,缓冲级模块，功率晶体管模块MP,电阻反馈回路模块,负载电容模块。
[0061] 缓冲级模块包括晶体管Q1和Q2；功率晶体管模块包括功率晶体管MP；负载电容模块包括负载电容CL；电阻反馈回路模块包括反馈电阻Rfb1和Rfb2。
[0062] 其中误差放大器模块为误差放大器A0，其负输入端连接基准电压，正输入端连接反馈电阻Rfb1和Rfb2。误差放大器A0的输出端连接缓冲级模块。
[0063] 缓冲级模块采用NPN管Q1和PNP管Q2实现。NPN管Q1的集电极与电源VDD相连，NPN管Q1的基极和PNP管Q2的基极共同连接到误差放大器A0的输出端，NPN管Q1的发射极和PNP管Q2的发射极共同连接到功率晶体管MP的栅极，PNP管Q2的集电极接地。
[0064] 功率晶体管MP的栅极接NPN管Q1的发射极和PNP管Q2的发射极，源极接电源VDD，漏极通过温度采样电阻Rs连接电阻反馈回路模块和负载电容CL。
[0065] 电阻反馈回路模块是由反馈电阻Rfb1和反馈电阻Rfb2串联构成，其中，反馈电阻Rfb1和反馈电阻Rfb2相连接的一端连接误差放大器的反向输入端，反馈电阻Rfb1的另一端与温度采样电阻Rs的一端相连，温度采样电阻Rs的另一端连接到功率晶体管MP的漏极，反馈电阻Rfb2的另一端接地。
[0066] 负载电容模块包括负载电容CL，负载电容CL的一端连接到温度采样电阻Rs和反馈电阻Rfb1之间，另一端接地。
[0067] 图2右侧所示的电路是引入的新型漏电流检测模块。漏电流产生源包括PMOS晶体管MP3；漏电流供应管包括NMOS管MN1；开关控制电路包括采样电阻Rs、PMOS管MP1、MP2、NMOS管MN3、MN2、NPN管Q3、Q4、Q5、Q8、Q10、Q12、Q13、PNP管Q6、Q7、Q9、Q11。
[0068] NPN管Q3管的集电极接PMOS管MP2的漏极，Q3的基极接功率晶体管的漏极，Q3的发射极与温度采样电阻Rs和反馈电阻Rfb1相连接的一端相连。PMOS管MP2的栅极与自身的漏极相连，源极接电源VDD。PMOS晶体管MP1的栅极与PMOS晶体管MP2的栅极相连，MP1的源极连接电源VDD，漏极连接误差放大器A0的输出端。NPN管Q4的集电极与电源VDD相连，基极与NPN管Q3的发射极相连。Q4的发射极与NPN管Q5的集电极相连。NPN管Q5的基极与NPN管Q12的基极相连，Q5的发射极接地。NPN管Q12的基极与Q12的集电极相连。Q12的发射极接地。PMOS管MP3的源极与栅极相连并连接到电源VDD，漏极与PNP管Q6的发射极相连。PNP管Q6的基极和Q5的集电极与Q4的发射极相连接的一端相连。PNP管Q7的发射极连接电源VDD，Q7的集电极和基极相连，连接到NMOS管MN3的漏极。NMOS管MN3的源极接地，NMOS管MN3的栅极连接前级偏置电路。NPN管Q8的基极与PNP管Q7的基极相连，Q8的集电极连接电源VDD，发射极连接NPN管Q13的集电极。NPN管Q13的基极和NPN管Q5基极和NPN管Q12的基极相连的地方相连，NPN管Q13的发射极接地。NPN管Q10的基极与误差放大器的输出端相连，NPN管Q10的发射极与NPN管Q8的发射极、NPN管Q13的集电极相连。NPN管Q10的集电极与PNP管Q9的集电极相连。PNP管Q9的集电极与自身的基极相连，Q9的发射极连接电源VDD。PNP管Q11的发射极连接电源VDD，PNP管Q11的基极连接PNP管Q9的基极，PNP管Q11的集电极与NMOS管MN2的漏极相连，NMOS管MN2的源极接地，栅极与自身的漏极相连，NMOS管MN2与NMOS管MN1构成电流镜，NMOS管MN2的栅极与NMOS管MN1的栅极相连。NMOS管MN1的漏极连接Q3的基极，MN1的源极接地。
[0069] 如图2所述电路中，MP3管为漏电流产生源，用于实时地跟随功率管产生的漏电流。NPN管Q3的基极‑发射极电压采样Rs两端的电压，使得Q3的发射极电流变化能够跟随温度的变化，并注入到NPN管Q4的基极。并由Q4放大进入开关控制环路，MP3管的漏电流通过NPN管Q12镜像到NPN管Q13支路。NPN管Q10的基极电压跟随误差放大器输出端电压，当功率晶体管的负载电流小于功率管漏电流的设定值时，误差放大器输出端电压升高，NPN管Q10导通，Q13支路的电流通过NPN管Q9镜像到Q11，并注入到NMOS管MN2，MN2管的电流镜像到漏电流供应管NMOS管MN1。最终能够调节功率晶体管供应到负载的电流大小。
[0070] 在本实例中，PMOS晶体管MP3作为漏电流产生源，能很好地跟踪功率晶体管MP所产生的漏电流，PMOS晶体管MP3和功率晶体管MP的尺寸比例为1：K1，K1选取为160，在电路输入电压达到18V、工作结温大于100度、负载电流小于5μA时，开关控制电路打开，漏电流产生源MP3产生的漏电流进入环路。MN1作为漏电流供应管，NMOS晶体管MN1和NMOS晶体管MN2的尺寸比例为K2：1，K2为160，即前述所得到的漏电流通过该NMOS管MN1被放大了160倍。其目的旨在保证高温产生漏电流时，NMOS管MN1能够从功率晶体管MP中拉下的电流等于功率晶体管MP所产生的漏电流，从而保障即使在零负载条件下电路依旧能保持正常输出。
[0071] 以上详细描述了本发明的优选实施方式，但是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内进行修改或者等同变换，均应包含在本发明的保护范围之内。
