显示基板及其制作方法、显示装置

摘要

一种显示基板及其制作方法、显示装置。该显示基板包括：衬底基板以及设置在衬底基板上的移位寄存器单元和第一时钟信号线，第一时钟信号线在衬底基板上沿第一方向延伸，且配置为向移位寄存器单元提供第一时钟信号；移位寄存器单元包括输入电路、输出电路、第一控制电路和输出控制电路；输出控制电路包括输出控制晶体管和第一电容，输出电路包括输出晶体管和第二电容，一体设置的输出控制晶体管有源层和输出晶体管的有源层包括沿不同于第一方向的第二方向并排设置的第一输出半导体层和第二输出半导体层，第一输出半导体层在衬底基板上的正投影远离显示区的一侧包括第一子缺口。该显示基板优化了线路结构的布局，有利于实现显示面板的窄边框设计。

权利要求

1.一种显示基板，包括：

衬底基板，包括显示区以及位于所述显示区至少一侧的周边区域，以及设置在所述衬底基板的周边区域的移位寄存器单元和第一时钟信号线，其中，所述第一时钟信号线在所述衬底基板上沿第一方向延伸，且配置为向所述移位寄存器单元提供第一时钟信号；

所述移位寄存器单元包括输入电路、输出电路、第一控制电路和输出控制电路；

所述输入电路配置为响应于所述第一时钟信号将输入信号输入至第一节点；

所述输出电路配置为将输出信号输出至输出端；

所述第一控制电路配置为响应于所述第一节点的电平和所述第一时钟信号，控制第二节点的电平；

所述输出控制电路配置为在所述第二节点的电平的控制下，对所述输出端的电平进行控制；

其中，所述输出控制电路包括输出控制晶体管和第一电容，所述输出电路包括输出晶体管和第二电容，所述输出控制晶体管有源层和所述输出晶体管的有源层一体设置并沿所述第一方向延伸，一体设置的所述输出控制晶体管有源层和所述输出晶体管的有源层包括沿不同于所述第一方向的第二方向并排设置的第一输出半导体层和第二输出半导体层，所述第二输出半导体层在所述衬底基板上的正投影位于第一输出半导体层在所述衬底基板上的正投影和所述显示区之间，所述输出控制晶体管的栅极和所述输出晶体管的栅极沿所述第二方向延伸且在所述第一方向上并排设置，所述第一输出半导体层在所述衬底基板上的正投影远离所述显示区的一侧包括第一子缺口。

2.根据权利要求1所述的显示基板，其中，所述输出控制晶体管的栅极所在的电极包括第一水平部，所述第一水平部包括位于远离所述显示区的一侧的第一子部分，所述第一水平部的第一子部分在所述衬底基板上的正投影落入所述第一子缺口中。

3.根据权利要求2所述的显示基板，其中，所述输出控制晶体管的栅极在远离所述显示区的一侧还包括倾斜部，与所述第一水平部的第一子部分连接。

4.根据权利要求3所述的显示基板，其中，所述输出控制晶体管的栅极还包括第二水平部，所述第二水平部和所述第一水平部通过所述倾斜部连接。

5.根据权利要求3所述的显示基板，其中，所述倾斜部包括第一侧边，所述倾斜部的第一侧边与所述第一水平部之间的夹角范围为110°‑175°，所述第一侧边位于所述倾斜部在所述衬底基板上的正投影靠近所述第一输出半导体层在所述衬底基板上的正投影的一侧。

6.根据权利要求4所述的显示基板，其中，所述倾斜部包括第一侧边，所述倾斜部的第一侧边与所述第二水平部之间的夹角范围为5°‑70°，所述第一侧边位于所述倾斜部在所述衬底基板上的正投影靠近所述第一输出半导体层在所述衬底基板上的正投影的一侧。

7.根据权利要求2‑6任一所述的显示基板，其中，所述第二输出半导体层靠近所述显示区的一侧包括第二子缺口，所述第一水平部包括位于靠近所述显示区一侧的第二子部分，所述第一水平部的第二子部分在所述衬底基板上的正投影落入所述第二子缺口中。

8.根据权利要求1‑6任一所述的显示基板，其中，所述第一子缺口在所述第二方向上的宽度L1和所述第一输出半导体层在所述第二方向上的宽度L2的比值范围为：0.12

0.30。

9.根据权利要求2‑6任一所述的显示基板，其中，

所述第一电容和所述第二电容在所述衬底基板上的正投影位于所述第二输出半导体层在所述衬底基板上的正投影和所述显示区之间，所述第一电容包括第一电极和第二电极，所述第一电容的第一电极与所述输出控制晶体管的栅极一体形成，所述第二电容包括第一电极和第二电极，所述第二电容的第一电极与所述输出晶体管的栅极一体形成，所述第一电容的第一电极在所述衬底基板上的正投影的远离所述显示区的一侧包括第三子缺口，所述第二电容的第一电极在所述衬底基板上的正投影的靠近所述显示区的一侧包括第四子缺口，所述第三子缺口和所述第四子缺口沿所述第一方向相邻设置。

10.根据权利要求1‑6任一所述的显示基板，还包括沿所述第一方向排列的一列过孔，所述一列过孔在所述衬底基板上的正投影与所述第二电容在所述衬底基板上的正投影远离所述显示区的一侧重叠。

11.根据权利要求9所述的显示基板，其中，所述输出控制晶体管的栅极包括沿第一方向并排设置的多个子栅极，其中，所述多个子栅极中的至少一个子栅极在所述衬底基板上的正投影位于所述第三子缺口和所述第四子缺口之间。

12.根据权利要求9所述的显示基板，其中，所述第三子缺口的形状和所述第四子缺口的形状互补。

13.根据权利要求12所述的显示基板，其中，所述第三子缺口包括第一斜边，所述第四子缺口包括第二斜边，所述第一斜边和所述第二斜边平行且相对设置，所述第一斜边和所述第一水平部所在的直线的夹角与所述第二斜边和平行于所述第一水平部的直线之间的夹角互补。

14.根据权利要求13所述的显示基板，其中，所述第一斜边和所述第一水平部所在的直线的夹角与所述第二斜边和平行于所述第一水平部的直线之间的夹角在30°‑70°之间。

15.根据权利要求1‑6任一所述的显示基板，其中，所述输入电路包括输入晶体管；

所述移位寄存器单元还包括稳压电路，

所述稳压电路与所述第一节点和第三节点连接，且配置为稳定所述第三节点的电平；

所述输出电路与所述第三节点连接，且配置为在所述第三节点的电平的控制下，将所述输出信号输出至所述输出端；

所述稳压电路包括稳压晶体管；

所述第一控制电路包括第一控制晶体管和第二控制晶体管，所述第一控制晶体管的有源层和所述第二控制晶体管的有源层沿所述第一方向延伸；

所述输入晶体管的有源层、所述第二控制晶体管的有源层和所述稳压晶体管的有源层沿所述第一方向依次排布，所述第二控制晶体管的有源层在所衬底基板上的正投影位于所述输入晶体管的有源层在所述衬底基板上的正投影和所述稳压晶体管的有源层在所述衬底基板上的正投影之间。

16.根据权利要求1‑6任一所述的显示基板，其中，所述移位寄存器单元还包括第二控制电路，其中，所述第二控制电路与所述第一节点和所述第二节点连接，且配置为在所述第二节点的电平和第二时钟信号的控制下，对所述第一节点的电平进行控制；

所述第二控制电路包括第一降噪晶体管和第二降噪晶体管；其中，所述第一降噪晶体管的有源层和所述第二降噪晶体管的有源层一体形成为一个连续的降噪半导体层，所述降噪半导体层沿所述第一方向延伸。

17.根据权利要求16所述的显示基板，还包括第三转接电极，其中，所述第三转接电极与所述第一降噪晶体管的第一极和所述输出控制晶体管的第一极连接，所述输出控制晶体管的栅极和所述第三转接电极在所述衬底基板上的正投影与所述第一子缺口在所述衬底基板上的正投影有交叠。

说明书

显示基板及其制作方法、显示装置

[0001] 本申请是申请日为2020年4月10日、申请号为202080000518.9、发明名称为“显示基板及其制作方法、显示装置”的发明专利申请的分案申请。

技术领域

[0002] 本公开的实施例涉及一种显示基板及其制作方法、显示装置。

背景技术

[0003] 在显示技术领域，例如液晶显示面板或有机发光二极管(Organic Light Emitting Diode,OLED)显示面板的像素阵列通常包括多行栅线和与栅线交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上形成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用包括多个级联的移位寄存器单元的GOA为像素阵列的多行栅线提供开关态电压信号(扫描信号)，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。

发明内容

[0004] 本公开至少一实施例提供一种显示基板，包括：衬底基板，包括显示区以及位于所述显示区至少一侧的周边区域，以及设置在所述衬底基板的周边区域的移位寄存器单元和第一时钟信号线，所述第一时钟信号线在所述衬底基板上沿第一方向延伸，且配置为向所述移位寄存器单元提供第一时钟信号；所述移位寄存器单元包括输入电路、输出电路、第一控制电路和输出控制电路；所述输入电路配置为响应于所述第一时钟信号将输入信号输入至第一节点；所述输出电路配置为将输出信号输出至输出端；所述第一控制电路配置为响应于所述第一节点的电平和所述第一时钟信号，控制第二节点的电平；所述输出控制电路配置为在所述第二节点的电平的控制下，对所述输出端的电平进行控制；所述输出控制电路包括输出控制晶体管和第一电容，所述输出电路包括输出晶体管和第二电容，所述输出控制晶体管有源层和所述输出晶体管的有源层一体设置并沿所述第一方向延伸，一体设置的所述输出控制晶体管有源层和所述输出晶体管的有源层包括沿不同于所述第一方向的第二方向并排设置的第一输出半导体层和第二输出半导体层，所述第二输出半导体层在所述衬底基板上的正投影位于第一输出半导体层在所述衬底基板上的正投影和所述显示区之间，所述输出控制晶体管的栅极和所述输出晶体管的栅极沿所述第二方向延伸且在所述第一方向上并排设置，所述第一输出半导体层在所述衬底基板上的正投影远离显示区的一侧包括第一子缺口。

[0005] 例如，在本公开至少一实施例提供的显示基板中，所述输出控制晶体管的栅极包括第一水平部，所述第一水平部包括位于远离所述显示区的一侧的第一子部分，所述第一水平部的第一子部分在所述衬底基板上的正投影落入所述第一子缺口中。

[0006] 例如，在本公开至少一实施例提供的显示基板中，所述输出控制晶体管的栅极在远离所述显示区的一侧还包括倾斜部，与所述第一水平部的第一子部分连接。

[0007] 例如，在本公开至少一实施例提供的显示基板中，所述输出控制晶体管的栅极还包括第二水平部，所述第二水平部和所述第一水平部通过所述倾斜部连接。

[0008] 例如，在本公开至少一实施例提供的显示基板中，所述倾斜部包括第一侧边，所述倾斜部的第一侧边与所述第一水平部之间的夹角范围为110°‑175°，所述第一侧边位于所述倾斜部在所述衬底基板上的正投影靠近所述第一输出半导体层在所述衬底基板上的正投影的一侧。

[0009] 例如，在本公开至少一实施例提供的显示基板中，所述倾斜部包括第一侧边，所述倾斜部的第一侧边与所述第二水平部之间的夹角范围为5°‑70°，所述第一侧边位于所述倾斜部在所述衬底基板上的正投影靠近所述第一输出半导体层在所述衬底基板上的正投影的一侧。

[0010] 例如，在本公开至少一实施例提供的显示基板中，所述第二输出半导体层靠近所述显示区的一侧包括第二子缺口，所述第一水平部包括位于靠近所述显示区一侧的第二子部分，所述第一水平部的第二子部分在所述衬底基板上的正投影落入所述第二子缺口中。

[0011] 例如，在本公开至少一实施例提供的显示基板中，所述第一子缺口在所述第二方向上的宽度L1和所述第一输出半导体层在所述第二方向上的宽度L2的比值范围为：0.12

[0012] 例如，在本公开至少一实施例提供的显示基板中，所述第一电容和所述第二电容在所述衬底基板上的正投影位于所述第二输出半导体层在所述衬底基板上的正投影和所述显示区之间，所述第一电容包括第一电极和第二电极，所述第一电容的第一电极与所述输出控制晶体管的栅极一体形成，所述第二电容包括第一电极和第二电极，所述第二电容的第一电极与所述输出晶体管的栅极一体形成，所述第一电容的第一电极在所述衬底基板上的正投影的远离所述显示区的一侧包括第三子缺口，所述第二电容的第一电极在所述衬底基板上的正投影的靠近所述显示区的一侧包括第四子缺口，所述第三子缺口和所述第四子缺口沿所述第一方向相邻设置。

[0013] 例如，本公开至少一实施例提供的显示基板，还包括沿所述第一方向排列的一列过孔，所述一列过孔在所述衬底基板上的正投影与所述第二电容在所述衬底基板上的正投影远离所述显示区的一侧重叠。

[0014] 例如，在本公开至少一实施例提供的显示基板中，所述输出控制晶体管的栅极包括沿第一方向并排设置的多个子栅极，其中，所述多个子栅极中的至少一个子栅极在所述衬底基板上的正投影位于所述第三子缺口和所述第四子缺口之间。

[0015] 例如，在本公开至少一实施例提供的显示基板中，所述第三子缺口的形状和所述第四子缺口的形状互补。

[0016] 例如，在本公开至少一实施例提供的显示基板中，所述第三子缺口包括第一斜边，所述第四子缺口包括第二斜边，所述第一斜边和所述第二斜边平行且相对设置，所述第一斜边和所述第一水平部所在的直线的夹角与所述第二斜边和平行于所述第一水平部的直线之间的夹角互补。

[0017] 例如，在本公开至少一实施例提供的显示基板中，所述第一斜边和所述第一水平部所在的直线的夹角与所述第二斜边和平行于所述第一水平部的直线之间的夹角在30°‑70°之间。

[0018] 例如，在本公开至少一实施例提供的显示基板中，所述输入电路包括输入晶体管；所述移位寄存器单元还包括稳压电路，所述稳压电路与所述第一节点和第三节点连接，且配置为稳定所述第三节点的电平；所述输出电路与所述第三节点连接，且配置为在所述第三节点的电平的控制下，将所述输出信号输出至所述输出端；所述稳压电路包括稳压晶体管；所述第一控制电路包括第一控制晶体管和第二控制晶体管，所述第一控制晶体管的有源层和所述第二控制晶体管的有源层沿所述第一方向延伸；所述输入晶体管的有源层、所述第二控制晶体管的有源层和所述稳压晶体管的有源层沿所述第一方向依次排布，所述第二控制晶体管的有源层在所衬底基板上的正投影位于所述所述输入晶体管的有源层在所述衬底基板上的正投影和所述稳压晶体管的有源层在所述衬底基板上的正投影之间。

[0019] 例如，在本公开至少一实施例提供的显示基板中，所述移位寄存器单元还包括第二控制电路，所述第二控制电路与所述第一节点和所述第二节点连接，且配置为在所述第二节点的电平和第二时钟信号的控制下，对所述第一节点的电平进行控制；所述第二控制电路包括第一降噪晶体管和第二降噪晶体管；所述第一降噪晶体管的有源层和所述第二降噪晶体管的有源层一体形成为一个连续的降噪半导体层，所述降噪半导体层沿所述第一方向延伸。

[0020] 例如，本公开至少一实施例提供的显示基板，还包括第三转接电极，所述第三转接电极与所述第一降噪晶体管的第一极和所述输出控制晶体管的第一极连接，所述输出控制晶体管的栅极和所述第三转接电极在所述衬底基板上的正投影与所述第一子缺口在所述衬底基板上的正投影有交叠。

附图说明

[0021] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。

[0022] 图1A为一种显示面板的整体电路架构示意图；

[0023] 图1B为一种移位寄存器单元的电路图；

[0024] 图1C为图1B所示的移位寄存器单元工作时的信号时序图；

[0025] 图1D为图1B中所示的移位寄存器单元在显示基板上的布局示意图；

[0026] 图2A为本公开至少一实施例提供的一种显示基板的布局示意图；

[0027] 图2B为本公开至少一实施例提供的另一种显示基板的布局示意图；

[0028] 图3A、图4A、图5A和图6A分别示出了图2A中所示显示基板的移位寄存器单元的各层布线的平面图；

[0029] 图3B、图4B、图5B和图6B分别示出了图2B中所示显示基板的移位寄存器单元的各层布线的平面图；

[0030] 图5C为图2A所示的显示基板的移位寄存器单元的各层布线之间的过孔的平面图；

[0031] 图5D为图2B所示的显示基板的移位寄存器单元的各层布线之间的过孔的平面图；

[0032] 图7A为图2A所示的显示基板的一个示例的剖面图；

[0033] 图7B为图2A所示的显示基板沿A‑A`方向的一些示例的剖面图；

[0034] 图7C为图2B所示的显示基板沿B‑B`方向的一些示例的剖面图；

[0035] 图7D为图2A所示的显示基板的沿C‑C`方向的一些示例的剖面图；

[0036] 图7E为图2B所示的显示基板的沿D‑D`方向的一些示例的剖面图；

[0037] 图8为本公开至少一实施例提供的一种显示装置的示意图；以及

[0038] 图9为本公开至少一实施例提供的一种显示基板的制作方法的流程图。

具体实施方式

[0039] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0040] 除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

[0041] 下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。

[0042] 图1A为一种显示面板的整体电路架构的示意图。例如，如图1A所示，101表示显示面板的整体外框线；显示面板包括有效显示区(即像素阵列区)102以及位于有效显示区102周边的周边区域，该有效显示区包括阵列排布的像素单元103；该周边区域包括移位寄存器单元104，多个级联的移位寄存器单元104组成栅极驱动电路，用于向显示面板101的有效显示区102中的阵列排布的像素单元103提供例如逐行移位的栅极扫描信号；该周边区域还包括发光控制单元105，多个级联的发光控制单元105组成发光控制阵列，用于向显示面板101的有效显示区102中的阵列排布的像素单元103提供例如逐行移位的发光控制信号。

[0043] 如图1A所示，与数据驱动芯片IC连接的数据线D1‑DN(N为大于1的整数)纵向穿过有效显示区102，以为阵列排布的像素单元103提供数据信号；与移位寄存器单元104和发光控制单元105连接的栅线G1‑GM(M为大于1的整数)横穿有效显示区102，以为阵列排布的像素单元提供栅极扫描信号和发光控制信号。例如，各个像素单元103可以包括本领域内的具有7T1C、8T2C或4T1C等电路结构的像素电路和发光元件，像素电路在通过数据线传输的数据信号和通过栅线传输的栅极扫描信号和发光控制信号的控制下工作，以驱动发光元件发光从而实现显示等操作。该发光元件例如可以为有机发光二极管(OLED)或量子点发光二极管(QLED)。

[0044] 图1B为一种移位寄存器单元的电路结构图。图1C为图1B所示的移位寄存器单元工作时的信号时序图。下面结合图1B和图1C对该移位寄存器单元的工作过程进行简要地介绍。

[0045] 如图1B所示，该移位寄存器单元104包括8个晶体管(输入晶体管T1、第一控制晶体管T2、第二控制晶体管T3、输出控制晶体管T4、输出晶体管T5、第一降噪晶体管T6、第二降噪晶体管T7以及稳压晶体管T8)以及2个电容(第一电容C1和第二电容C2)。例如，当多个移位寄存器单元104级联时，第一级移位寄存器单元104中的输入晶体管T1的第一极和输入端IN连接，输入端IN被配置为与触发信号线GSTV连接以接收触发信号作为输入信号，而其它各级移位寄存器单元104中的输入晶体管T1的第一极和上一级移位寄存器单元104的输出端电连接，以接收上一级移位寄存器单元104的输出端GOUT输出的输出信号作为输入信号，由此实现移位输出，以用于对有源显示区的像素单元的阵列进行例如逐行扫描。

[0046] 另外，如图1B所示，该移位寄存器单元还包括第一时钟信号端CK和第二时钟信号端CB，GCK表示第一子时钟信号线，GCB表示第二子时钟信号线，例如，当第一时钟信号端CK和第一子时钟信号线GCK连接以接收第一时钟信号时，第一子时钟信号线GCK为第一时钟信号线，当第一时钟信号端CK和第二子时钟信号线GCB连接以接收第一时钟信号时，第二子时钟信号线GCB为第一时钟信号线，可视具体情况而定，本公开的实施例对此不作限制。第二时钟信号端CB和第二子时钟信号线GCB或第一子时钟信号线GCK连接以接收第二时钟信号。下面以第一时钟信号端CK和第一子时钟信号线GCK连接以接收第一时钟信号，第二时钟信号端CB和第二子时钟信号线GCB连接以接收第二时钟信号为例进行介绍，即第一子时钟信号线GCK作为第一时钟信号线和第二子时钟信号线GCB作为第二时钟信号线为例进行说明，本公开的实施例对此不作限制。例如，第一时钟信号GCK以及第二时钟信号GCB可以采用占空比大于50％的脉冲信号，并且二者例如相差半个周期；VGH表示第一电源线以及第一电源线提供的第一电压，例如，第一电压为直流高电平，VGL表示第二电源线以及第二电源线提供的第二电压，例如，第二电压为直流低电平，且第一电压大于第二电压；

[0047] N1、N2以及N3分别表示电路示意图中的第一节点、第二节点以及第三节点。

[0048] 如图1B所示，输入晶体管T1的栅极和第一时钟信号端CK(第一时钟信号端CK和第一子时钟信号线GCK连接)连接以接收第一时钟信号，输入晶体管T1的第二极和输入端IN连接，输入晶体管T1的第一极和第一节点N1连接。例如，当该移位寄存器单元为第一级移位寄存器单元时，输入端IN与触发信号线GSTV连接以接收触发信号，当该移位寄存器单元为除第一级移位寄存器以外的其他各级移位寄存器单元时，输入端IN与其上级移位寄存器单元的输出端GOUT连接。

[0049] 第一控制晶体管T2的栅极和第一节点N1连接，第一控制晶体管T2的第二极和第一时钟信号端CK连接以接收第一时钟信号，第一控制晶体管T2的第一极和第二节点N2连接。

[0050] 第二控制晶体管T3的栅极和第一时钟信号端CK连接以接收第一时钟信号，第二控制晶体管的第二极和第二电源线VGL连接以接收第二电压，第二控制晶体管T3的第一极和第二节点N2连接。

[0051] 输出控制晶体管T4的栅极和第二节点N2连接，输出控制晶体管T4的第一极和第一电源线VGH连接以接收第一电压，输出控制晶体管T4的第二极和输出端GOUT连接。

[0052] 第一电容的第一极和第二节点N2连接，第一电容C1的第二极和第一电源线VGH连接。

[0053] 输出晶体管T5的栅极和第三节点N3连接，输出晶体管T5的第一极和第二时钟信号端CB连接，输出晶体管T5的第二极和输出端GOUT连接。

[0054] 第二电容C2的第一极和第三节点N3连接，第二电容C2的第二极和输出端GOUT连接。

[0055] 第一降噪晶体管T6的栅极和第二节点N2连接，第一降噪晶体管T6的第一极和第一电源线VGH连接以接收第一电压，第一降噪晶体管T6的第二极和第二降噪晶体管T7的第二极连接。

[0056] 第二降噪晶体管T7的栅极和第二时钟信号端CB(第二时钟信号端CB和第二子时钟信号线GCB连接)连接以接收第二时钟信号，第二降噪晶体管T7的第一极和第一节点N1连接。

[0057] 稳压晶体管T8的栅极和第二电源线VGL连接以接收第二电压，稳压晶体管T8的第二极和第一节点N1连接，稳压晶体管T8的第一极和第三节点N3连接。

[0058] 图1B中所示的移位寄存器单元104中的晶体管均是以P型晶体管为例进行说明的，即各个晶体管在栅极接入低电平时导通(导通电平)，而在接入高电平时截止(截止电平)。此时，晶体管的第一极可以是源极，晶体管的第二极可以是漏极。

[0059] 该移位寄存器单元包括但不限于图1B的配置方式，例如，移位寄存器单元104中的各个晶体管也可以采用N型晶体管或混合采用P型晶体管和N型晶体管，只需同时将选定类型的晶体管的端口极性按照本公开的实施例中的相应晶体管的端口极性进行连接即可。

[0060] 需要说明的是，该移位寄存器单元中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，这里均以薄膜晶体管为例进行说明，例如该晶体管的有源层(沟道区)采用半导体材料，例如，多晶硅(例如低温多晶硅或高温多晶硅)、非晶硅、氧化铟镓锡(IGZO)等，而栅极、源极、漏极等则采用金属材料，例如金属铝或铝合金。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，在本公开的实施例中，电容的电极可以采用金属电极或其中一个电极采用半导体材料(例如掺杂的多晶硅)。

[0061] 图1C为图1B所示的移位寄存器单元104工作时的信号时序图。下面结合图1B和图1C对该移位寄存器的工作过程进行详细地介绍。例如，以第一级移位寄存器单元104的工作原理进行说明，其余各级移位寄存器单元104的工作原理与其类似，不再赘述。如图1C所示，该移位寄存器单元104的工作过程包括4个阶段，分别为第一阶段t1、第二阶段t2、第三阶段t3和第四阶段t4，图1C示出了每个阶段中各个信号的时序波形。

[0062] 在第一阶段t1，如图1C所示，第一时钟信号端CK接收低电平的第一时钟信号，触发信号线GSTV提供低电平的触发信号，所以输入晶体管T1和第二控制晶体管T3被导通，导通的输入晶体管T1将低电平的触发信号传输至第一节点N1，从而使得第一节点N1的电平变为低电平，所以第一控制晶体管T2和输出晶体管T5导通，由于稳压晶体管T8响应于第二电源线VGL提供的第二电压(低电平)一直处于导通状态，所以第三节点N3的电平与第一节点N1的电平相同，即低电平，同时，将该低电平存储至第二电容C2中。另外，导通的第二控制晶体管T3将低电平的第二电压VGL传输至第二节点N2，导通的第一控制晶体管T2将第一时钟信号的低电平传输至第二节点N2，从而使得第二节点N2的电平变为低电平，并存储在第一电容C1中，所以输出控制晶体管T4响应于第二节点N2的低电平导通，将第一电源线VGH提供的高电平的第一电压输出至输出端GOUT，同时，输出晶体管T5响应于第三节点N3的低电平导通，将第二时钟信号端CB接收的高电平的第二时钟信号传输至输出端GOUT，从而在此阶段，移位寄存器单元输出高电平。

[0063] 在第二阶段t2，如图1C所示，第二时钟信号端CB接收低电平的第二时钟信号，所以第二降噪晶体管T7被导通，第一时钟信号端CK接收高电平的第一时钟信号，所以输入晶体管T1和第二控制晶体管T3被截止。由于第二电容C2的存储作用，所以第一节点N1可以继续保持上一阶段的低电平，所以第一控制晶体管T2以及输出晶体管T5被导通。由于第一控制晶体管T2导通，所以第一时钟信号端CK接收的高电平的第一时钟信号被传输至第二节点N2，所以，第二节点N2变为高电平，因此，第一降噪晶体管T6和输出控制晶体管T4截止，从而避免第一电源线VGH提供的高电平输出至输出端GOUT和第一节点N1。同时，由于输出晶体管T5导通，所以，在此阶段，输出端GOUT输出第二时钟信号端GB接收的低电平，例如，该低电平用于控制图1A中所示的像素单元103工作。

[0064] 在第三阶段t3，如图1C所示，第一时钟信号端CK接收低电平的第一时钟信号，所以输入晶体管T1以及第二控制晶体管T3被导通，此时，触发信号线GSTV提供的高电平传输至第一节点N1和第三节点N3，所以输出晶体管T5和第一控制晶体管T2截止。第二时钟信号端CB接收高电平的第二时钟信号，所以第二降噪晶体管T7被截止。由于第二控制晶体管T3导通，所以第二电源线VGL提供的低电平传输至第二节点N2并存储在第一电容C1中，因此，输出控制晶体管T4和第一降噪晶体管T6导通，所以，在此阶段，输出端GOUT输出第一电源线VGH提供的高电平。

[0065] 在第四阶段t4，如图1C所示，第一时钟信号端CK接收高电平的第一时钟信号，所以输入晶体管T1以及第二控制晶体管T3被截止。第二时钟信号端CB接收低电平的第二时钟信号，所以第二降噪晶体管T7被导通。由于第二电容C2的存储作用，所以第一节点N1的电平保持上一阶段的高电平，从而使得第一控制晶体管T2和输出晶体管T5被截止。由于第一电容C1的存储作用，第二节点N2继续保持上一阶段的低电平，从而使得第一降噪晶体管T6被导通，从而使得第一电源线VGH提供的高电平通过导通的第一降噪晶体管T6以及第二降噪晶体管T7被传输至第一节点N1和第三节点N3，从而使得第一节点N1和第三节点N3继续保持为高电平，有效地防止了输出晶体管T5导通，从而避免了误输出。

[0066] 图1D为图1B中所示的移位寄存器单元104在显示基板上的一种布局示意图。如图1D所示，该显示基板包括移位寄存器单元104的输入晶体管T1至稳压晶体管T8、第一电容C1至第二电容C2以及第一子时钟信号线GCK、第二子时钟信号线GCB、第一电源线VGH和第二电源线VGL。

[0067] 例如，如图1D所示，输入晶体管T1包括“U”型的有源层和直线型(I型)栅极，该直线型栅极与该“U”型的有源层的双臂交叠从而实现双栅晶体管，且与第一降噪晶体管T6和第二降噪晶体管T7为水平排列，从而不论是在显示面板的水平方向上还是垂直方向上，该排列方式都占用了较大的空间；稳压晶体管T8的栅极和第二控制晶体管T3的第一极的距离较远，且分别连接在第二电源线VGL的不同的位置，增加了走线复杂度；第一控制晶体管T2与第二控制晶体管T3之间的节点通过一根很长的连接走线连接至第一降噪晶体管T6栅极，造成了空间拥挤等等。因此，图1D所示的显示基板上各个晶体管的排列方式和连接方式容易造成空间拥挤，不利于显示面板的窄边框设计的实现，且容易由于不必要的交叠使得寄生电容过大而产生信号窜扰等问题，影响显示面板的显示质量。

[0068] 本公开至少一实施例提供一种显示基板，包括：衬底基板以及设置在衬底基板上的移位寄存器单元和第一时钟信号线，第一时钟信号线在衬底基板上沿第一方向延伸，且配置为向移位寄存器单元提供第一时钟信号；移位寄存器单元包括输入电路、输出电路、第一控制电路和输出控制电路；输入电路配置为响应于第一时钟信号将输入信号输入至第一节点；输出电路配置为将输出信号输出至输出端；第一控制电路配置为响应于第一节点的电平和第一时钟信号，控制第二节点的电平；输出控制电路配置为在第二节点的电平的控制下，对输出端的电平进行控制；输入电路包括输入晶体管，输入晶体管的有源层为沿第二方向延伸的长条形，第二方向不同于第一方向；输入晶体管包括第一栅极、第二栅极和连接第一栅极和第二栅极的连接电极，连接电极包括沿第一方向延伸的与第一栅极连接的第一部分和与第二栅极连接的第二部分，以及沿第二方向延伸且连接第一部分和第二部分的第三部分，连接电极的第三部分与第一时钟信号线连接以接收第一时钟信号。

[0069] 本公开至少一实施例还提供一种对应于上述显示基板的显示装置和显示基板的制作方法。

[0070] 本公开上述实施例提供的显示基板优化了的移位寄存器单元的线路连接和结构布局，在一定程度上压缩了移位寄存器单元在第二方向上的长度，有利于实现显示面板的窄边框设计，同时保证了显示面板的显示质量。

[0071] 下面结合附图对本公开的实施例及其一些示例进行详细说明。

[0072] 本公开至少一实施例提供一种显示基板。图2A为图1B中所示的移位寄存器单元104在显示基板上的一种布局示意图。

[0073] 例如，如图2A所示，该显示基板1包括：衬底基板10和设置在衬底基板10上的移位寄存器单元104、第一电源线VGH、第二电源线VGL以及多条时钟信号线(例如，图中所示的第一子时钟信号线GCK、第二子时钟信号线GCB和触发信号线GSTV)。例如，第一电源线VGH、第二电源线VGL和多条时钟信号线在衬底基板10上沿第一方向(例如，图2A中所示的竖直方向)延伸，且配置为向移位寄存器单元104分别提供第一电压、第二电压和多个时钟信号(例如，上面所述的触发信号、第一时钟信号或第二时钟信号等)。

[0074] 需要注意的是，第一电源线VGH、第二电源线VGL以及多条时钟信号线可以沿第一方向平行设置，也可以交叉一定的角度(例如，小于等于20°)，本公开的实施例对此不作限制。

[0075] 例如，第一电源线VGH配置为向扫描驱动电路包括的多个级联的移位寄存器单元104提供第一电压，第二电源线VGL配置为向扫描驱动电路包括的多个级联的移位寄存器单元104提供第二电压。例如，第一电压大于第二电压，例如第一电压为直流高电平，第二电压为直流低电平。

[0076] 例如，该衬底基板10可以采用例如玻璃、塑料、石英或其他适合的材料，本公开的实施例对此不作限制。

[0077] 例如，显示基板1包括像素阵列区(即图1A所示的有效显示区102，下面称作像素阵列区102)和除所述像素阵列区之外的周边区域，例如，上述第一电源线VGH、第二电源线VGL、多条时钟信号线和移位寄存器单元104位于周边区域内且位于衬底基板10的一侧(如图1A所示，位于像素阵列区102与衬底基板的侧边之间)，例如，如图1A所示，位于衬底基板的左侧，当然也可以位于衬底基板10的右侧或左右双侧，本公开的实施例对此不作限制。

[0078] 例如，第二电源线VGL和多条时钟信号线位于移位寄存器单元104远离像素阵列区102的一侧，例如，均位于图2A所示的移位寄存器单元104的左侧，即移位寄存器单元104在衬底基板10的正投影位于第二电源线VGL和多条时钟信号线在衬底基板10的正投影与像素阵列区102之间；例如，第一电源线VGH位于移位寄存器单元104靠近像素阵列区102的一侧，即第一电源线VGH在衬底基板10的正投影位于移位寄存器单元104在衬底基板10的正投影和像素阵列区102之间。

[0079] 需要注意的是，上述走线位置仅是示例性的，只要能满足走线的设置便于与移位寄存器单元的连接即可，本公开的实施例对此不作限制。

[0080] 例如，像素阵列区102包括阵列排布的多个像素单元103。例如，多个像素单元103的每个包括像素电路，例如还可以进一步包括发光元件(图中未示出)。

[0081] 例如，多个级联的移位寄存器单元104组成栅极驱动电路。例如，该多个移位寄存器单元104的输出端GOUT分别与位于像素阵列区的各行像素电路的栅极扫描信号端连接以向该各行像素电路提供输出信号(例如，栅极扫描号)，从而实现驱动发光元件发光。例如，该像素电路可以是本领域内的例如包括7T1C、2T1C、4T2C、8T2C等电路结构的像素电路，在此不再赘述。

[0082] 图2A中仅示出了栅极驱动电路中的第一级移位寄存器单元104和第二级移位寄存器单元104，例如，如图2A所示，第一级移位寄存器单元104的第一时钟端CK(如图1B所示)和第二子时钟信号线GCB连接以接收第一时钟信号，第一级移位寄存器单元104的第二时钟信号端CB和第一时钟信号GCK连接以接收第二时钟信号，第二级移位寄存器单元的第一时钟信号端CK和第一子时钟信号线GCK连接以接收第一时钟信号，第二级移位寄存器单元的第二时钟信号端CB和第二子时钟信号线GCB连接以接收第二时钟信号，以此类推，第X(X为大于1的奇数)级移位寄存器单元104的第一时钟端CK和第二子时钟信号线GCB连接以接收第一时钟信号，第X级移位寄存器单元104的第二时钟信号端CB和第一时钟信号GCK连接以接收第二时钟信号，第X+1级移位寄存器单元的第一时钟信号端CK和第一子时钟信号线GCK连接以接收第一时钟信号，第X+1级移位寄存器单元的第二时钟信号端CB和第二子时钟信号线GCB连接以接收第二时钟信号。需要注意的是，各级移位寄存器单元和时钟信号线的连接方式还可以采用本领域内的其他的连接方式，本公开的实施例对此不作限制。例如，第一级移位寄存器单元104的输入端和触发信号线GSTV连接以接收触发信号作为输入信号，第二级移位寄存器单元104的输入端和上一级移位寄存器单元(即，第一级移位寄存器单元)的输出端GOUT连接，其余各级移位寄存器单元的连接方式与此类似。下面以第一级移位寄存器单元的结构为例进行说明，本公开的实施例对此不作限制。

[0083] 例如，在图2A所示的示例中，由于第一级移位寄存器单元104的第一时钟端CK(如图1B所示)和第二子时钟信号线GCB连接以接收第一时钟信号，第一级移位寄存器单元104的第二时钟信号端CB和第一时钟信号GCK连接以接收第二时钟信号，所以在该示例中，以第二子时钟信号线GCB为第一时钟信号线和第一子时钟信号线GCK为第二时钟信号线为例进行说明，本公开的实施例对此不作限制。

[0084] 例如，如图1B所示，在一些示例中，该移位寄存器单元104包括输入电路1041、输出电路1043、第一控制电路1042和输出控制电路1044；在另一些示例中，该移位寄存器单元104还包括第二控制电路1045和稳压电路1046。

[0085] 输入电路1041配置为响应于第一时钟信号将输入信号输入至第一节点N1。例如，输入电路1041和输入端IN、第一节点N1以及第一时钟信号端CK连接，配置为在第一时钟信号端CK接收的第一时钟信号的控制下导通，将输入端IN与第一节点N1连接，从而将输入信号输入至第一节点N1。例如，输入电路1041实现为上面所述的输入晶体管T1，输入晶体管T1的连接方式可参考上面的描述，在此不再赘述。

[0086] 输出电路1043配置为将输出信号输出至输出端GOUT。例如，输出电路1043和第三节点N3、输出端GOUT以及第二时钟信号端CB连接，配置为在第三节点N3的电平的控制下导通，使得第二时钟信号端CB和输出端GOUT连接，从而在输出端GOUT输出第二时钟信号，例如，输出第二时钟信号的低电平。例如，输出电路1043实现为上面所述的输出晶体管T5和第二电容C2，输出晶体管T5和第二电容C2的连接方式可参考上面的描述，在此不再赘述。

[0087] 第一控制电路1042配置为响应于第一节点N1的电平和第一时钟信号，控制第二节点N2的电平。例如，第一控制电路和第一节点N1、第二节点N2以及第一时钟信号端CK连接，配置为在第一节点N1的电平的控制下导通，使得第二节点N2和第一时钟信号端CK连接，从而将第一时钟信号端CK提供的第一时钟信号提供至第二节点N2。例如，第一控制电路1042实现为上面所述的第一控制晶体管T2和第二控制晶体管T3，第一控制晶体管T2和第二控制晶体管T3的连接方式可参考上面的描述，在此不再赘述。需要注意的是，第一控制电路1042不限于与第一节点N1连接，还可以与其他独立的电压端(提供与第一节点N1的电压相同的电压)或者单独设置的一个与输入电路相同的电路连接，本公开的实施例对此不作限制。移位寄存器单元的其他电路的连接与此类似，在此不再赘述。

[0088] 输出控制电路1044配置为在第二节点N2的电平的控制下，对输出端GOUT的电平进行控制。例如，输出控制电路1044和第二节点N2、第一电源线VGH以及输出端GOUT连接，且配置为在第二节点N2的电平的控制下，使得输出端GOUT与第一电源线VGH连接，从而将第一电源线VGH提供的第一电压输出至输出端GOUT，以将输出端GOUT控制在高电平，从而避免移位寄存器单元在非输出阶段的误输出。例如，输出控制电路1044实现为上面所述的输出控制晶体管T4和第一电容C1，输出控制晶体管T4和第一电容C1的连接方式可参考上面的描述，在此不再赘述。

[0089] 第二控制电路1045与第一节点N1和第二节点N2连接，且配置为在第二节点N2的电平和第二时钟信号的控制下，对第一节点N1的电平进行控制。第二控制电路1045与第一节点N1、第二节点N2、第一电源线VGH和第二时钟信号端CB连接，配置为在第二节点N2的电平和第二时钟信号端CB接收的第二时钟信号的控制下导通，使得第一电源线VGH和第一节点N1连接，从而将第一节点N1的电位充电至高电平，以避免在非输出阶段输出电路1042导通，从而避免误输出。例如，第二控制电路1045实现为上面所述的第一降噪晶体管T6和第二降噪晶体管T7，第一降噪晶体管T6和第二降噪晶体管T7的连接方式可参考上面的描述，在此不再赘述。

[0090] 稳压电路1046与第一节点N1和第三节点N3连接，且配置为稳定第三节点N3的电平。例如，稳压电路1046与第一节点N1、第三节点N3和第二电源线VGL连接，且配置为在第二电源线VGL提供的第二电压的控制下导通，使得第一节点N1和第三节点N3连接。例如，稳压电路1046实现为稳压晶体管T8，具体介绍可参考上面图1B中关于稳压晶体管T8的描述，在此不再赘述。

[0091] 例如，稳压晶体管T8在第二电源线VGL提供的第二电压的控制下一直处于导通状态，使得第三节点N3通过该稳压晶体管T8与第一节点N1连接，从而防止第三节点N3的电平通过与第一节点N1连接的输入晶体管T1、第一控制晶体管T2以及第二降噪晶体管T7漏电，同时还可以减小第三节点N3的电平对第一控制晶体管T1的应力，从而可以有助于保持第三节点N3的电平，使得输出晶体管T5在输出阶段可以充分打开。

[0092] 图3A、图4A、图5A和图6A分别示出了图2A所示显示基板的移位寄存器单元的各层布线的平面图；图3B、图4B、图5B和图6B分别示出了图2B中所示显示基板的移位寄存器单元的各层布线的平面图。图3A和图3B为本公开至少一实施例提供显示基板的半导体层的平面图，图4A和图4B为本公开至少一实施例提供显示基板的第一导电层的平面图，图5A和图5B为本公开至少一实施例提供的显示基板的第二导电层的平面图，图6A和图6B为本公开至少一实施例提供的显示基板的第三导电层的平面图。图7A为为图2A所示的显示基板的一个示例的剖面图；图7B为图2A所示的显示基板沿A‑A`方向的另一个示例的剖面图；图7C为图2B所示的显示基板沿B‑B`方向的一个示例的剖面图。

[0093] 例如，层间绝缘层(例如，包括第一绝缘层、第二绝缘层、第三绝缘层等)可以位于图3A至图6A或图3B至图6B所示的层结构之间。例如，第一绝缘层350(如图7A所示)位于图3A所示的半导体层310和图4A所示的第一导电层320之间或位于图3B所示的半导体层310和图4B所示的第一导电层320之间，第二绝缘层360(如图7A所示)位于图4A所示的第一导电层
320和图5A所示的第二导电层330之间或图4B所示的第一导电层320和图5B所示的第二导电层330之间，第三绝缘层370(如图7A所示)位于图5A所示的第二导电层330和图6A所示的第三导电层340之间或位于图5B所示的第二导电层330和图6B所示的第三导电层340之间。

[0094] 例如，如图7A、7B和7C所示，该显示基板还包括第四绝缘层380，该第四绝缘层380位于第三导电层340上，用于保护第三导电层340。

[0095] 例如，第一绝缘层350、第二绝缘层360、第三绝缘层370以及第四绝缘层380的材料可以包括例如SiNx、SiOx、SiNxOy等无机绝缘材料、例如有机树脂等有机绝缘材料，或其它适合的材料，本公开的实施例对此不作限定。

[0096] 需要注意的是，图2A所示的显示基板以扫描驱动电路中的前两级移位寄存器和与其连接的第一电源线、第二电源线以及信号线的布局设计为例进行说明，其余各级移位寄存器的布局实施方式可以参考图2A中所示的布局方式，在此不再赘述，当然也可以采用其他的布局方式，本公开的实施例对此不作限制。当然，其余各个扫描驱动电路的各级移位寄存器也可以参考图2A中所示的布局方式，也可以采用其他的布局实式，本公开的实施例对此不作限制。

[0097] 下面结合图2A‑图7C对本公开至少一实施例提供的显示基板进行详细地介绍。

[0098] 例如，图2A中所示的移位寄存器单元104的输入晶体管T1至稳压晶体管T8的有源层可以形成在图3A所示的半导体层310上。图2B中所示的移位寄存器单元104的输入晶体管T1至稳压晶体管T8的有源层可以形成在图3B所示的半导体层310上。半导体层310可采用半导体材料图案化形成。例如，如图3A和图3B所示，根据需要，该半导体层310可以短棒状或具有弯曲或弯折的形状，可用于制作上述输入晶体管T1至稳压晶体管T8的有源层。各有源层可包括源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道区。例如，沟道区具有半导体特性；源极区域和漏极区域在沟道区的两侧，并且可掺杂有杂质，并因此具有导电性。例如，该源极区域为有源层的一部分，与该源极区域接触的金属电极(例如，位于第三导电层340)对应于晶体管的源极(或叫做第一极)，漏极区域为有源层的一部分，与该漏极区域接触的金属电极(例如，位于第三导电层340)对应于晶体管的漏极(或叫做第二极)。例如，源极区域通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔与其对应的金属电极(第一极)连接，漏极区域通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔与其对应的金属电极(第二极)连接。

[0099] 例如，如图7A所示，以第一控制晶体管T2为例，该第一控制晶体管T2的有源层包括源极区域S2、漏极区域D2和沟道区P2，该第一控制晶体管T2还包括栅极G2，其中，栅极G2位于第一导电层320；以第一降噪晶体管T6为例，该第一降噪晶体管T6的有源层包括源极区域S6、漏极区域D6和沟道区P6，该第一降噪晶体管T6还包括栅极G6，其中，栅极G6位于第一导电层320，其余晶体管与此类似，在此不再赘述。

[0100] 例如，半导体层310的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体(例如氧化铟镓锌(IGZO))，多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。

[0101] 需要注意的是，在另一些示例中，各个晶体管的第一极和第二极也可以位于其他导电层，通过位于其和半导体层中间的绝缘层中的过孔与其对应的有源层连接，本公开的实施例对此不作限制。

[0102] 图4A和图4B示出了该显示基板的第一导电层320，第一导电层320设置在第一绝缘层上，从而与半导体层310绝缘。例如，第一导电层320可包括第一电容C1至第二电容C2的第一电极CE11、CE12以及输入晶体管T1至稳压晶体管T8的栅极和与栅极直接连接的各条走线(例如，第一连接走线L1和第三连接走线L2)、连接电极，相应地第一绝缘层也作为栅极绝缘层。如图4A所示，输入晶体管T1至稳压晶体管T8的栅极为用虚线圈起来的部分，即为各个晶体管的半导体层结构与第一导电层320上的走线交叠的部分。

[0103] 如图4B所示，该第一导电层320还可以包括中间转接电极11，例如，在该示例中，该中间转接电极11与第一降噪晶体管T6的栅极G6一体形成。例如，在该示例中，第一连接走线L1可以不位于图4B所示的第一导电层320，例如，位于图6B所示的第三导电层340，本公开的实施例对此不作限制，只要能实现晶体管之间的连接即可。

[0104] 图5A和图5B示出了该显示基板的第二导电层330，第二导电层330包括第一电容C1至第二电容C2的第二电极CE21、CE22。第二电极CE21与第一电极CE11至少部分重叠以形成第一电容C1，第二电极CE22与第一电极CE12至少部分重叠以形成第二电容C2。例如，图5A中所示的第二导电层330还包括中间转接电极11。

[0105] 例如，图5B所示的示例与图5A所示的示例类似，区别仅在于该第二导电层330不包括中间转接电极11，即在图2B所示的显示基板中，中间转接电极11还可以不位于该第二导电层330，例如，位于图4B所示的第一导电层320，本公开的实施例对此不作限制。

[0106] 图6A和图6B示出了该显示基板的第一级移位寄存器单元和第二级移位寄存器单元的第三导电层340，第三导电层340包括多条信号线(例如，与第一级移位寄存器单元104的输入端连接的触发信号线GSTV、第一子时钟信号线GCK和第二子时钟信号线GCB)、第一电源线VGH、第二电源线VGL以及基准电压线Vinit等。需要注意的是，该第三导电层340还包括连接各个晶体管、电容以及信号线之间的第一转接电极17、第二转接电极18、第三转接电极16、信号输入电极13、第二连接走线(包括第一连接子走线L3和第二连接子走线L4)以及第四连接走线走线L5等。

[0107] 如图2A至图6B所示，多条信号线、第一电源线VGH、第二电源线VGL通过图5C或图5D所示的至少一个过孔与其余各层中需要与其连接的晶体管以及电容连接，各个晶体管、电容之间也通过至少一个过孔连接，或通过转接电极桥接，在此不再赘述。

[0108] 例如，上述第三导电层340的材料可以包括钛、钛合金、铝、铝合金、铜、铜合金或其他任意适合的复合材料，本公开的实施例对此不作限定。例如，第一导电层320和第二导电层330的材料可以与第三导电层340的材料相同，在此不再赘述。

[0109] 图2A为上述图3A所示的半导体层310、图4A所示的第一导电层320、图5A所示的第二导电层330和图6A所示的第三导电层340的层叠位置关系的示意图。图2B为上述图3B所示的半导体层310、图4B所示的第一导电层320、图5B所示的第二导电层330和图6B所示的第三导电层340的层叠位置关系的示意图。

[0110] 如图2A、图3A或图2B、图3B所示，在至少一个示例中，输入晶体管T1的有源层为沿第二方向延伸的长条形，第二方向不同于所述第一方向。例如，第一方向与所述第二方向的夹角在70°到90°之间，并包括70°和90°。例如，第一方向与所述第二方向的夹角为70°、90°或80°等，可根据实际情况设定，本公开的实施例对此不作限制。例如，在一些示例中，该输入晶体管T1的有源层的沟道区域在衬底基板10上呈“I”字型，且沟道区域的沟道长度方向为垂直于第一方向的第二方向(例如，图中的横向)，当然本公开的实施例对此不作限制，只要能缩短显示面板的在第一方向上的长度即可。例如，该沟道长度方向为载流子由输入晶体管T1的第一极流向第二极的方向；两个并列(且例如彼此电连接)栅极与输入晶体管T1的长条形的有源层(“I”字型有源层)分别重叠，由此得到“I”字型双栅晶体管。当然，也可以是单个栅极与输入晶体管T1的长条形的有源层重叠，本公开的实施例对此不作限制。

[0111] 由于输入晶体管T1的有源层(需要注意的是，这里指的是输入晶体管T1的有源层的整体形状)由图1D所示的“U”型结构变更为沿第二方向延伸的长条形(例如，沿第二方向的“I”字型结构，例如，“一”字型)，所以可以缩短显示面板的在第一方向上的长度，即显示面板的垂直高度，有利于其他晶体管(例如，第一降噪晶体管T6和第二降噪晶体管T7)排列在输入晶体管T1下方。

[0112] 例如，如图3A或图3B所示，第一降噪晶体管T6的有源层和第二降噪晶体管T7的有源层由一个连续的降噪半导体层A11形成(即一体设置)，该降噪半导体层A11沿第一方向延伸，且与输入晶体管T1的有源层在第一方向上并排设置，即，输入晶体管T1和第一降噪晶体管T6和第二降噪晶体管T7沿第一方向上下并排设置。例如，输入晶体管T1的有源层位于第一降噪晶体管T6的有源层和第二降噪晶体管T7的有源层沿第一方向延伸的假想线上。

[0113] 例如，如图2A、2B和图3A所示，第一降噪晶体管T6的有源层可以与第二降噪晶体管T7的有源层在第一方向上部分重叠(如图2A和图3A所示)或完全重叠(如图2B和图3B所示)，即第一降噪晶体管T6的有源层可以在第二降噪晶体管T7的有源层沿第一方向延伸的假想线上；第一降噪晶体管T6的有源层也可以与第二降噪晶体管T7的有源层在第一方向上不重叠，例如，如图2A和图3A所示，第一降噪晶体管T6的有源层也可以与第二降噪晶体管T7的有源层在第一方向上错开一定的距离，只要不影响其他结构的排布以及过多增加移位寄存器单元的宽度即可，且只要在第一方向上第一降噪晶体管T6和第二降噪晶体管T7位于输入晶体管T1的下面即可，本公开的实施例对此不作限制。

[0114] 在本公开实施例中，输入晶体管T1与第一降噪晶体管T6和第二降噪晶体管T7由图1D中的水平并列设置的结构变为上下罗列的结构，可以减少显示面板的周边区域的沿第二方向的宽度，例如，图1A所示的水平宽度，从而有利于显示面板的窄边框设计的实现。

[0115] 例如，第一降噪晶体管T6的栅极和第二降噪晶体管T7的栅极沿第二方向延伸并在第一方向上并排设置，例如，第一降噪晶体管T6的栅极和第二降噪晶体管T7的栅极可以平行，例如，均沿第二方向延伸，也可以第一降噪晶体管T6的栅极的延伸方向和第二降噪晶体管T7的栅极的延伸方向不平行，例如相交一定的角度，例如，该交叉角度小于等于20°，或者二者与水平线的角度小于等于20°，本公开的实施例对此不做限制，只要第一降噪晶体管T6和第二降噪晶体管T7一体设置且为沿第一方向上下排列的结构即可。

[0116] 例如，输入晶体管T1的第一极、第一控制晶体管T2的栅极、第二降噪晶体管T7的第一极和下面描述的稳压晶体管T8的第二极均与第一节点N1连接，例如，输入晶体管T1的第一极、第一控制晶体管T2的栅极和第二降噪晶体管T7的第一极之间通过过孔连接。第二节点N2与第一降噪晶体管T6的栅极、输出控制晶体管T4的栅极、第一控制晶体管T2的第一极、第一电容C1的第一极和第二控制晶体管T3的第一极连接，例如，如图2A所示，第一降噪晶体管T6的栅极、输出控制晶体管T4的栅极、第一控制晶体管T2的第一极、第一电容C1的第一极和第二控制晶体管T3的第一极之间通过过孔连接。第三节点N3与稳压晶体管T8的第一极、输出晶体管T5的栅极和第二电容C2的第一极连接，例如，稳压晶体管T8的第一极、输出晶体管T5的栅极和第二电容C2的第一极之间通过过孔连接。

[0117] 例如，如图6A所示，该移位寄存器单元还包括第一转接电极17、第二转接电极18和第三转接电极16。

[0118] 例如，第一转接电极17与输入晶体管T1的第一极、第一控制晶体管T2的栅极、稳压晶体管T8的第二极和第二降噪晶体管T7的第一极连接。例如，第一转接电极17通过贯穿第二绝缘层360和第三绝缘层370的过孔与第一控制晶体管T2的栅极连接，第一转接电极17与输入晶体管T1的第一极、稳压晶体管T8的第二极和第二降噪晶体管T7的第一极位于同一层(例如，均位于第三导电层340)且一体设置。例如，第一节点N1包括第一转接电极17，即，第一转接电极17充当了第一节点N1，将输入晶体管T1、第一控制晶体管T2、稳压晶体管T8和第二降噪晶体管T7的相应电极连接起来。

[0119] 例如，第一转接电极17为位于第一控制晶体管T2、第二控制晶体管T3、稳压晶体管T8和第一降噪晶体管T6、第二降噪晶体管T7之间且沿第一方向弯折延伸的折线，其起点为输入晶体管T1的第一极，终点为第二降噪晶体管T7的第一极。由于第一降噪晶体管T6和第二降噪晶体管T7与输入晶体管T1沿第一方向并排设置，第一控制晶体管T2和第二控制晶体管T3也沿第一方向并排设置，即第一降噪晶体管T6和第二降噪晶体管T7与第一控制晶体管T2和第二控制晶体管T3之间的间距较小，使得该第一转接电极17在第一方向上的延伸长度大于在第二方向上的延伸长度，因此，缩短了连接这些晶体管的第一转接电极17的长度和在第二方向上的宽度，从而有利于实现窄边框。

[0120] 例如，第二转接电极18与稳压晶体管T8的第一极和输出晶体管T5的栅极连接。例如，第二转接电极18通过贯穿第二绝缘层360和第三绝缘层370的过孔与输出晶体管T5的栅极连接，第二转接电极18与稳压晶体管T8的第一极位于同一层(例如，均位于第三导电层340)且一体设置。例如，第三节点N3包括第二转接电极18，即，第二转接电极18充当了第三节点N3，将稳压晶体管T8和输出晶体管T5连接起来。

[0121] 例如，如图4A所示，输入晶体管T1包括第一栅极G1、第二栅极G1`和连接第一栅极G1和第二栅极G1`的连接电极(G11‑G13)。连接电极(G11‑G13)与第一栅极G1和第二栅极G1`位于同一层，包括沿第一方向(例如，如图4A所示的竖直方向)延伸的与第一栅极G1连接的第一部分G11和与第二栅极G1`连接的第二部分G12，以及沿第二方向(例如，如图4A所示的水平方向)延伸且连接第一部分G11和第二部分G12的第三部分G13，输入晶体管T1的第一栅极G1和第二栅极G1`通过连接电极的第三部分G13与提供第一时钟信号的第一时钟信号线连接以接收第一时钟信号。

[0122] 例如，第一栅极G1和第二栅极G1`先通过连接电极(G11‑G13)连接在一起，再连接到第一时钟信号线。例如，还可以采用将输入晶体管T1的栅极和第二控制晶体管T3的栅极连接在一起，在整体连接至第一时钟信号线，例如，采用图1D中所示的连接方式，本公开的实施例对此不作限制。

[0123] 例如，如图2A所示，对于第一级移位寄存器单元，该提供第一时钟信号的第一时钟信号线为第二子时钟信号线GCB，对于第二级移位寄存器单元该第一时钟信号的第一时钟信号线为第一子时钟信号线GCK，本公开的实施例对此不作限制。

[0124] 例如，在一些示例中，第一控制晶体管T2的有源层第二极可以直接通过走线与第二子时钟信号线GCB连接的。例如，如图6A所示，在另一些示例中，该移位寄存器单元还包括转接电极15，在该示例中，第一控制晶体管T2的第二极并非直接通过走线与第二子时钟信号线GCB连接，也可以通过转接电极15连接至连接电极的第三部分G13连接，以与连接电极的第三部分G13同时连接至第二子时钟信号线GCB以接收第一时钟信号。本公开的实施例对此不做限制。

[0125] 例如，输入晶体管T1的有源层通过沿第二方向延伸的第一连接走线L1与信号输入电极连接以接收输入信号；该信号输入电极作为移位寄存器单元104的输入端IN，例如为位于图6A所示的第三导电层中的信号输入电极13。例如，该信号输入电极13可以是单独提供的电极，例如，如图6A所示的第一级移位寄存器单元的第三导电层所示，也可以是输出晶体管T5的第二极(输出晶体管T5的第二极作为输出电路1043的输出端GOUT)的延伸区域作为该信号输入电极13，例如，当前级移位寄存器单元的输出晶体管T5的第二极(即与输出晶体管T5的有源层的漏极区域连接的金属电极)作为输出电路1043的输出端GOUT，且与移位寄存器单元(例如，第一级移位寄存器单元)相邻的下级移位寄存器单元(例如，第二级移位寄存器单元)的信号输入电极连接以作为下级移位寄存器单元的输入信号，本公开的实施例对此不作限制。

[0126] 例如，如图2A、图4A和图6A所示，移位寄存器单元还包括走线转接电极12。例如，该走线转接电极12位于第三导电层340。例如，走线转接电极12与输入晶体管T1的有源层位于不同层，例如，输入晶体管T1的第一极与走线转接电极12的第一端121电连接，例如，输入晶体管T1的第一极与走线转接电极12位于同一层，且一体设置形成。例如，输入晶体管T1的有源层的源极区域通过贯穿第一绝缘层350、第二绝缘层360和第三绝缘层370的过孔与输入晶体管T1的第一极连接，走线转接电极12的第二端122与不在相同层的沿第二方向延伸的第一连接走线L1(位于图4A所示的第一导电层320)的第一端L11通过贯穿第二绝缘层360和第三绝缘层370的过孔连接，沿第二方向延伸的第一连接走线L1的第二端L12与不在相同层的信号输入电极13(位于第三导电层340)通过贯穿第二绝缘层360和第三绝缘层370的过孔电连接，从而实现输入晶体管T1和输入端IN的连接。例如，走线转接电极12与信号输入电极13位于同一层。

[0127] 例如，如图2B和6B所示，该第一连接走线L1还可以形成在第三导电层340，与走线转接电极12和信号输入电极13直接连接(即不通过过孔连接)，即一体形成，本公开的实施例对此不作限制，只要能够实现输入晶体管T1和信号输入电极13的连接即可。

[0128] 例如，在本公开的一些实施例中，第一控制晶体管T2的有源层和第二控制晶体管T3的有源层由一个连续的控制半导体层A12形成(即一体设置)，该控制半导体层A12沿第一方向延伸，第一控制晶体管T2的栅极和第二控制晶体管T3的栅极沿第二方向平行延伸且在第一方向上彼此重叠，即第一控制晶体管T2的栅极和第二控制晶体管T3的栅极在第一导电层320上沿第一方向上下排列设置。需要注意的是，为了表述清楚、简洁，将A11和A12命名为不同的半导体层，但降噪半导体层A11和控制半导体层A12均位于图3A或图3B所示的同一半导体层330。

[0129] 例如，如图2A和图4A所示，第二控制晶体管T3在衬底基板10上的正投影和第一控制晶体管T2在衬底基板10上的正投影在第一方向上位于第二子连接走线L4的两侧。当然，第一控制晶体管T2的栅极的延伸方向和第二控制晶体管T3的栅极的延伸方向也可以不平行，例如相交一定的角度，例如，该交叉角度小于等于20°，或者二者与水平线的角度小于等于20°，本公开的实施例对此不做限制。

[0130] 例如，如图2A、2B和图3A、图3B所示，第一控制晶体管T2的有源层可以与第二控制晶体管T3的有源层在第一方向上部分重叠(如图2A和图3A所示)或完全重叠(图中未示出)，即第一控制晶体管T2的有源层可以在第二控制晶体管T3的有源层沿第一方向延伸的假想线上；第一控制晶体管T2的有源层也可以与第二控制晶体管T3的有源层在第一方向上不重叠，例如，如图2A和图3A所示，第一控制晶体管T2的有源层与第二控制晶体管T3的有源层在第一方向上错开一定的距离，只要不影响其他结构的排布以及过多增加移位寄存器单元的宽度即可，且只要在第一方向上第一控制晶体管T2的有源层和第二控制晶体管T3的有源层位于输入晶体管T1的下面即可，本公开的实施例对此不作限制。

[0131] 例如，第一控制晶体管T2的有源层、第二控制晶体管T2的有源层和输入晶体管T1的有源层在第二方向并排设置。例如，在一些示例中，第一控制晶体管T2的有源层和第二控制晶体管T3的有源层与输入晶体管T1的有源层沿第二方向延伸的假想线相交，即第一控制晶体管T2的有源层和第二控制晶体管T3的有源层位于输入晶体管T1的有源层沿第二方向延伸的假想线上。例如，在本公开的实施例中，对移位寄存器单元中除第一控制晶体管T2和第二控制晶体管T3之外的其他晶体管不作限制，只要能够满足电路的连接关系即可。

[0132] 由此，在本公开的实施例中，第一控制晶体管T2和第二控制晶体管T3的排列方式由图1D所示的沿第二方向左右排列的结构变为沿第一方向上下排列的结构，可以减小显示面板的周边区域的水平宽度以及减小晶体管到信号线和第二电源线的距离，从而有利于实现显示面板的窄边框设计。

[0133] 例如，在本公开的一些实施例中，输入晶体管T1的有源层还位于第一降噪晶体管T6的有源层和第二降噪晶体管T7的有源层在沿第一方向延伸的假想线上，第一控制晶体管T2的有源层和第二控制晶体管T3的有源层与第一降噪晶体管T6的有源层和第二降噪晶体管T7的有源层在第二方向相对并排设置，从而可以减小第一控制晶体管T2的有源层、第二控制晶体管T3的有源层距第一降噪晶体管T6的有源层和第二降噪晶体管T7的有源层之间的间距。

[0134] 例如，在一些示例中，该移位寄存器单元还包括中间转接电极11。第一降噪晶体管T6的栅极通过图5A中所示的位于第二导电层330中的中间转接电极11和图6A中的第二连接子走线L4连接至第一控制晶体管T2的第一极和第二控制晶体管T3的第一极，即与第一控制晶体管T2的有源层和第二控制晶体管T3的有源层之间的部分连接，且中间转接电极11在衬底基板10上的正投影与第一控制晶体管T2的有源层和第二控制晶体管T3的有源层在衬底基板10上的正投影在第一方向上不重叠，即中间转接电极11在衬底基板10上的正投影位于第一控制晶体管T2的有源层和第二控制晶体管T3的有源层在衬底基板10上的正投影以及第一降噪晶体管T6在衬底基板10上的正投影之间。

[0135] 由此，在本公开的实施例中，第一控制晶体管T2和第二控制晶体管T3的排列方式由图1D所示的沿第二方向的左右排列的结构变为图2A中所示的沿第一方向的上下排列的结构，输入晶体管T1和第一降噪晶体管T6以及第二降噪晶体管T7的排列方式和位置也改变为沿第一方向的上下排列的结构，从而缩短了第一降噪晶体管T6在衬底基板10上的正投影至第一控制晶体管T2和第二控制晶体管T3在衬底基板10上的正投影之间的距离，从而大大缩短了连接第一降噪晶体管T6的栅极和第一控制晶体管T2和第二控制晶体管T3处的走线(即中间转接电极11)的长度，很大程度上优化了由于走线密集和过长造成的空间拥挤的问题。

[0136] 例如，在一些示例中，中间转接电极11的连接方式如图7A或图7B所示。例如，在该示例中，中间转接电极11位于第二导电层11。例如，如图7A所示，第一绝缘层350在垂直于衬底基板10的方向上位于第一降噪晶体管T6的有源层(例如，位于半导体层310，包括源极区域S6、漏极区域D6和沟道区P6)和第一降噪晶体管T6的栅极G6之间；第二绝缘层360在垂直于衬底基板10的方向上位于第一降噪晶体管T6的栅极G6和中间转接电极11之间。

[0137] 例如，如图7A所示，在一些示例中，第一降噪晶体管T6的栅极通过贯穿第二绝缘层360的过孔H22与中间转接电极11的第一端111连接，第一控制晶体管T2第一极S21与中间转接电极11位于同一层，且与中间转接电极11的第二端112连接，即中间转接电极11与第一控制晶体管T2第一极S21一体设置，从而实现第一降噪晶体管T6的栅极与第一控制晶体管T2的第一极的连接。第一控制晶体管T2第一极S21与第一控制晶体管T2的有源层的源极区域S2(即第一控制晶体管T2的第一极)通过贯穿第一绝缘层350和第二绝缘层360的过孔H11连接。例如，在一些示例中，第二节点N2包括中间转接电极11。需要注意的是，为了表述清楚、简洁，图7A中仅示出了第一控制晶体管T2第一极S21与中间转接电极11的第二端112连接，由于第一控制晶体管T2的第一极和第二控制晶体管T3的第一极连接，所以第二控制晶体管T3的第一极也与中间转接电极11的第二端112连接，本公开的实施例对此不作限制。以下实施例与此相同，不再赘述。

[0138] 例如，如图5C和7B所示，在另一些示例中，该移位寄存器单元104还包括第二连接走线，例如，第二连接走线包括第一连接子走线L3和第二连接子走线L4。例如，第三绝缘层370在垂直于衬底基板10的方向上位于中间转接电极11和第二连接走线L3/L4之间。

[0139] 例如，第一降噪晶体管T6的栅极G6通过贯穿第二绝缘层360和第三绝缘层370的过孔H4与第一连接子走线L3连接，中间转接电极11的第一端111通过贯穿第三绝缘层370的过孔H3和第一连接子走线L3连接。

[0140] 例如，第一控制晶体管T2的有源层的源极区域S2通过贯穿第一绝缘层350、第二绝缘层360和第三绝缘层370的过孔H1与第一控制晶体管T2的第一极S21连接，第一控制晶体管T2的第一极S21与第二连接子走线L4连接，第一控制晶体管T2的第一极S21位于同一层且一体设置，中间转接电极11的第二端通过贯穿第三绝缘层370的过孔H2与第二连接子走线L4连接，从而实现第一降噪晶体管T6的栅极与第一控制晶体管T2的第一极的连接。

[0141] 例如，在该示例中，第二节点N2包括中间转接电极11和第二连接走线。

[0142] 例如，在另一些示例中，第二连接走线仅包括第一连接子走线L3或第二连接子走线L4。例如，在图2B和7C所示的示例中，以第二连接走线仅包括第二连接子走线L4为例进行介绍，当然本公开的实施例对此不作限制。

[0143] 例如，如图5C和7C所示，在该示例中，中间转接电极11可以位于第一导电层320，且与第一降噪晶体管T6的栅极一体形成。

[0144] 例如，如图7C所示，第一控制晶体管T2的有源层的源极区域S2通过贯穿第一绝缘层350、第二绝缘层360和第三绝缘层370的过孔H1与即第一控制晶体管T2的第一极S21连接，第一控制晶体管T2的第一极S21与第二连接子走线L4连接，第一控制晶体管T2的第一极S21与第二连接子走线L4位于同一层且一体设置，中间转接电极11的第二端112通过贯穿第三绝缘层370的过孔H2与第二连接子走线L4连接，从而实现第一降噪晶体管T6的栅极与第一控制晶体管T2的第一极的连接。

[0145] 例如，在该示例中，第二节点N2包括中间转接电极11和第二连接子走线L4。

[0146] 例如，如图6A所示，第二电源线VGL包括在第二方向上突出的突出部14。稳压晶体管T8的有源层在第二方向上位于第二控制晶体管T3的有源层和第二降噪晶体管T7的有源层之间，且第二控制晶体管T3的第二极和稳压晶体管T8的栅极均与第二电源线VGL上的突出部14连接，例如第二控制晶体管T3的第二极与第二电源线VGL上的突出部14位于同一层，且一体形成，稳压晶体管T8的栅极与不在相同层的第二电源线VGL上的突出部14例如通过贯穿第二绝缘层360和第三绝缘层370的过孔连接以接收第二电压；例如，用于连接第二控制晶体管T3的第二极和第二控制晶体管T3的有源层的漏极区域的过孔，与用于连接稳压晶体管T8的栅极和突出部14的过孔，分别与突出部14的不同侧重叠(例如如图2A所示分别与突出部14的沿第一方向的上侧和下侧重叠)，例如分别位于突出部14的不同对角(例如如图2A所示分别与突出部14的沿第一方向的左上角和右下角重叠)。

[0147] 在本公开的实施例中，第一控制晶体管T2和第二控制晶体管T3由图1D所示的沿第二方向的左右并列设置改为图2A中所示的沿第一方向的上下罗列的结构，可以缩小显示面板的周边区在第二方向的宽度，从而可以拉近其他晶体管(例如，稳压晶体管T8)与第二电源线VGL的距离，同时，由于第二控制晶体管T3的第二极(例如，源极)与稳压晶体管T8的栅极共同连接到第二电源线VGL上的突出部14，所以在空间上更靠近，从而减小了走线长度，有利于显示面板的窄边框的实现。

[0148] 例如，如图2A和图5A所示，第一电容C1的第一极CE11和第二极CE12包括缺口，与沿第二方向延伸的第一连接走线L1连接的信号输入电极13形成在第一电容C1的缺口中，例如，信号输入电极13在衬底基板上的正投影落入第一电容C1在衬底基板上的正投影的缺口中，使得第一电容C1的第一极CE11和第二极CE12的形状与信号输入电极13互补，充分利用了显示基板上的空间，从而有利于实现显示面板的窄边框设计。

[0149] 需要注意的是，第一电容C1的电容的形状虽然变了，但是第一电容C1的尺寸/大小一般不会变化，例如，尺寸变化可以上下浮动10％～20％，其具体形状根据可以其他结构来设计安排，本公开的实施例对此不作限制。

[0150] 例如，如图2A和图4A所示，连接提供第二时钟信号的时钟信号线(例如第一子时钟信号线GCK)与第二降噪晶体管T7的栅极的第三连接走线L2(位于第一导电层320)在衬底基板10上的正投影与第二降噪晶体管T7的有源层在衬底基板10上的正投影在第一方向上重叠，且至少部分与第二降噪晶体管T7的栅极平行，即该第三连接走线L2从第二降噪晶体管T7的有源层的远离信号线的一侧(例如，如图2A所示的第二降噪晶体管T7的有源层的右侧)通过。

[0151] 例如，如图2A和图4A所示，第三连接走线L2包括第三子连接走线L21和第四子连接走线L22，第三子连接走线L21沿第一方向延伸，且在衬底基板10的正投影与第二降噪晶体管T7的有源层在衬底基板10上的正投影沿第二方向相对并排设置，第四子连接走线L22与第三子连接走线L21连接且沿第二方向延伸。

[0152] 例如，在一些示例中，如图4A所示，第三连接走线L2为一条栅极走线，即该第三子连接走线L21和第四子连接走线L22是直接连接(不需要过孔连接)且一体形成的，例如，第四子连接走线L22与提供第二时钟信号的第一子时钟信号线GCK连接。例如，在另一示例中，如图4B所示，第三连接走线L2包括两条通过过孔连接的栅极走线，一条是第三子连接走线L21，另一条是第四子连接走线L22。第三子连接走线L21和第四子连接走线L22的连接关系将在下面进行详细地介绍。

[0153] 例如，连接第四子连接走线L22与第二降噪晶体管T7的栅极的第三子连接走线L21也与不在相同层的输出晶体管T5输出晶体管T5的第一极通过过孔连接，以将输出晶体管T5的第一极连接到第二时钟信号端CB，例如，第二时钟信号端CB与第一子时钟信号线GCK连接。例如，输出晶体管T5的第一极与第三子连接走线L21电连接，第三子连接走线L21位于第二降噪晶体管T7的有源层靠近输出晶体管T5的一侧。例如，该过孔在衬底基板10上的正投影位于第二降噪晶体管T7的有源层在衬底基板10上的正投影和输出晶体管T5有源层在衬底基板10上的正投影之间。例如，第四子连接走线L22在第一导电层320，其在衬底基板10上的正投影位于第X级移位寄存器单元的稳压晶体管T8在衬底基板10上的正投影和第X+1级移位寄存器单元的输入晶体管T1在衬底基板10上的正投影之间。

[0154] 例如，输出晶体管T5的栅极与稳压晶体管T8的第一极电连接，输出晶体管T5的第二极连接输出端GOUT。

[0155] 例如，在一些示例中，如图2A、图4A、图5C和图7D所示，所示，输出晶体管T5的第一极S51通过贯穿第一绝缘层350、第二绝缘层360和第三绝缘层370的过孔H7与输出晶体管T5的源极区域S5连接，输出晶体管T5的第一极S51与第四连接走线L5连接，例如，输出晶体管T5的第一极S51与第四连接走线L5位于同一层且一体形成，第四连接走线L5通过贯穿第二绝缘层360和第三绝缘层370的过孔H5和过孔H6与第三子连接走线L21连接，第三子连接走线L21与第二降噪晶体管T7的栅极以及与第四子连接走线L22连接，从而实现输出晶体管T5的第一极S51与第二降噪晶体管T7的栅极G7连接，并一起连接至第一子时钟信号线GCK以接收第二时钟信号。

[0156] 例如，在另一些示例中，如图2B、图4B、图5D、图6B和图7E所示，输出晶体管T5的第一极与第四连接走线L5连接，输出晶体管T5的第一极S51与第四连接走线L5，第四连接走线L5的第一端L51通过贯穿第二绝缘层360和第三绝缘层370的过孔H8和过孔H9与位于第二导电层320的第三子连接走线L21连接，第四连接走线L5的第二端L52通过贯穿第二绝缘层360和第三绝缘层370的过孔H5和过孔H6与位于第二导电层320的第四子连接走线L22连接，第三子连接走线L21与第二降噪晶体管T7的栅极G7直接连接且一体形成，从而实现输出晶体管T5的第一极与第二降噪晶体管T7的栅极G7连接，并通过第四连接走线L5和第四子连接走线L22一起连接至第一子时钟信号线GCK以接收第二时钟信号。

[0157] 例如，如图2A、图3A和图4A所示，输出控制晶体管T4有源层和输出晶体管T5的有源层由一个第一输出半导体层A13和第二输出半导体层A14形成(即输出控制晶体管T4有源层和输出晶体管T5的有源层一体设置)并沿第一方向延伸。例如，输出控制晶体管T4的有源层位于输出晶体管T5的有源层在第一方向上的假想线上，例如，输出控制晶体管T4的有源层包括第一输出半导体层A13和第二输出半导体层A14的沿第一方向的上半部分，输出晶体管T5的有源层包括第一输出半导体层A13和第二输出半导体层A14的沿第一方向的下半部分。需要注意的是，输出控制晶体管T4的有源层和输出晶体管T5的有源层分别占第第一输出半导体层A13和第二输出半导体层A14的比例可根据实际情况设置，本公开的实施例对此不作限制。例如，输出控制晶体管T4的栅极和输出晶体管T5的栅极沿第二方向延伸且在第一方向上彼此重叠,即输出控制晶体管T4和输出晶体管T5沿第一方向上下排列设置。例如，输出控制晶体管T4的栅极位于输出晶体管T5的栅极在第一方向上的假想线上。例如，输出控制晶体管T4的第一极电连接到第一电源线VGH。

[0158] 在本公开的实施例中，相对于图1D示出的第二降噪晶体管T7的两侧均设置连接走线的情况，本公开至少一实施例提供的变更第二降噪晶体管T7的连接走线的设置(即，走线仅从输出晶体管T5和第二降噪晶体管T7的之间通过)降低了走线复杂度，避免了出现空间拥挤的问题，有利于实现显示面板的窄边框设计。

[0159] 例如，在本公开一些实施例中，各层走线的线宽例如一般为3微米，位于同层的走线之间的间距例如大于3微米。例如，该走线间距例如与曝光机的精度有关，曝光机的精度越高，间距可以越小，具体可根据实际情况确定，本公开的实施例对此不作限制。在本公开的实施例中，同层的走线之间须留有必要的间距，以避免在实际工艺中导致走线粘连、信号短路。

[0160] 第一导电层320的各条走线在衬底基板10上的正投影和第二导电层330的各条走线在衬底基板10上的正投影之间的间距例如一般为1.5微米，例如，第一导电层320中的晶体管的栅极要超出其在半导体层31上的有源层例如2微米以上。例如，如图2A、3和4所示，第一晶体管T1的“U”型双栅极在第一方向上在第一晶体管T1的条形的有源层的两侧均超出第一晶体管T1的条形的有源层例如2微米以上，例如，不与第一晶体管T1的条形的有源层重叠的部分(例如，第一部分G11和第二部分G12)在第一方向上的长度为2微米以上，本公开的实施例对此不作限制。

[0161] 例如，半导体层310上各个晶体管的有源层在衬底基板10上的正投影与第一导电层320上的各条栅极走线在衬底基板10上的正投影之间的间距为1.5微米以上，从而可以避免栅极走线与半导体层310上各个晶体管的有源层之间产生沟道效应。例如，半导体层310在衬底基板10上的正投影与第二导电层330在衬底基板10上的正投影之间的间距无限制，可以重叠设置。例如，在本公开的一些实施例中，不同层走线之间尽可能保留一定间距(此间距小于同层走线间距)，可减少不必要的交叠，避免寄生电容过大产生窜扰。

[0162] 例如，第三导电层340的各条走线的宽度要包住其对应的过孔，例如，可以超过过孔的尺寸(例如，过孔的直径)1微米以上，例如，过孔的尺寸为2.0～2.5微米，第三导电层340的包住过孔的各条走线的宽度为4～5微米。例如，输出控制晶体管T4和输出晶体管T5的与过孔对应的走线线宽为上下超过过孔1微米，例如为4.0～4.5微米，因为输出控制晶体管T4和输出晶体管T5对应的过孔较多，而连接其他晶体管的位于第三导电层340走线的宽度只需要在过孔位置满足包住过孔超过1微米的要求即可，例如，过孔之间的走线宽度可以细一点。

[0163] 例如，位于第三导电层340的第一子时钟信号线GCK、第二子时钟信号线GCB、第一电源线VGH、第二电源线VGL等走线之间的间距为3微米以上，第一子时钟信号线GCK和第二子时钟信号线GCB为了满足驱动能力要求其线宽在9微米以上，第二电源线VGL的线宽为6、9或10微米都可以，第一电源线VGH的线宽例如为10微米，基准电压线Vinit的线宽例如为15微米，第二电源线VGL提供的第二电压例如一般为‑7V，基本电压线Vinit提供的基准电压例如为‑3V，因为基准电压线Vinit要驱动整个显示面板的像素阵列，而第一电源线VGH和第二电源线VGL只需要驱动位于显示面板的周边区域的栅极驱动电路，所以基准电压线Vinit的线宽较第一电源线VGH的线宽和第二电源线VGL的线宽宽一点。

[0164] 例如，在一些示例中，第一导电层320和第二导电层330的厚度为2000～300埃，第三导电层340的厚度为5000～8000埃，本公开的实施例对此不作限制。

[0165] 例如，在本公开的一些实施例中，第二电源线VGL上设置有突出部是为了缩短连接稳压晶体管T8的栅极的连接走线和第二控制晶体管T3的有源层，如果第二控制晶体管T3的有源层太长，掺杂的导体电阻会较大。例如，在本公开的一些实施例中，第一节点N1的在第三导电层340的走线(即中间转接电极11)的形状设计是为了尽量不与其他层走线和电极在衬底基板10上的正投影重叠，安排在空隙的位置，从而避免走线交叠产生串扰。

[0166] 需要注意的是，在本公开的实施例中，例如，第一转接电极17、第二转接电极18、第三转接电极16位于第三导电层340。例如，第一转接电极17是用于连接例如图1B中所示的输入晶体管T1、第一控制晶体管T2、第二降噪晶体管T7和稳压晶体管T8的电极，例如第一节点N1包括第一转接电极17。例如，第二转接电极18是用于连接稳压晶体管T8和输出晶体管T5的电极，第三节点N3包括第二转接电极18。例如，中间转接电极11是用于连接第一控制晶体管T2、第二控制晶体管T3和第一降噪晶体管T6的电极，可位于第二导电层330，也可位于第一导电层320，当中间转接电极11位于第二导电层330且采用图7B所示的连接方式时，第二节点N2包括中间转接电极11和与该中间转接电极11连接的位于第三导电层340的第三子连接走线L3和第四子连接走线L4。例如，走线转接电极12位于第一导电层320，是与位于第三导电层340的第一连接走线L1连接的转接电极，或者二者位于同一层，本公开的实施例对此不作限制。

[0167] 例如，通过设置上述转接电极和连接走线，可以避免同一层的走线密集而导致的走线粘连、信号短路等问题。例如，上述各个转接电极和连接走线起连接或跳线连接的作用。

[0168] 本公开上述实施例提供的显示基板优化了的移位寄存器单元的线路连接和结构布局，在一定程度上压缩了移位寄存器单元的长度，有利于实现显示面板的窄边框设计，同时保证了显示面板的显示质量。

[0169] 本公开至少一实施例还提供一种显示装置。图8为本公开至少一实施例提供的一种显示装置的示意图。如图8所示，该显示装置2包括本公开任一实施例提供显示基板1，例如，图2A或图2B中所示的显示基板1。

[0170] 需要说明的是，该显示装置2可以为OLED面板、OLED电视、QLED面板、QLED电视、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置2还可以包括其他部件，例如数据驱动电路、时序控制器等，本公开的实施例对此不作限定。

[0171] 需要说明的是，为表示清楚、简洁，本公开的实施例并没有给出该显示装置的全部组成单元。为实现该显示装置的基板功能，本领域技术人员可以根据具体需要提供、设置其他未示出的结构，本公开的实施例对此不作限制。

[0172] 关于上述实施例提供的显示装置2的技术效果可以参考本公开的实施例中提供的显示基板1的技术效果，这里不再赘述。

[0173] 本公开至少一实施例还提供了一种显示基板的制作方法。图9为本公开至少一实施例提供的一种显示基板的制作方法的流程图。例如，该制作方法可以用于制作本公开任一实施例提供的显示基板。例如，可以用于制作图2A中所示的显示基板。

[0174] 如图9所示，该显示基板的制作方法包括步骤S110至步骤S120。

[0175] 步骤S110：提供衬底基板。

[0176] 步骤S120：在垂直于衬底基板的方向上依次形成半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层以及第三导电层。

[0177] 例如，形成半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层以及第三导电层分别包括形成对应的材料层(例如，半导体材料层、绝缘材料层或导电材料层)，然后使用构图工艺分别形成对应的图案结构(例如，有源层、电极图案、走线、过孔等)。该构图工艺例如为光刻工艺，例如包括：在需要被构图的材料层上涂覆光刻胶层，使用掩膜板对光刻胶层进行曝光，对曝光的光刻胶层进行显影以得到光刻胶图案，使用光刻胶图案对结构层进行蚀刻，然后可选地去除光刻胶图案。

[0178] 对于步骤S110，例如，该衬底基板10可以采用例如玻璃、塑料、石英，或其他适合的材料，本公开的实施例对此不作限制。

[0179] 例如，在衬底基板上形成移位寄存器单元、第一电源线、第二电源线、第一时钟信号线和第二时钟信号线。

[0180] 对于步骤S120，例如，形成所述移位寄存器单元包括：在垂直于衬底基板的方向上依次形成半导体层、第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层以及第三导电层。

[0181] 例如，第一电源线VGH、第二电源线VGL、多条时钟信号线(例如，触发信号线GSTV、第一子时钟信号线GCK和第二子时钟信号线GCB等)；移位寄存器单元104中包括的各个晶体管的第一极和第二极以及连接各个晶体管和电容的连接走线、转接电极等位于第三导电层340各个晶体管的有源层位于半导体层310、各个晶体管的栅极和移位寄存器单元中包括的各个电容的第一极位于第一导电层320，以及各个电容的第二极形成在第二导电层330；各个晶体管和各个电容通过贯穿第一绝缘层310、第二绝缘层320或第三绝缘层330的过孔分别与第一电源线VGH、第二电源线VGL、多条时钟信号线以及连接走线和转接电极连接。

[0182] 关于移位寄存器单元104的各个晶体管和电容与第一电源线VGH、第二电源线VGL、多条时钟信号线以及连接走线和转接电极的连接结构的设置可参考图2A‑图7E的描述，在此不再赘述。

[0183] 需要说明的是，本公开的多个实施例中，该显示基板的制作方法的流程可以包括更多或更少的操作，这些操作可以顺序执行或并行执行。虽然上文描述的制作方法的流程包括特定顺序出现的多个操作，但是应该清楚地了解，多个操作的顺序并不受限制。上文描述的制作方法可以执行一次，也可以按照预定条件执行多次。

[0184] 关于上述实施例提供的显示基板的制作方法的技术效果可以参考本公开的实施例中提供的显示基板的技术效果，这里不再赘述。

[0185] 有以下几点需要说明：

[0186] (1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

[0187] (2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

[0188] 以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。