半导体结构及其形成方法、存储器

摘要

一种半导体结构及其形成方法、存储器，形成方法包括：对第二金属层露出的绝缘材料层进行刻蚀再沉积工艺，形成绝缘结构，绝缘结构包括绝缘侧部和绝缘层；对第二金属层和绝缘结构露出的第一金属材料层进行刻蚀再沉积工艺，形成第一金属结构，所述第一金属结构包括第一金属侧部和第一金属层；去除高于第二金属层表面的绝缘侧部和第一金属侧部。本发明中绝缘层形成在第一金属层和第二金属层之间，绝缘侧部形成在第一金属侧部和第二金属侧部之间，从而绝缘结构将第一金属结构和第二金属结构电隔离，在去除高于第二金属层表面的绝缘侧部和第一金属侧部后，剩余的绝缘结构仍能够电隔离第一金属结构和第二金属结构，使得半导体结构具有优良的电学性能。

权利要求

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底包括衬底和位于所述衬底上的金属叠层结构，所述金属叠层结构包括第一金属材料层、位于所述第一金属材料层上的绝缘材料层以及位于所述绝缘材料层上的第二金属材料层，提供基底的步骤中，所述衬底包括介电材料层；

刻蚀所述第二金属材料层，形成分立的第二金属层；

对所述第二金属层露出的所述绝缘材料层进行刻蚀再沉积工艺，使部分所述绝缘材料层的材料沉积到所述第二金属层的侧壁上形成绝缘侧部，位于所述第二金属层下方的所述绝缘材料层作为绝缘层，所述绝缘侧部和所述绝缘层作为绝缘结构；

对所述第二金属层和绝缘结构露出的所述第一金属材料层进行刻蚀再沉积工艺，使部分所述第一金属材料层的材料沉积到绝缘结构的侧壁上形成第一金属侧部，位于所述绝缘结构下方的所述第一金属材料层作为第一金属层，所述第一金属侧部和第一金属层作为第一金属结构，形成所述第一金属结构的步骤中，还刻蚀部分厚度的所述介电材料层，使部分所述介电材料层的材料沉积到所述第一金属结构的侧壁上形成第一介电层以及位于所述第一介电层之间的凹槽；

在所述凹槽中形成第二介电层；

去除高于所述第二金属层表面的所述绝缘侧部和第一金属侧部，去除高于所述第二金属层表面的所述绝缘侧部和第一金属侧部的步骤中，还去除高于所述第二金属层表面的所述第二介电层和第一介电层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：提供基底后，形成第二金属层前，在所述金属叠层结构上形成分立的核心层；

形成所述第二金属层的步骤中，对所述核心层露出的所述第二金属材料层进行所述刻蚀再沉积工艺，使部分所述第二金属材料层的材料沉积到核心层的侧壁上形成第二金属侧部，位于所述核心层下方的所述第二金属材料层作为所述第二金属层，所述第二金属侧部和所述第二金属层作为第二金属结构；形成所述绝缘结构的步骤中，对所述核心层和第二金属结构露出的所述绝缘材料层进行刻蚀再沉积工艺，形成所述绝缘结构；

形成所述第一金属结构的步骤中，对所述核心层、第二金属结构以及绝缘结构露出的所述第一金属材料层进行刻蚀再沉积工艺，形成所述第一金属结构。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向异性干法刻蚀工艺刻蚀所述第二金属材料层，形成分立的第二金属层。

4.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述刻蚀再沉积工艺中采用离子束刻蚀再沉积工艺或者反应离子束刻蚀再沉积工艺。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀再沉积工艺的工艺参数包括：刻蚀离子包括Ar、Kr、He和Xe中的一种或多种，刻蚀离子的入射方向与所述衬底表面法线的夹角小于60°，刻蚀离子的能量为50eV至5000eV，腔室压强0.5mTorr至

200mTorr。

6.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用化学机械平坦化工艺或者等离子刻蚀工艺去除高于所述第二金属层表面的所述绝缘侧部和第一金属侧部。

7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述绝缘结构的步骤中，以所述绝缘层的厚度为第一尺寸，以垂直于所述绝缘层侧壁的延伸方向为横向，所述绝缘侧部的横向尺寸为第二尺寸，所述第二尺寸为第一尺寸的30％至90％。

8.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述第一金属结构后，去除所述核心层，在所述第二金属侧部之间形成开口；

在所述凹槽中形成第二介电层的步骤中，所述第二介电层还形成在所述开口中。

9.如权利要求2所述的半导体结构的形成方法，其特征在于，所述核心层的材料包括：硅、氧化硅、光刻胶或氮化硅。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，在所述衬底中形成有第一电极；

形成所述第一金属结构的步骤中，所述第一金属结构形成在所述第一电极上。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：去除高于所述第二金属层表面的所述绝缘侧部和第一金属侧部后，在所述第二金属层、绝缘结构以及第一金属结构上形成介电结构；刻蚀所述介电结构，在所述介电结构中形成露出所述第二金属层的介电开口；

在所述介电开口中形成与第二金属层接触的第二电极。

12.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括介电材料层；

第一金属结构，位于所述衬底上，所述第一金属结构包括第一金属层和环绕于所述第一金属层边缘上的第一金属侧部，所述第一金属侧部凸出于所述第一金属层表面；

绝缘结构，所述绝缘结构包括位于所述第一金属层上的绝缘层，以及环绕于所述绝缘层边缘上的绝缘侧部，所述绝缘侧部凸出于所述绝缘层表面，所述绝缘侧部位于所述第一金属侧部内侧壁上；

第二金属层，位于所述绝缘层上，且所述第二金属层的侧壁与所述绝缘侧部接触；

所述半导体结构还包括：第一介电层，位于所述第一金属结构的侧壁上；

第二介电层，位于所述第一介电层之间的所述介电材料层上。

13.如权利要求12所述的半导体结构，其特征在于，

所述半导体结构包括：第一电极，位于所述衬底中，所述第一电极的顶面与所述第一金属层的底部相接触。

14.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：介电结构，位于所述第二金属层、绝缘侧部以及第一金属侧部上；

第二电极，贯穿所述介电结构且与所述第二金属层的顶面接触。

15.如权利要求12所述的半导体结构，其特征在于，所述绝缘层的厚度为第一尺寸；

以垂直于所述绝缘层侧壁的延伸方向为横向，所述绝缘侧部的横向尺寸为第二尺寸，所述第二尺寸为第一尺寸的30％至90％。

16.一种存储器，其特征在于，包括如权利要求12至15任一项所述的半导体结构。

17.如权利要求16所述的存储器，其特征在于，所述存储器包括：磁性随机存取存储器、相变存储器或阻变存储器。

说明书

半导体结构及其形成方法、存储器

技术领域

[0001] 本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、存储器。

背景技术

[0002] 非易失存储器(NonVolatile Memory)，具有非易失、按字节存取、存储密度高、低能耗、读写性能接近DRAM，当电流关掉后，所存储的数据不会消失的计算机存储器。

[0003] 常见非易失存储器包括相变存储器(phase change memory，PCM)、磁性随机存取存储器(Magnetoresistive RAM，MRAM)、阻变存储器(resistive ram，RRAM)，上述的非易失存储器都是都是MIM结构(Metal‑insulator‑metal，金属‑绝缘体‑金属结构)。

[0004] 在形成MIM结构的过程中，需要进行图形化操作，图形化操作过程控制的好坏影响着非易失存储器的性能。

发明内容

[0005] 本发明实施例解决的问题是提供一种半导体及其形成方法、存储器，提升半导体结构的电学性能。

[0006] 为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的金属叠层结构，所述金属叠层结构包括第一金属材料层、位于所述第一金属材料层上的绝缘材料层以及位于所述绝缘材料层上的第二金属材料层；刻蚀所述第二金属材料层，形成分立的第二金属层；对所述第二金属层露出的所述绝缘材料层进行刻蚀再沉积工艺，使部分所述绝缘材料层的材料沉积到所述第二金属层的侧壁上形成绝缘侧部，位于所述第二金属层下方的所述绝缘材料层作为绝缘层，所述绝缘侧部和所述绝缘层作为绝缘结构；对所述第二金属层和绝缘结构露出的所述第一金属材料层进行刻蚀再沉积工艺，使部分所述第一金属材料层的材料沉积到绝缘结构的侧壁上形成第一金属侧部，位于所述绝缘结构下方的所述第一金属材料层作为第一金属层，所述第一金属侧部和第一金属层作为第一金属结构；去除高于所述第二金属层表面的所述绝缘侧部和第一金属侧部。

[0007] 相应的，本发明实施例还提供一种半导体结构，包括：衬底；第一金属结构，位于所述衬底上，所述第一金属结构包括第一金属层和环绕于所述第一金属层边缘上的第一金属侧部，所述第一金属侧部凸出于所述第一金属层表面；绝缘结构，所述绝缘结构包括位于所述第一金属层上的绝缘层，以及环绕于所述绝缘层边缘上的绝缘侧部，所述绝缘侧部凸出于所述绝缘层表面，所述绝缘侧部位于所述第一金属侧部内侧壁上；第二金属层，位于所述绝缘层上，且所述第二金属层的侧壁与所述绝缘侧部接触。

[0008] 相应的，本发明实施例还提供一种存储器，包括前述的所述半导体结构。

[0009] 与现有技术相比，本发明实施例的技术方案具有以下优点：

[0010] 本发明实施例所提供的半导体结构的形成方法中，刻蚀所述第二金属材料层，形成分立的第二金属层；对所述第二金属层露出的所述绝缘材料层进行刻蚀再沉积工艺，使部分所述绝缘材料层的材料沉积到第二金属层的侧壁上形成绝缘侧部，位于所述第二金属层下方的所述绝缘材料层作为绝缘层，所述绝缘侧部和绝缘层作为绝缘结构；对所述第二金属层和绝缘结构露出的所述第一金属材料层进行刻蚀再沉积工艺，使部分所述第一金属材料层的材料沉积到绝缘侧部的侧壁上形成第一金属侧部，位于所述绝缘结构下方的所述第一金属材料层作为第一金属层，所述第一金属侧部和第一金属层作为第一金属结构。本发明实施例中，所述绝缘层形成在所述第一金属层和第二金属层之间，所述绝缘侧部形成在所述第一金属侧部和第二金属侧部之间，从而所述绝缘结构将所述第一金属结构和第二金属结构电隔离，在去除高于所述第二金属层表面的所述绝缘侧部和第一金属侧部后，剩余的所述绝缘结构仍能够电隔离第一金属结构和第二金属结构，使得半导体结构具有优良的电学性能。

附图说明

[0011] 图1和图2示出了一种半导体结构的形成方法中各个步骤对应的结构示意图；

[0012] 图3至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

[0013] 目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。

[0014] 图1和图2，示出了一种半导体结构的形成方法中各个步骤对应的结构示意图。

[0015] 如图1所示，提供基底，所述基底包括介电层10、位于所述介电层10上的第一电极材料层11、位于所述第一电极材料层11上的绝缘材料层12、位于所述绝缘材料层12上的第二电极材料层13，所述介电层10中具有互连结构16；在所述第二电极材料层13上形成掩膜层15。

[0016] 如图2所示，以所述掩膜层15为掩膜，刻蚀所述第一电极材料层11、绝缘材料层12以及第二电极材料层13，形成第一电极17、位于所述第一电极17上的绝缘层18以及位于所述绝缘层18上的第二电极19。

[0017] 以所述掩膜层15为掩膜，刻蚀所述第一电极材料层11、所述绝缘材料层12以及第二电极材料层13的过程中，所述第一电极层17、第二电极层19以及绝缘层18的侧壁上均易沉积不容易挥发的带有金属离子的聚合物杂质层20(polymer)，所述带有金属离子的聚合物杂质层20，易将所述第二电极层17与第二电极层19导通，导致所述半导体结构的电学性能较差。

[0018] 为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的金属叠层结构，所述金属叠层结构包括第一金属材料层、位于所述第一金属材料层上的绝缘材料层以及位于所述绝缘材料层上的第二金属材料层；刻蚀所述第二金属材料层，形成分立的第二金属层；对所述第二金属层露出的所述绝缘材料层进行刻蚀再沉积工艺，使部分所述绝缘材料层的材料沉积到所述第二金属层的侧壁上形成绝缘侧部，位于所述第二金属层下方的所述绝缘材料层作为绝缘层，所述绝缘侧部和所述绝缘层作为绝缘结构；对所述第二金属层和绝缘结构露出的所述第一金属材料层进行刻蚀再沉积工艺，使部分所述第一金属材料层的材料沉积到绝缘结构的侧壁上形成第一金属侧部，位于所述绝缘结构下方的所述第一金属材料层作为第一金属层，所述第一金属侧部和第一金属层作为第一金属结构；去除高于所述第二金属层表面的所述绝缘侧部和第一金属侧部。

[0019] 本发明实施例所提供的半导体结构的形成方法中，刻蚀所述第二金属材料层，形成分立的第二金属层；对所述第二金属层露出的所述绝缘材料层进行刻蚀再沉积工艺，使部分所述绝缘材料层的材料沉积到第二金属层的侧壁上形成绝缘侧部，位于所述第二金属层下方的所述绝缘材料层作为绝缘层，所述绝缘侧部和绝缘层作为绝缘结构；对所述第二金属层和绝缘结构露出的所述第一金属材料层进行刻蚀再沉积工艺，使部分所述第一金属材料层的材料沉积到绝缘侧部的侧壁上形成第一金属侧部，位于所述绝缘结构下方的所述第一金属材料层作为第一金属层，所述第一金属侧部和第一金属层作为第一金属结构。本发明实施例中，所述绝缘层形成在所述第一金属层和第二金属层之间，所述绝缘侧部形成在所述第一金属侧部和第二金属侧部之间，从而所述绝缘结构将所述第一金属结构和第二金属结构电隔离，在去除高于所述第二金属层表面的所述绝缘侧部和第一金属侧部后，剩余的所述绝缘结构仍能够电隔离第一金属结构和第二金属结构，使得半导体结构具有优良的电学性能。

[0020] 为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0021] 图3至图10是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。

[0022] 参考图3，提供基底，所述基底包括衬底100和位于所述衬底100上的金属叠层结构101，所述金属叠层结构101包括第一金属材料层1011、位于所述第一金属材料层1011上的绝缘材料层1012以及位于所述绝缘材料层1012上的第二金属材料层1013。

[0023] 所述基底为形成半导体结构提供工艺平台。具体的，本发明实施例，以形成的半导体结构为磁性随机存取存储器(Magnetic Random Access Memory，MRAM)为例。其他实施例中，形成半导体结构还可以为相变存储器(PCM)或阻变存储器(RRAM)。

[0024] 具体的，本实施例中，所述衬底100包括介电材料层。

[0025] 本实施例中，所述介电材料层的底部可以形成有晶体管以及电阻结构以及等功能结构。其中，所述晶体管可以为NMOS晶体管和PMOS晶体管中的一种或两种，具体的，所述晶体管包括栅极结构(图中未示出)、位于栅极结构两侧的源漏掺杂区(图中未示出)等功能结构。

[0026] 所述介电材料层用于电隔离其内部的金属结构。

[0027] 本实施例中，所述介电材料层的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)，有利于降低后段互连结构之间的寄生电容，进而有利于减小后段RC延迟。在其他实施例中，根据实际的工艺，所述介电材料层还可以为金属层间介电材料层(IMD)。

[0028] 需要说明的是，提供基底的步骤中，在所述衬底100中形成有第一电极103。

[0029] 第一电极103底端与所述介电材料层底部的所述晶体管中的源漏掺杂区连接，所述第一电极103的顶端用于与后续图形化第一金属材料层1011形成的第一金属结构电连接。

[0030] 本实施例中，所述第一电极103的材料为铜。在其他实施例中，所述第一电极的材料还可以为钴、钨等其他导电材料。

[0031] 需要说明的是，所述第一电极103位于所述介电材料层中，相应的所述第一电极103被介电材料层电隔离。

[0032] 所述金属叠层结构101包括：第一金属材料层1011、位于所述第一金属材料层1011上的绝缘材料层1012以及位于所述绝缘材料层1012上的第二金属材料层1013。

[0033] 所述金属叠层结构101为后续图形化，形成MIM结构(Metal‑insulator‑metal，金属‑绝缘体‑金属结构)做准备。

[0034] 所述第一金属材料层1011为后续形成第一金属结构做准备。本实施例中，以形成的半导体结构为磁性随机存取存储器为例，相应的，所述第一金属结构为固定磁层。

[0035] 具体的，所述第一金属材料层1011的材料包括：FeCoB、CoFeTa、NiFe和FePt中的一种或多种。

[0036] 所述绝缘材料层1012为后续形成绝缘层做准备。本实施例中，以形成的半导体结构为磁性随机存取存储器为例，相应的，所述绝缘层为隧穿势垒层(Tunneling layer)。

[0037] 具体的，所述绝缘材料层1012的材料包括MgO、AlO、AlN或AlON。

[0038] 所述第二金属材料层1013为后续形成第二金属结构做准备。本实施例中，以形成的半导体结构为磁性随机存取存储器为例，相应的，所述第二金属结构为磁自由层(Free layer)。

[0039] 具体的，所述第二金属材料层1013的材料包括：FeCoB、CoFeTa、NiFe和FePt中的一种或多种。

[0040] 还需要说明的是，提供基底的步骤中，在所述金属叠层结构101上形成分立的核心层104。

[0041] 所述核心层104作为后续刻蚀第二金属材料层1013的刻蚀掩膜，也作为后续形成第二金属结构提供工艺平台。

[0042] 本实施例中，所述核心层104的材料包括氮化硅。其他实施例中，所述核心层的材料还可以包括：硅、光刻胶或氧化硅。

[0043] 参考图4，刻蚀所述第二金属材料层1013，形成分立的第二金属层1051。

[0044] 所述第二金属层1051作为后续形成的金属‑绝缘层‑金属结构的一部分。具体的，本发明实施例，以形成的半导体结构为磁性随机存取存储器为例，相应的所述第二金属层1051为磁自由层。所述磁自由层具有自由的磁取向，在磁隧道结单元工作时，通常使用自旋转移力矩(STT)效应来改变或切换磁自由层的磁化方向，使得与后续刻蚀所述第一金属材料层1011形成的所述固定磁层的磁化方向平行或相反。

[0045] 具体的，形成所述第二金属层1051的步骤中，对所述核心层104露出的所述第二金属材料层1013进行刻蚀再沉积工艺，使部分所述第二金属材料层1013的材料沉积到核心层104的侧壁上形成第二金属侧部1052，位于所述核心层104下方的所述第二金属材料层1013作为所述第二金属层1051，所述第二金属侧部1052和所述第二金属层1051作为第二金属结构105。

[0046] 本实施例中，所述刻蚀再沉积工艺包括离子束刻蚀再沉积工艺(Ion beametching redepsition，IBER)。离子束刻蚀再沉积工艺为物理性刻蚀工艺，离子束刻蚀再沉积工艺的刻蚀方向性好。离子束刻蚀再沉积工艺中使用物理性轰击的刻蚀离子，对所述核心层104露出的所述第二金属材料层1013进行离子束刻蚀再沉积工艺的刻蚀过程中，通过控制腔室的压强以及刻蚀离子的入射角度，使得所述第二金属材料层1013的材料被轰击后，第二金属材料层1013的材料再沉积(Redeposition)到所述核心层104的侧壁上形成第二金属侧部1052。

[0047] 此处需要说明的是，所述第二金属侧部1052除了第二金属材料层1013的材料，还带有刻蚀离子。其他实施例中，所述刻蚀再沉积工艺包括反应离子束刻蚀再沉积工艺(Reactive Ion beam etching redepsition，RIBER)，所述反应离子束刻蚀再沉积工艺中除了使用物理性轰击的刻蚀离子，还使用少量的反应离子，对所述核心层露出的所述第二金属材料层进行离子束刻蚀再沉积工艺的刻蚀过程中，通过控制腔室的压强以及离子的入射角度，使得所述第二金属材料层的材料被轰击后，形成的副产物再沉积到所述核心层的侧壁上形成第二金属侧部，此处需要说明的是，所述第二金属侧部中除了第二金属材料层的材料，还带有刻蚀离子，以及少量的反应离子与第二金属材料层的反应副产物。

[0048] 本实施例中，所述离子束刻蚀再沉积工艺为干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二金属结构105的形貌满足工艺需求。采用干法刻蚀工艺刻蚀所述第二金属材料层1013的步骤中，能够以所述绝缘材料层1012的顶部为刻蚀位置，降低对其他膜层结构的损伤。

[0049] 对所述核心层104露出的所述第二金属材料层1013进行刻蚀再沉积工艺的刻蚀过程中，刻蚀离子包括He、Ar、Ne、Kr和Xe中的一种或多种。He、Ar、Ne、Kr和Xe均为惰性离子，能够将所述核心层104露出的所述第二金属材料层1013物理性的轰击，且所述刻蚀离子不易与第二金属材料层1013的材料发生化学反应，相应的避免反应副产物导致的二次蚀刻问题。

[0050] 需要说明的是，对所述核心层104露出的所述第二金属材料层1013进行刻蚀再沉积工艺的过程中，刻蚀离子的能量不宜过大，也不宜过小。若所述刻蚀离子的能量过大，对所述第二金属材料层1013的刻蚀速率过快，相应的刻蚀副产物的挥发性较强，副产物的再沉积的速率较小，再沉积均匀性较差，也就是说再沉积到核心层104的侧壁上形成的第二金属侧部1052的形成质量较差，且刻蚀离子能量过大易对所述第二金属材料层1013下方的所述绝缘材料层1012造成损伤，从而后续形成的绝缘结构不能够很好的电隔离第一金属结构和第二金属结构，导致半导体结构的电学性能较差。若所述刻蚀离子的能量过小，易导致核心层104露出的所述第二金属材料层1013的被刻蚀速率过慢，不易提高第二金属结构105的形成效率。本实施例中，对所述核心层104露出的所述第二金属材料层1013进行刻蚀再沉积工艺的过程中，刻蚀离子的能量为50eV至5000eV。

[0051] 需要说明的是，对所述核心层104露出的所述第二金属材料层1013进行刻蚀再沉积工艺的过程中，腔室压强不宜过大，也不宜过小。若所述腔室压强过大，易导致刻蚀离子的速度较小，不具有各向异性，所述核心层104露出的所述第二金属材料层1013的被刻蚀速率较慢，相应的所述第二金属结构105的形成速率过慢。若所述腔室压强过小，对所述核心层104露出的所述第二金属材料层1013的刻蚀速率较快，相应的导致刻蚀副产物的挥发性较强，副产物的再沉积的速率较小，再沉积均匀性较差，也就是说再沉积到核心层104的侧壁上形成的第二金属侧部1052的形成质量较差，且刻蚀离子能量过大易对所述第二金属材料层1013下方的所述绝缘材料层1012造成损伤，从而后续形成的绝缘结构不能够很好的电隔离第一金属结构和第二金属结构，导致半导体结构的电学性能较差。本实施例中，对所述核心层104露出的所述第二金属材料层1013进行刻蚀再沉积工艺的过程中，腔室压强为0.5mTorr至200mTorr。

[0052] 需要说明的是，对所述核心层104露出的所述第二金属材料层1013进行刻蚀再沉积工艺的过程中，刻蚀离子的入射方向与所述衬底100表面法线的夹角不宜过大。若刻蚀离子的入射方向与所述衬底100表面法线的夹角过大，易对所述核心层104的侧壁造成损伤，导致核心层104不易很好的起到掩膜的作用，导致最终形成的第二金属侧部1052的形貌不满足工艺需求。此外，若刻蚀离子的入射方向与所述衬底100表面法线的夹角过大，易出现遮蔽效应(Shadoweffect)，靠近所述核心层104的所述第二金属材料层1013不易被刻蚀，导致第二金属侧部1052的形成质量较差较低，相应的形成的所述第二金属结构105的形貌不满足工艺需求。本实施例中，对所述核心层104露出的所述第二金属材料层1013进行刻蚀再沉积工艺的过程中，刻蚀离子的入射方向与所述衬底100表面法线的夹角小于60°。

[0053] 需要说明的是，在其他实施例中，还可以所述核心层为掩膜采用各向异性干法刻蚀工艺刻蚀所述第二金属材料层，形成第二金属层，且所述核心层的侧壁上不会形成第二金属侧部。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二金属层的形貌满足工艺需求，且还有利于提高露出所述核心层的所述第二金属材料层的去除效率。采用干法刻蚀工艺刻蚀所述第二金属材料层的步骤中，能够以所述绝缘材料层的顶部为刻蚀位置，降低对其他膜层结构的损伤。

[0054] 参考图5，对所述第二金属层1051露出的所述绝缘材料层1012(如图4所示)进行刻蚀再沉积工艺，使部分所述绝缘材料层1012的材料沉积到第二金属层1051的侧壁上形成绝缘侧部1062，位于所述第二金属层1051下方的所述绝缘材料层1012作为绝缘层1061，所述绝缘侧部1062和所述绝缘层1061作为绝缘结构106。

[0055] 本发明实施例，后续对所述第二金属层1051和绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺，使部分所述第一金属材料层1011的材料沉积到绝缘侧部1062的侧壁上形成第一金属侧部，位于所述绝缘结构106下方的所述第一金属材料层1011作为第一金属层，所述第一金属侧部和第一金属层作为第一金属结构，所述绝缘层1061形成在所述第一金属层和第二金属层1051之间，所述绝缘侧部1062形成在所述第一金属侧部和第二金属侧部1052之间，从而所述绝缘结构106将所述第一金属结构和第二金属结构105电隔离，在后续去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部后，剩余的所述绝缘结构106仍能够电隔离第一金属结构和第二金属结构105，使得半导体结构具有优良的电学性能。

[0056] 本发明实施例，以形成的半导体结构为磁性随机存取存储器为例，相应的所述绝缘结构为隧穿势垒层。所述隧穿势垒层用于第二金属结构105和后续形成的第一金属结构之间的电隔离，同时在适当的条件下允许电子隧穿通过。

[0057] 具体的，本发明实施例对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行刻蚀再沉积工艺，形成所述绝缘结构106。相应的，所述绝缘侧部1062除了形成在所述第二金属层1051的侧壁上，还形成在所述第二金属侧部1052的侧壁上。

[0058] 本实施例中，所述刻蚀再沉积工艺包括离子束刻蚀再沉积工艺。离子束刻蚀再沉积工艺为物理性刻蚀工艺，刻蚀方向性好。离子束刻蚀再沉积工艺中使用物理性轰击的刻蚀离子，对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行离子束刻蚀再沉积工艺的过程中，通过控制腔室的压强以及刻蚀离子的入射角度，使得所述绝缘材料层1012的材料被轰击后，绝缘材料层1012的材料再沉积到所述第二金属结构105的侧壁上形成绝缘侧部1062。此处需要说明的是，所述绝缘侧部1062除了绝缘材料层1012的材料，还带有刻蚀离子。其他实施例中，所述刻蚀再沉积工艺包括反应离子束刻蚀再沉积工艺，所述反应离子束刻蚀再沉积工艺中除了使用物理性轰击的刻蚀离子，还使用少量的反应离子，对所述核心层和第二金属结构露出的所述绝缘材料层进行离子束刻蚀再沉积工艺的刻蚀过程中，通过控制腔室的压强以及离子的入射角度，使得所述绝缘材料层的材料被轰击后，形成的副产物再沉积(redeposition)到所述第二金属结构的侧壁上形成绝缘侧部，此处需要说明的是，所述绝缘侧部中除了绝缘材料层的材料，还带有刻蚀离子，以及少量的反应离子与绝缘材料层的反应副产物。

[0059] 本实施例中，离子束刻蚀再沉积工艺为干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述绝缘结构106的形貌满足工艺需求。采用干法刻蚀工艺刻蚀所述绝缘材料层1012的步骤中，能够以所述第一金属材料层1011的顶部为刻蚀位置，降低对其他膜层结构的损伤。

[0060] 对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行刻蚀再沉积工艺，刻蚀离子包括He、Ar、Ne、Kr和Xe中的一种或多种。He、Ar、Ne、Kr和Xe均为惰性离子，能够将所述核心层104和第二金属结构105露出的所述绝缘材料层1012物理性的轰击，且所述刻蚀离子不易与绝缘材料层1012的材料发生化学反应，相应的避免反应副产物导致的二次刻蚀问题。

[0061] 需要说明的是，对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行刻蚀再沉积工艺的过程中，刻蚀离子的能量不宜过大，也不宜过小。若所述刻蚀离子的能量过大，对所述绝缘材料层1012的刻蚀速率过快，相应的刻蚀副产物的挥发性较强，副产物的再沉积的速率较小，再沉积均匀性较差，也就是说再沉积到所述第二金属结构105的侧壁上形成的绝缘侧部1062的形成质量较差，所述绝缘侧部1062不能很好的电隔离第二金属结构105和后续形成的第一金属结构，且刻蚀离子能量过大易对所述绝缘材料层1012下方的所述第一金属材料层1011造成损伤，从而后续形成的第一金属结构的形成质量较差，导致半导体结构的电学性能较差。若所述刻蚀离子的能量过小，易导致所述核心层104和第二金属结构105露出的所述绝缘材料层1012的被刻蚀速率过慢，不易提高绝缘结构106的形成效率。本实施例中，对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行刻蚀再沉积工艺的过程中，刻蚀离子的能量为50eV至5000eV。

[0062] 需要说明的是，对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行刻蚀再沉积工艺的过程中，腔室压强不宜过大，也不宜过小。若所述腔室压强过大，易导致刻蚀离子的速度较小，不具有各向异性，所述核心层104和第二金属结构105露出的所述绝缘材料层1012的被刻蚀速率较慢，不利于提高所述绝缘结构的形成速率。若所述腔室压强过小，对所述核心层104和第二金属结构105露出的所述绝缘材料层1012的刻蚀速率较快，相应的导致副产物的挥发性较强，副产物的再沉积的速率和均匀性较差，也就是说再沉积到所述第二金属结构105的侧壁上形成的绝缘侧部1062的形成质量较差，且刻蚀离子能量过大易对所述绝缘材料层1012下方的所述第一金属材料层1011造成损伤，从而后续形成的第一金属结构的形成质量较差，导致半导体结构的电学性能较差。本实施例中，对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行刻蚀再沉积工艺的过程中，腔室压强为0.5mTorr至200mTorr。

[0063] 需要说明的是，对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行刻蚀再沉积工艺的过程中，刻蚀离子的入射方向与所述衬底100表面法线的夹角不宜过大。若刻蚀离子的入射方向与所述衬底100表面法线的夹角过大，易对所述第二金属结构105的侧壁造成损伤，导致第二金属结构105和核心层104不易很好的起到掩膜的作用，且后续采用刻蚀再沉积工艺刻蚀所述第一金属材料层1011，形成第一金属结构，若所述第二金属结构105的侧壁受到损伤，不易给后续形成所述第一金属结构提供良好的工艺平台，导致所述第一金属结构的形成质量较差。此外，若刻蚀离子的入射方向与所述衬底100表面法线的夹角过大，易出现遮蔽效应，靠近所述第二金属结构105的绝缘材料层1012不易被刻蚀，导致绝缘侧部1062的形成质量较差。本实施例中，对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行刻蚀再沉积工艺的过程中，刻蚀离子的入射方向与所述衬底
100表面法线的夹角小于60°。

[0064] 需要说明的是，对所述核心层104和第二金属结构105露出的所述绝缘材料层1012进行刻蚀再沉积工艺的过程中，以垂直于所述绝缘层1061侧壁的延伸方向为横向，所述绝缘侧部1062的横向尺寸不宜过小也不宜过大。若所述绝缘侧部1062的横向尺寸过小，所述绝缘侧部1062中易存在薄弱区域，后续对所述第二金属结构105、核心层104以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺，形成第一金属结构后，所述绝缘侧部1062中薄弱区域不能很好的电隔离第一金属结构和第二金属结构105，导致半导体结构电学性能较差。若所述绝缘侧部1062的横向尺寸过大，会导致形成所述绝缘侧部1062的难度较大，导致绝缘结构106的形成效率较低。本实施例中，形成所述绝缘结构106的步骤中，以所述绝缘层1061的厚度为第一尺寸，以垂直于所述绝缘层1061侧壁的延伸方向为横向，所述绝缘侧部1062的横向尺寸为第二尺寸，所述第二尺寸为第一尺寸的30％至90％。

[0065] 参考图6，对所述第二金属层1051和绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺，使部分所述第一金属材料层1011的材料沉积到绝缘结构106的侧壁上形成第一金属侧部1072，位于所述绝缘结构106下方的所述第一金属材料层1011作为第一金属层1071，所述第一金属侧部1072和第一金属层1071作为第一金属结构107。

[0066] 本发明实施例，以形成的半导体结构为磁性随机存取存储器为例，相应的所述第一金属结构107为固定磁层。所述固定磁层用于所述固定磁层具有固定的磁方向。

[0067] 具体的，本发明实施例对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺，形成第一金属结构107。相应的，所述第一金属侧部1072除了形成在所述绝缘层1061的侧壁上，还形成在所述绝缘侧部1062的侧壁上。

[0068] 本实施例中，所述刻蚀再沉积工艺包括离子束刻蚀再沉积工艺。离子束刻蚀再沉积工艺为物理性刻蚀工艺，刻蚀方向性好。离子束刻蚀再沉积工艺中使用物理性轰击的刻蚀离子，对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行离子束刻蚀再沉积的过程中，通过控制腔室的压强以及刻蚀离子的入射角度，使得所述第一金属材料层1011的材料被轰击后，第一金属材料层1011的材料会再沉积到所述绝缘结构106的侧壁上形成第一金属侧部1072。

[0069] 此处需要说明的是，所述第一金属侧部除了第一金属材料层的材料，还带有刻蚀离子。其他实施例中，所述刻蚀再沉积工艺包括反应离子束刻蚀再沉积工艺，所述反应离子束刻蚀再沉积工艺中除了使用物理性轰击的刻蚀离子，还使用少量的反应离子，对所述核心层、第二金属结构以及绝缘结构露出的所述第一金属材料层进行离子束刻蚀再沉积工艺的刻蚀过程中，通过控制腔室的压强以及离子的入射角度，使得所述第一金属材料层的材料被轰击后，形成的副产物再沉积到所述绝缘结构的侧壁上形成第一金属侧部，此处需要说明的是，所述第一金属侧部中除了第一金属材料层的材料，还带有刻蚀离子，以及少量的反应离子与第一金属材料层的反应副产物。

[0070] 本实施例中，离子束刻蚀再沉积工艺为干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一金属结构107的形貌满足工艺需求，采用干法刻蚀工艺刻蚀所述第一金属材料层1011的步骤中，能够以所述衬底100的顶部为刻蚀位置，降低对其他膜层结构的损伤。

[0071] 对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺，刻蚀离子包括He、Ar、Ne、Kr和Xe中的一种或多种。He、Ar、Ne、Kr和Xe均为惰性离子，能够将所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011物理性的轰击，且所述刻蚀离子不易与第一金属材料层1011的材料发生化学反应，相应的避免反应副产物的二次刻蚀问题。

[0072] 需要说明的是，对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺，刻蚀离子的能量不宜过大，也不宜过小。若所述刻蚀离子的能量过大，对所述第一金属材料层1011的刻蚀速率过快，相应的刻蚀副产物的挥发性较强，副产物的再沉积的速率较小，再沉积均匀性较差，也就是说再沉积到所述绝缘结构106的侧壁上形成的第一金属侧部1072的形成质量较差，导致半导体结构的电学性能较差。若所述刻蚀离子的能量过小，易导致所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011的被刻蚀速率过慢，不易提高第一金属结构107的形成效率。本实施例中，对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺的过程中，刻蚀离子的能量为50eV至5000eV。

[0073] 需要说明的是，对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺的过程中，腔室压强不宜过大，也不宜过小。若所述腔室压强过大，易导致刻蚀离子的速度较小，不具有各向异性，所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011的被刻蚀速率较慢，相应的所述第一金属结构107的形成速率过慢。若所述腔室压强过小，对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011的刻蚀速率较快，相应的导致副产物的挥发性较强，副产物的再沉积的速率和均匀性较差，也就是说再沉积到所述绝缘结构106的侧壁上形成的第一金属侧部1072的形成质量较差，导致半导体结构的电学性能较差。本实施例中，对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺的过程中，腔室压强为5mTorr至1000mTorr。

[0074] 需要说明的是，对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺的过程中，刻蚀离子的入射方向与所述衬底100表面法线的夹角不宜过大。若刻蚀离子的入射方向与所述衬底100表面法线的夹角过大，易对所述绝缘结构106的侧壁造成损伤，导致第二金属结构105、核心层104以及绝缘结构106不易很好的起到掩膜的作用，导致依据绝缘侧部1062形成的所述第一金属侧部1072的形成质量较差。此外，若刻蚀离子的入射方向与所述衬底100表面法线的夹角过大，易出现遮蔽效应，靠近所述绝缘结构106的所述第一金属材料层1011不易被刻蚀，导致第一金属侧部1072的形成效率较低。本实施例中，对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺，刻蚀离子的入射方向与所述衬底
100表面法线的夹角小于60°。

[0075] 需要说明的是，对所述核心层104、第二金属结构105以及绝缘结构106露出的所述第一金属材料层1011进行刻蚀再沉积工艺的过程中，所述第一金属材料层1011的材料会有部分沉积在所述绝缘侧部102的顶部，所述绝缘侧部102上的第一金属材料层1011的材料易将所述第一金属结构107和第二金属结构105电连接。

[0076] 需要说明的是，形成所述第一金属结构107的步骤中，所述第一金属结构107形成在所述第一电极103上。具体的，所述第一金属结构107的底部与所述第一电极103的顶部接触。

[0077] 所述第一金属结构107形成在所述第一电极103上，使得半导体结构工作时，第一金属结构107和第一电极103能够实现电连接。

[0078] 需要说明的是，形成所述第一金属结构107的步骤中，还刻蚀部分厚度的所述介电材料层，使部分所述介电材料层的材料沉积到所述第一金属结构107的侧壁上形成第一介电层113和位于所述第一介电层113之间的凹槽108。具体的，所述第一介电层113形成在所述第一金属侧部1072的侧壁以及第一金属层1071的侧壁上。

[0079] 参考图7至图9，去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072。

[0080] 本发明实施例中，所述绝缘层1061形成在所述第一金属层1071和第二金属层1051之间，所述绝缘侧部1062形成在所述第一金属侧部1072和第二金属侧部1052之间，从而所述绝缘结构106将所述第一金属结构107和第二金属结构105电隔离，在去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072后，剩余的所述绝缘结构106仍能够电隔离第一金属结构107和第二金属结构105，使得半导体结构具有优良的电学性能。

[0081] 相应的，在去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1071后，所述第二金属层1051的顶面和所述绝缘侧部1062的顶面以及所述第一金属结构的顶面齐平。

[0082] 本实施例中，采用化学机械平坦化工艺(chemical mechanical planarization，CMP)去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072。化学机械平坦化工艺是一种全局表面平坦化技术，使得经过机械平坦化工艺处理的绝缘侧部1062的顶部、第一金属侧部1072的顶部以及第一介电层的顶部的平坦度较高，有利于提高器件性能的均一性。其他实施例中，还可以采用等离子刻蚀工艺去除高于所述第二金属层表面的所述绝缘侧部和第一金属侧部。

[0083] 需要说明的是，去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072后，相应的能够去除形成在所述绝缘侧部1062和第二金属侧部1072上的第一金属材料层1011的材料，使得第二金属层1051不易与第一金属结构107电连接，有利于提高半导体结构的电学性能。

[0084] 如图7所示，所述半导体结结构的形成方法还包括：形成所述第一金属结构107后，去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072前，去除所述核心层104，在所述第二金属侧部1052之间形成开口110。

[0085] 后续在所述开口110和凹槽108中形成第二介电层，在后续去除所述高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072的过程中，还会去除第二金属侧部1052、以及高于所述第二金属层1051的第一介电层113和第二介电层。与不去除核心层的情况相比，在后续去除所述高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072的过程中，被刻蚀的材料的种类少了核心层的氮化硅，有利于降低去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072的难度。

[0086] 本实施例中，采用湿法刻蚀工艺去除所述核心层104。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。

[0087] 本实施例中，核心层104的材料为氮化硅。相应的湿法刻蚀溶液为磷酸溶液。

[0088] 如图8所示，所述半导体结构的形成方法还包括：在所述开口110和凹槽108中形成第二介电层109。

[0089] 在后续去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072的过程中，所述第二介电层109保护所述第二金属层1051的顶部不易受到刻蚀，且第二介电层109还能够进一步电隔离相邻的第一金属结构107。

[0090] 本实施例中，所述第二介电层109的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述第二介电层109的工艺难度和工艺成本。

[0091] 相应的，去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072的步骤中，还去除高于所述第二金属层1051表面的第二介电层109和第一介电层113。

[0092] 参考图10，所述半导体结构的形成方法还包括：去除高于所述第二金属层1051表面的所述绝缘侧部1062和第一金属侧部1072后，在所第二金属层1051、绝缘结构106以及第一金属结构107上形成介电结构111；刻蚀所述介电结构111，在所述介电结构111中形成露出所述第二金属层1051的介电开口(图中未示出)；在所述介电开口中形成与第二金属层1051接触的第二电极112。

[0093] 所述第二电极层112为上电极，所述第二电极层112将第二金属层1051与后续形成在第二金属1051上的金属层电连接。

[0094] 本实施例中，所述第二电极层112的材料包括氮化钽(TaN)、钽(Ta)、钛(Ti)和氮化钛(TiN)中的一种或多种。本实施例中，所述第二电极层112为单层结构，所述第二电极层112的材料为钽。

[0095] 所述介电结构111用于电隔离第二电极层112。

[0096] 本实施例中，所述介电结构111的材料为金属层间介电层(IMD)。具体的，所述金属层间介电层(IMD)的材料包括氧化硅、氮化硅层、和四乙氧基硅烷(TEOS)氧化物。

[0097] 相应的，本发明实施例还提供一种半导体结构。参考图10，示出了本发明半导体结构一实施例的结构示意图。

[0098] 所述半导体结构包括：衬底100；第一金属结构107，位于所述衬底100上，所述第一金属结构107包括第一金属层1071和环绕于所述第一金属层1071边缘上的第一金属侧部1072，所述第一金属侧部1072凸出于所述第一金属层1071的表面；绝缘结构106，所述绝缘结构106包括位于所述第一金属层1071上的绝缘层1061，以及环绕于所述绝缘层1061边缘上的绝缘侧部1062，所述绝缘侧部1062凸出于所述绝缘层1061表面，所述绝缘侧部1062位于所述第一金属侧部1072内侧壁上；第二金属层1051，位于所述绝缘层1061上，且所述第二金属层1051的侧壁与所述绝缘侧部1062接触。

[0099] 本发明实施例所提供的半导体结构中，所述绝缘层1061位于所述第一金属层1071和第二金属层1051之间，所述绝缘侧部1062位于所述第一金属侧部1072和第二金属层1051之间，从而所述绝缘结构106将所述第一金属结构107和第二金属结构105电隔离，所述第一金属结构107和第二金属结构105不易桥接，使得半导体结构具有优良的电学性能。

[0100] 本实施例中，所述衬底100包括介电材料层。所述半导体结构包括：第一电极103，位于衬底100中，所述第一电极103的顶面与所述第一金属层1071的底部相接触。

[0101] 本实施例中，所述介电材料层的底部可以形成有晶体管以及电阻结构等功能结构。其中，所述晶体管可以为NMOS晶体管和PMOS晶体管中的一种或两种，具体的，所述晶体管包括栅极结构(图中未示出)、位于栅极结构两侧的源漏掺杂区(图中未示出)等功能结构。

[0102] 所述介电材料层用于电隔离第一电极103。

[0103] 本实施例中，所述介电材料层的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)，有利于降低后段互连结构之间的寄生电容，进而有利于减小后段RC延迟。在其他实施例中，根据实际的工艺，所述介电材料层还可以为金属层间介电材料层(IMD)。

[0104] 第一电极103的底端与所述介电材料层底部的所述晶体管中的源漏掺杂区连接，所述第一电极103的顶端用于第一金属结构107电连接。

[0105] 本实施例中，所述第一电极103的材料为铜。在其他实施例中，所述第一电极的材料还可以为钴、钨等其他导电材料。

[0106] 本实施例中，以形成的半导体结构为磁性随机存取存储器为例，相应的，所述第一金属结构107为固定磁层。

[0107] 具体的，所述第一金属结构107的材料包括：FeCoB、CoFeTa、NiFe和FePt中的一种或多种。

[0108] 本实施例中，以形成的半导体结构为磁性随机存取存储器为例，相应的，所述绝缘结构106为隧穿势垒层。

[0109] 具体的，所述绝缘结构106的材料包括MgO、AlO、AlN或AlON。

[0110] 需要说明的是，以垂直于所述绝缘层1061侧壁的延伸方向为横向，所述绝缘侧部1062的横向尺寸不宜过小也不宜过大。若所述绝缘侧部1062的横向尺寸过小，所述绝缘侧部1062易存在薄弱区域，所述薄弱区域的所述绝缘侧部1062不能很好的电隔离第一金属结构107和第二金属结构105，导致半导体结构电学性能较差。若所述绝缘侧部1062的横向尺寸过大，会导致所述绝缘侧部1062的形成难度较大，相应的所述绝缘结构106的形成效率较低。本实施例中，以所述绝缘层1061的厚度为第一尺寸，以垂直于所述绝缘层1061侧壁的延伸方向为横向，所述绝缘侧部1062的横向尺寸为第二尺寸，所述第二尺寸为第一尺寸的
30％至90％。

[0111] 本实施例中，以形成的半导体结构为磁性随机存取存储器为例，相应的，所述第二金属层1051为磁自由层。

[0112] 具体的，所述第二金属层1051的材料包括：FeCoB、CoFeTa、NiFe和FePt中的一种或多种。

[0113] 需要说明的是，所述半导体结构还包括：第一介电层113，位于所述第一金属结构107的侧壁上；第二介电层109，位于所述第一介电层113之间的所述介电材料层上。

[0114] 所述第一介电层113为形成第一金属结构107的过程中，过刻蚀部分厚度的所述介电材料层时，形成在所述第一金属结构107侧壁上的。

[0115] 所述第二介电层109，用于和第一介电层113电隔离相邻的所述第一金属结构107。

[0116] 本实施例中，所述第一介电层113的材料和介电材料层的材料相同。

[0117] 本实施例中，所述第二介电层109的材料为氧化硅。

[0118] 需要说明的是，本实施例中，所述第二金属层1051的顶面和所述绝缘侧部1062的顶面以及所述第一金属侧部1072的顶面齐平。

[0119] 所述半导体结构还包括：介电结构111，位于所述第二金属层1051、绝缘侧部1062以及第一金属侧部1072上；第二电极112，贯穿所述介电结构111且与所述第二金属层1051的顶面接触。

[0120] 所述介电结构111用于电隔离第二电极112。

[0121] 本实施例中，所述介电结构111的材料为金属层间介电层(IMD)。具体的，所述金属层间介电层(IMD)的材料包括氧化硅、氮化硅层、和四乙氧基硅烷(TEOS)氧化物。

[0122] 所述第二电极层112为上电极，所述第二电极层112用于第二金属层1051与后续形成在第二金属层1051上的金属层电连接。

[0123] 本实施例中，所述第二电极层112的材料包括氮化钽(TaN)、钽(Ta)、钛(Ti)和氮化钛(TiN)中的一种或多种。本实施例中，所述第二电极层112为单层结构，所述第二电极层112的材料为钽。

[0124] 需要说明的是，所述介电结构111还形成在所述第一介电层113和第二介电层109上。

[0125] 相应的，本发明实施例还提供一种存储器，所述存储器包括本发明实施例提供的半导体结构。

[0126] 具体的，所述存储器包括：磁性随机存取存储器、相变存储器或阻变存储器，磁性随机存取存储器、相变存储器或阻变存储器均为MIM结构(Metal‑insulator‑metal，金属‑绝缘体‑金属结构)，相应的，包括第一金属结构、第二金属结构以及位于所述第一金属结构和第二金属结构之间的绝缘结构，所述绝缘结构将所述第一金属结构和第二金属结构电隔离，使得半导体结构具有优良的电学性能，相应地，所述存储器具有优良的电学性能。

[0127] 本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

[0128] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。