一种低功耗钳位电路

摘要

本发明提供低功耗钳位电路，包括：第一PMOS管的漏极与第二PMOS管的栅极连接；第二PMOS管的漏极、第三PMOS管的源极、第一NMOS管的栅极、第四NMOS管的源极连接至第一节点；第一PMOS管的源极与第二PMOS管的源极、第四NMOS管的漏极、第一NMOS管的漏极连接；第三PMOS管的栅极输入参考电压；第一NMOS管的源极、第三NMOS管的漏极分别连接至第二节点，第二节点为输出节点；第四NMOS管的栅极接入输入电压；由休眠模式切换到工作模式时第一NMOS管的栅极电压由输入电压与native NMOS管的阈值电压之差开始充电；第一NMOS管和所述第四NMOS管为native NMOS管；输出节点的电压下降时第一NMOS管提供驱动使输出节点的电压在预设电压以上。驱动管N0一直导通，钳位电路一直工作，避免VOUT在切换工作模式时出现过低现象。

权利要求

1.一种低功耗钳位电路，其特征在于，包括：

第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管；

所述第一PMOS管的漏极，与所述第二PMOS管的栅极连接；

所述第一PMOS管的源极，与所述第二PMOS管的源极、所述第四NMOS管的漏极、所述第一NMOS管的漏极连接；所述第二PMOS管的漏极、所述第三PMOS管的源极、所述第一NMOS管的栅极、所述第四NMOS管的源极分别连接至第一节点；所述第三PMOS管的漏极与所述第二NMOS管的漏极连接；所述第三PMOS管的栅极输入参考电压；

所述第一NMOS管的源极、所述第三NMOS管的漏极分别连接至第二节点，所述第二节点作为输出节点；所述第二NMOS管的栅极输入电源电压，所述第二NMOS管的源极接地；所述第三NMOS管的栅极接入NBIAS信号，所述第三NMOS管的源极接地；所述第四NMOS管的栅极接入输入电压；

其中，当由休眠模式切换到工作模式时，所述第一NMOS管的栅极电压由所述输入电压与native NMOS管的阈值电压之差开始充电；所述第一NMOS管和所述第四NMOS管为native NMOS管；当所述输出节点的电压下降时，所述第一NMOS管提供驱动，以使所述输出节点的电压在预设电压以上；

在休眠模式下：当所述第一NMOS管的栅极电压高于所述参考电压与PMOS管阈值电压之和时，所述第三PMOS管导通并将所述第一NMOS管的栅极电压钳位在所述参考电压与PMOS管阈值电压之和的区域，所述第四NMOS管自动关闭，所述输出节点的电压为：Vout＝VREF+Vtp‑Vtnt；

其中，Vout为所述输出节点电压；VREF为所述参考电压；Vtp为所述PMOS管阈值电压；Vtnt为native NMOS管阈值电压。

2.根据权利要求1所述的低功耗钳位电路，其特征在于：

所述输入电压，用于使得所述第一NMOS管的栅极电压处于所述输入电压与所述native NMOS管的阈值电压之差以上。

3.根据权利要求1～2中任一项所述的低功耗钳位电路，其特征在于：

所述第三NMOS管的栅极接入NBIAS信号，用于控制所述第三NMOS管提供偏置电流。

4.根据权利要求3所述的低功耗钳位电路，其特征在于：

所述第一PMOS管的漏极输出PBIAS信号，所述第二PMOS管的栅极接入所述PBIAS信号，用于控制所述第二PMOS管提供偏置电流。

5.根据权利要求4所述的低功耗钳位电路，其特征在于：

在休眠模式下，所述第一PMOS管控制所述第二PMOS管关闭；所述第三NMOS管关闭。

说明书

一种低功耗钳位电路

技术领域

[0001] 本发明涉及电路技术领域，尤指一种低功耗钳位电路。

背景技术

[0002] 现有的钳位电路，如图2所示，由一个参考电压(一般由带隙基准产生)，四个PMOS管，四个NMOS管组成。此钳位电路的输出要求是，工作模式下提供1.8V左右的输出电压，休眠模式下，提供介于1.2V到1.8V之间的输出电压。休眠模式下，输出电压在1.2V到1.8V的范围内都满足要求，但不能高压1.8V也不能低于1.2V。

[0003] 休眠模式下，驱动管N0栅极接地，VOUT由宽度较小的N4提供驱动，此时驱动能力很小，电压等于VDD2(1.2V)。工作模式下，驱动管N0栅极等于VREF+Vtp，VOUT电压等于VREF+Vtp‑Vtnt(Vtnt约等于0V，VOUT约等于1.8V)。在实现过程中，钳位电路从休眠模式切换到工作模式时，驱动管N0的栅极VGATE从GND开始往上充电，由于栅极电容很大而充电电流不能太大，VGATE充电到目标电压要较长时间。这段时间里，只有N4给VOUT提供一个很小的驱动，使VOUT没有足够的驱动能力，这样会出现VOUT被下拉过低的现象。

发明内容

[0004] 本发明的目的是提供一种低功耗钳位电路，通过本方案可以解决上述问题。

[0005] 本发明提供的技术方案如下：

[0006] 一种低功耗钳位电路，包括：

[0007] 第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管；

[0008] 所述第一PMOS管的漏极，与所述第二PMOS管的栅极连接；

[0009] 所述第一PMOS管的源极，与所述第二PMOS管的源极、所述第四NMOS管的漏极、所述第一NMOS管的漏极连接；所述第二PMOS管的漏极、所述第三PMOS管的源极、所述第一NMOS管的栅极、所述第四NMOS管的源极分别连接至第一节点；所述第三PMOS管的漏极与所述第二NMOS管的漏极连接；所述第三PMOS管的栅极输入参考电压；

[0010] 所述第一NMOS管的源极、所述第三NMOS管的漏极分别连接至第二节点，所述第二节点作为输出节点；所述第二NMOS管的栅极输入电源电压，所述第二NMOS管的源极接地；所述第三NMOS管的栅极接入NBIAS信号，所述第三NMOS管的源极接地；所述第四NMOS管的栅极接入输入电压；

[0011] 其中，当由休眠模式切换到工作模式时，所述第一NMOS管的栅极电压由所述输入电压与native NMOS管的阈值电压之差开始充电；所述第一NMOS管和所述第四NMOS管为native NMOS管；当所述输出节点的电压下降时，所述第一NMOS管提供驱动，以使所述输出节点的电压在预设电压以上。

[0012] 进一步优选地，在休眠模式下：当所述第一NMOS管的栅极电压高于所述参考电压与PMOS管阈值电压之和时，所述第三PMOS管导通并将所述第一NMOS管的栅极电压钳位在所述参考电压与PMOS管阈值电压之和的区域，所述第四NMOS管自动关闭，所述输出节点的电压为：Vout＝VREF+Vtp‑Vtnt；

[0013] 其中，Vout为所述输出节点电压；VREF为所述参考电压；Vtp为所述PMOS管阈值电压；Vtnt为nativeNMOS管阈值电压。

[0014] 进一步优选地，所述输入电压为1.2V，用于使得所述第一NMOS管的栅极电压处于所述输入电压与所述所述nativeNMOS管的阈值电压之差以上。

[0015] 进一步优选地，所述第三NMOS管的栅极接入NBIAS信号，用于控制所述第三NMOS管提供偏置电流。

[0016] 进一步优选地，所述第一PMOS管的漏极输出PBIAS信号，所述第二PMOS管的栅极接入所述PBIAS信号，用于控制所述第二PMOS管提供偏置电流。

[0017] 进一步优选地，在休眠模式下，所述第一PMOS管控制所述第二PMOS管关闭；所述第三NMOS管关闭。

[0018] 通过本发明提供的一种低功耗钳位电路至少可以实现以下技术效果：

[0019] 1.通过本发明使得驱动管N0一直导通，钳位电路一直工作，避免VOUT在不同工作模式切换时出现过低现象。

[0020] 2.钳位电路在休眠模式下不消耗工作电流也能实现钳位功能。

[0021] 3.钳位电路在休眠模式下的输出VOUT不是一个固定电压，而是一个电压范围。

附图说明

[0022] 下面将以明确易懂的方式，结合附图说明优选实施方式，对一种低功耗钳位电路的上述特性、技术特征、优点及其实现方式予以进一步说明。

[0023] 图1是本发明中一种低功耗钳位电路的一个实施例的原理图；

[0024] 图2是现有技术的一种低功耗钳位电路的原理图；

[0025] 图3是本发明中低电源电压的仿真结果示意图；

[0026] 图4是本发明中高电源电压的仿真结果示意图。

具体实施方式

[0027] 以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本申请。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

[0028] 应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。

[0029] 为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

[0030] 还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

[0031] 另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

[0032] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

[0033] 实施例一

[0034] 本发明的一个实施例，一种低功耗钳位电路，如图1所示，包括：

[0035] 第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管。

[0036] 示例性的，如图1所示，第一PMOS管为P1，第二PMOS管为P0，第三PMOS管为P2。第一NMOS管为N0、第二NMOS管为N1、第三NMOS管为N3、第四NMOS管为N4。

[0037] 所述第一PMOS管(P1)的漏极，与所述第二PMOS管(P0)的栅极连接。

[0038] 所述第一PMOS管(P1)的源极，与所述第二PMOS管(P0)的源极、所述第四NMOS管(N4)的漏极、所述第一NMOS管(N0)的漏极连接。

[0039] 所述第二PMOS管(P0)的漏极、所述第三PMOS管(P2)的源极、所述第一NMOS管(N0)的栅极、所述第四NMOS管(N4)的源极分别连接至第一节点。所述第三PMOS管(N3)的漏极与所述第二NMOS管(N1)的漏极连接；所述第三PMOS管(P2)的栅极输入参考电压(VREF)。

[0040] 所述第一NMOS管(N0)的源极、所述第三NMOS管(N3)的漏极分别连接至第二节点，所述第二节点作为输出节点(VOUT)。

[0041] 所述第二NMOS管(N1)的栅极输入电源电压(VDD)，所述第二NMOS管(N1)的源极接地(GND)。

[0042] 所述第三NMOS管(N3)的栅极接入NBIAS信号，所述第三NMOS管(N3)的源极接地(GND)。

[0043] 所述第四NMOS管(N4)的栅极接入输入电压(VDD2)。

[0044] 其中，当由休眠模式切换到工作模式时，所述第一NMOS管(N0)的栅极电压(VGATE)由所述输入电压(VDD2)与nativeNMOS管的阈值电压(Vtnt)之差开始充电。

[0045] 在本实施例中，所述第一NMOS管(N0)和所述第四NMOS管(N4)为nativeNMOS管。

[0046] 当所述输出节点(VOUT)的电压下降时，所述第一NMOS管(N0)提供驱动，以使所述输出节点(VOUT)的电压在预设电压以上。

[0047] 在本实施例中，对现有的钳位电路进行了优化，使得其一直工作，休眠模式不需要工作电流也能实现钳位功能，从而使VOUT在所有工作模式及其切换过程中有足够的驱动能力，电压不会出现过低现象。VOUT在休眠模式下不是一个固定值，而是被限制在一个电压范围内(1.2V到1.8V之间)。

[0048] 实施例二

[0049] 基于上述实施例，在本实施例中与上述实施例相同的部分就不一一赘述了，本实施例提供一种低功耗钳位电路，具体包括：

[0050] 在休眠模式下：当所述第一NMOS管(N0)的栅极电压(VGATE)高于所述参考电压(VREF)与PMOS管阈值电压(Vtp)之和时，所述第三PMOS管(P2)导通并将所述第一NMOS管(N0)的栅极电压(VGATE)钳位在所述参考电压(VREF)与PMOS管阈值电压(Vtp)之和的附近区域，所述第四NMOS管(N4)自动关闭，所述输出节点的电压为：Vout＝VREF+Vtp‑Vtnt。

[0051] 其中，Vout为所述输出节点电压；VREF为所述参考电压；Vtp为所述PMOS管阈值电压；Vtnt为nativeNMOS管阈值电压。

[0052] 具体的，所述输入电压为1.2V，用于使得所述第一NMOS管的栅极电压处于所述输入电压与所述所述nativeNMOS管的阈值电压之差以上。

[0053] 具体的，所述第三NMOS管的栅极接入NBIAS信号，用于控制所述第三NMOS管提供偏置电流。所述第一PMOS管的漏极输出PBIAS信号，所述第二PMOS管的栅极接入所述PBIAS信号，用于控制所述第二PMOS管提供偏置电流。在休眠模式下，所述第一PMOS管控制所述第二PMOS管关闭；所述第三NMOS管关闭。

[0054] 示例性的，休眠模式下，偏置电路的第二PMOS管(P0)和第三NMOS管(N3)关闭，当VGATE电压高于VREF+Vtp时，第三PMOS管(P2)导通，将VGATE钳位在VREF+Vtp附近，第四NMOS管(N4)会自动关闭，没有DC电流，此时VOUT等于VREF+Vtp‑Vtnt。其中，第二PMOS管(P0)和第三NMOS管(N3)提供偏置电流。

[0055] 当VGATE电压低于VDD2‑Vtnt时，第四NMOS管(N4)导通，将VGATE电压位在VDD2‑Vtnt附件，P2会自动关闭，也没有DC电流，此时VOUT等于VDD2‑Vtnt*2。

[0056] 休眠模式下，不消耗工作电流就能实现钳位功能。VOUT电压被限制在VDD2‑Vtnt*2到VREF+Vtp‑Vtnt范围内。

[0057] 其中，PMOS管的阈值电压：Vtp＝0.7V左右。第一NMOS管(N0)和第四NMOS管(N4)是native NMOS管，Vtnt是指native NMOS的阈值电压，在0V左右。

[0058] 第一PMOS管(P1)连接第二PMOS管(P0)栅极，控制第二PMOS管(P0)提供一个稳定的偏置电流。NBIAS是信号名，连接第三NMOS管(N3)的栅极，控制第三NMOS管(N3)提供一个稳定的偏置电流。

[0059] 示例性的，如图3、4所示，VOUT在休眠模式和工作模式以及模式切换时都保持稳定，没有过低的情况。图3为低电源电压的仿真结果示意图，图4为高电源电压的仿真结果示意图。

[0060] 在本实施例中，上电后驱动管N0一直导通，钳位电路一直工作，避免VOUT在不同工作模式切换时出现过低现象。钳位电路在有些模式下不需要工作电流也能实现钳位功能。钳位电路在有些工作模式下的输出VOUT不是一个固定电压，而是一个电压范围。

[0061] 本发明能在不增加功耗的基础上，使钳位电路在所有模式下都能工作，从而保证VOUT不会过低。

[0062] 所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各程序模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的程序模块完成，即将所述装置的内部结构划分成不同的程序单元或模块，以完成以上描述的全部或者部分功能。实施例中的各程序模块可以集成在一个处理单元中，也可是各个单元单独物理存在，也可以两个或两个以上单元集成在一个处理单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件程序单元的形式实现。另外，各程序模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。

[0063] 在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。

[0064] 本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

[0065] 在本申请所提供的实施例中，应该理解到，所揭露的系统，可以通过其他的方式实现。示例性的，以上所描述的实施例仅仅是示意性的，示例性的，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，示例性的，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性、机械或其他的形式。

[0066] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

[0067] 另外，在本申请各个实施例中的各功能单元可能集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

[0068] 应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。