半导体器件、集成电路产品以及制造方法

摘要

本发明提供一种半导体器件、集成电路产品以及制造方法，属于半导体器件技术领域。所述半导体器件包括：基体；第一掺杂区，形成于所述基体，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；第二掺杂区，形成于所述基体，所述第二掺杂区与所述源区的距离小于所述第二掺杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；互连层，具有导电性，与所述第二掺杂区和所述源区有接触。本发明可为半导体器件提供抗电磁干扰能力。

权利要求

1.一种半导体器件，其特征在于，该半导体器件包括：基体；

第一掺杂区，形成于所述基体，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；

第二掺杂区，形成于所述基体，所述第二掺杂区与所述源区的距离小于所述第二掺杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；

互连层，具有导电性，与所述第二掺杂区和所述源区有接触，该接触是欧姆接触；

该半导体器件还包括：

第三掺杂区，形成于所述基体，所述第三掺杂区与所述源区的距离大于所述第二掺杂区与所述源区的距离；

其中，所述互连层包括所述第三掺杂区的源极电压接触端。

2.根据权利要求1所述的半导体器件，其特征在于，所述第二掺杂区的边界与所述第一掺杂区的边界邻接。

3.根据权利要求2所述的半导体器件，其特征在于，所述第三掺杂区与所述第一掺杂区的边界有间隔。

4.根据权利要求1所述的半导体器件，其特征在于，所述互连层包括导体段；

所述导体段与所述第二掺杂区和所述源区接触，所述导体段用于形成等效电路连接；

所述等效电路连接为所述源区，通过所述导体段，与所述第二掺杂区、所述基体和所述源极电压接触端构成的连接。

5.根据权利要求1所述的半导体器件，其中所述基体为衬底，其特征在于，该半导体器件还包括：

阱区，形成于所述衬底；

第四掺杂区，形成于所述阱区，所述第四掺杂区为第二MOS的源区和漏区的掺杂区；

所述第二MOS为PMOS，所述第一MOS为NMOS。

6.根据权利要求1所述的半导体器件，其中所述基体为衬底的阱区，其特征在于，该半导体器件还包括：

第四掺杂区，形成于所述衬底，所述第四掺杂区为第二MOS的源区和漏区的掺杂区；

所述第二MOS为PMOS，所述第一MOS为NMOS。

7.一种半导体器件的制造方法，其特征在于，该制造方法包括：形成基体的第一掺杂区，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；

形成所述基体的第二掺杂区，所述第二掺杂区与所述源区的距离小于所述第二掺杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；

形成所述基体的第三掺杂区，所述第三掺杂区与所述源区的距离大于所述第二掺杂区与所述源区的距离；

形成导电的互连层，所述互连层与所述第二掺杂区和所述源区有接触，该接触是欧姆接触；

其中，所述形成导电的互连层，包括：形成所述第三掺杂区的源极电压接触端。

8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述形成所述基体的第二掺杂区，其中，

所述第二掺杂区的边界与所述第一掺杂区的边界邻接。

9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述形成所述基体的第三掺杂区，其中，

所述第三掺杂区与所述第一掺杂区的边界有间隔。

10.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述形成所述第二掺杂区和所述源区的欧姆接触，包括：形成导体段，所述导体段与所述第二掺杂区和所述源区接触，所述导体段用于形成等效电路连接；

所述等效电路连接为所述源区，通过所述导体段，与所述第二掺杂区、所述基体和所述源极电压接触端构成的连接。

11.根据权利要求7所述的半导体器件的制造方法，其中所述基体为衬底，其特征在于，在所述形成导电的互连层之前，该制造方法还包括：形成所述衬底的阱区；

形成所述阱区中的第四掺杂区，所述第四掺杂区为第二MOS的源区和漏区的掺杂区，所述第二MOS为PMOS，所述第一MOS为NMOS。

12.根据权利要求7所述的半导体器件的制造方法，其中所述基体为衬底的阱区，其特征在于，在所述形成导电的互连层之前，该制造方法还包括：形成所述衬底中的第四掺杂区，所述第四掺杂区为第二MOS的源区和漏区的掺杂区，所述第二MOS为PMOS，所述第一MOS为NMOS。

13.一种反相器，其特征在于，该反相器包括：P型衬底；

第一N型掺杂区，形成于所述P型衬底，用于形成NMOS的源区和漏区的掺杂区；

第一P型掺杂区，形成于所述P型衬底；

所述第一P型掺杂区与所述源区的距离小于所述第一P型掺杂区与所述漏区的距离；

互连层，具有导电性，与所述第一P型掺杂区和所述源区有接触，该接触是欧姆接触；

该反相器还包括：

第二P型掺杂区，形成于所述P型衬底，与所述源区的距离大于所述第一P型掺杂区与所述源区的距离；

其中，所述互连层中有所述第二P型掺杂区的源极电压接触端。

14.根据权利要求13所述的反相器，其特征在于，所述互连层包括：导体段，所述导体段与所述第一P型掺杂区和所述源区接触，所述导体段用于形成等效电路连接；

所述等效电路连接为所述源区，通过所述导体段，与所述第一P型掺杂区、所述P型衬底和所述源极电压接触端构成的连接。

15.根据权利要求13或14所述的反相器，其特征在于，该反相器还包括：N型阱区，形成于所述P型衬底；

第三P型掺杂区，形成于所述N型阱区，用于形成PMOS的源区和漏区的掺杂区；

第二N型掺杂区，形成于所述N型阱区；

所述互连层与所述第二N型掺杂区和所述PMOS的源极有接触；

所述互连层中有所述第二N型掺杂区的漏极电压接触端。

16.根据权利要求15所述的反相器，其特征在于，该反相器还包括：多晶硅共用栅，形成在所述P型衬底和所述N型阱区上，用于形成所述NMOS和所述PMOS的栅极，以及该反相器的输入端；

所述互连层与所述第三P型掺杂区和所述第一N型掺杂区有接触，用于形成所述NMOS的漏极和所述PMOS的漏极的连接以及该反相器的输出端。

17.一种版图结构，其特征在于，该版图结构包括：P型衬底；

第一N型有源区，形成于所述P型衬底，用于形成NMOS的源区和漏区；

第一P型有源区，形成于所述P型衬底；

所述第一P型有源区与所述源区的距离小于所述第一P型有源区与所述漏区的距离；

互连层，具有导电性，与所述第一P型有源区和所述源区有接触，该接触是欧姆接触；

该版图结构还包括：

第二P型有源区，形成于所述P型衬底，与所述源区的距离大于所述第一P型有源区与所述源区的距离；

其中，所述互连层中有所述第二P型有源区的源极电压接触端。

18.一种集成电路产品，该集成电路产品包括权利要求1至6中任意一项权利要求所述的半导体器件，或者

该集成电路产品包括权利要求13至16中任意一项权利要求所述的反相器，或者该集成电路产品包括权利要求17所述的版图结构。

说明书

半导体器件、集成电路产品以及制造方法

技术领域

[0001] 本发明涉及半导体器件技术领域，具体地涉及一种半导体器件、一种半导体器件的制造方法、一种反相器、一种版图结构、一种电子设备、一种集成电路产品和一种计算机
可读存储介质。

背景技术

[0002] 随着集成电路及相应的各类半导体器件特征尺寸的不断缩小，缩小的器件中很容易出现电磁损伤效应，该效应发生后常常导致器件受到实际损伤。

[0003] 目前，关于PN 结（p–n junction）和双极型晶体管（bipolar junction transistor，BJT）的损伤效应，行业内开展了一些研究。关于 MOSFET（Metal‑Oxide‑
Semiconductor Field‑Effect Transistor，记为MOSFET，简称MOS）器件损伤研究是对静电
损伤（Electrostatic discharge，ESD）开展的研究，然而对MOS器件的电磁损伤的研究还未
取得令人满意的进展，特别是对于CMOS（Complementary metal–oxide–semiconductor，
CMOS）器件，例如CMOS反相器的电磁损伤。而实际使用环境中，半导体器件很容易接触到电
磁干扰，在电磁干扰下，一些半导体器件会受损故障，并进一步导致集成电路或其他设备出
现系统性故障。因此，电磁损伤效应的研究对于集成电路及器件的电磁防护十分重要，需要
提供半导体器件的电磁干扰防护能力。

发明内容

[0004] 本发明的目的是提供一种半导体器件、集成电路产品以及制造方法，避免了半导体器件受电磁干扰导致的电磁损伤，进而突破同等工艺水平下半导体器件及产品的抗电磁
干扰瓶颈。

[0005] 为了实现上述目的，本发明实施例提供一种半导体器件，该半导体器件包括：

[0006] 基体；

[0007] 第一掺杂区，形成于所述基体，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；

[0008] 第二掺杂区，形成于所述基体，所述第二掺杂区与所述源区的距离小于所述第二掺杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；

[0009] 互连层，具有导电性，与所述第二掺杂区和所述源区有接触。

[0010] 具体的，该半导体器件还包括：

[0011] 第三掺杂区，形成于所述基体，所述第三掺杂区与所述源区的距离大于所述第二掺杂区与所述源区的距离。

[0012] 具体的，所述第二掺杂区的边界与所述第一掺杂区的边界邻接，所述第一掺杂区的该边界是与所述源区相邻的边界。

[0013] 具体的，所述第三掺杂区与所述第一掺杂区的边界有间隔，所述第一掺杂区的该边界是与所述漏区相邻的边界。

[0014] 具体的，所述互连层与所述第二掺杂区和所述源区的接触是欧姆接触；

[0015] 所述互连层包括所述第三掺杂区的源极电压接触端。

[0016] 具体的，所述互连层包括导体段；

[0017] 所述导体段与所述第二掺杂区和所述源区接触，所述导体段用于形成等效电路连接；

[0018] 所述等效电路连接为所述源区，通过所述导体段，与所述第二掺杂区、所述基体和所述源极电压接触端构成的连接。

[0019] 具体的，其中所述基体为衬底，该半导体器件还包括：

[0020] 阱区，形成于所述衬底；

[0021] 第四掺杂区，形成于所述阱区，所述第四掺杂区为第二MOS的源区和漏区的掺杂区；

[0022] 所述第二MOS为PMOS，所述第一MOS为NMOS。

[0023] 具体的，其中所述基体为衬底的阱区，该半导体器件还包括：

[0024] 第四掺杂区，形成于所述衬底，所述第四掺杂区为第二MOS的源区和漏区的掺杂区；

[0025] 所述第二MOS为PMOS，所述第一MOS为NMOS。

[0026] 本发明实施例提供一种半导体器件的制造方法，该制造方法包括：

[0027] 形成基体的第一掺杂区，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；

[0028] 形成所述基体的第二掺杂区，所述第二掺杂区与所述源区的距离小于所述第二掺杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；

[0029] 形成导电的互连层，所述互连层与所述第二掺杂区和所述源区有接触。

[0030] 具体的，在所述形成基体的第一掺杂区之后，且在形成导电的互连层之前，该制造方法还包括：

[0031] 形成所述基体的第三掺杂区，所述第三掺杂区与所述源区的距离大于所述第二掺杂区与所述源区的距离。

[0032] 具体的，所述形成所述基体的第二掺杂区，其中，

[0033] 所述第二掺杂区的边界与所述第一掺杂区的边界邻接，所述第一掺杂区的该边界是与所述源区相邻的边界。

[0034] 具体的，所述形成所述基体的第三掺杂区，其中，

[0035] 所述第三掺杂区与所述第一掺杂区的边界有间隔，所述第一掺杂区的该边界是与所述漏区相邻的边界。

[0036] 具体的，所述形成导电的互连层，包括：

[0037] 形成所述第二掺杂区和所述源区的欧姆接触；

[0038] 形成所述第三掺杂区的源极电压接触端。

[0039] 具体的，所述形成所述第二掺杂区和所述源区的欧姆接触，包括：

[0040] 形成导体段，所述导体段与所述第二掺杂区和所述源区接触，所述导体段用于形成等效电路连接；

[0041] 所述等效电路连接为所述源区，通过所述导体段，与所述第二掺杂区、所述基体和所述源极电压接触端构成的连接。

[0042] 具体的，其中所述基体为衬底，在所述形成导电的互连层之前，该制造方法还包括：

[0043] 形成所述衬底的阱区；

[0044] 形成所述阱区中的第四掺杂区，所述第四掺杂区为第二MOS的源区和漏区的掺杂区，

[0045] 所述第二MOS为PMOS，所述第一MOS为NMOS。

[0046] 具体的，其中所述基体为衬底的阱区，在所述形成导电的互连层之前，该制造方法还包括：

[0047] 形成所述衬底中的第四掺杂区，所述第四掺杂区为第二MOS的源区和漏区的掺杂区，

[0048] 所述第二MOS为PMOS，所述第一MOS为NMOS。

[0049] 本发明实施例提供一种反相器，该反相器包括：

[0050] P型衬底；

[0051] 第一N型掺杂区，形成于所述P型衬底，用于形成NMOS的源区和漏区的掺杂区；

[0052] 第一P型掺杂区，形成于所述P型衬底；

[0053] 所述第一P型掺杂区与所述源区的距离小于所述第一P型掺杂区与所述漏区的距离；

[0054] 互连层，具有导电性，与所述第一P型掺杂区和所述源区有接触。

[0055] 具体的，该反相器还包括：

[0056] 第二P型掺杂区，形成于所述P型衬底，与所述源区的距离大于所述第一P型掺杂区与所述源区的距离。

[0057] 具体的，所述互连层与所述第一P型掺杂区和所述源区的接触是欧姆接触；

[0058] 所述互连层中有所述第二P型掺杂区的源极电压接触端。

[0059] 具体的，所述互连层包括：

[0060] 导体段，所述导体段与所述第一P型掺杂区和所述源区接触，所述导体段用于形成等效电路连接；

[0061] 所述等效电路连接为所述源区，通过所述导体段，与所述第一P型掺杂区、所述P型衬底和所述源极电压接触端构成的连接。

[0062] 具体的，该反相器还包括：

[0063] N型阱区，形成于所述P型衬底；

[0064] 第三P型掺杂区，形成于所述N型阱区，用于形成PMOS的源区和漏区的掺杂区；

[0065] 第二N型掺杂区，形成于所述N型阱区；

[0066] 所述互连层与所述第二N型掺杂区和所述PMOS的源极有接触；

[0067] 所述互连层中有所述第二N型掺杂区的漏极电压接触端。

[0068] 具体的，该反相器还包括：

[0069] 多晶硅共用栅，形成在所述P型衬底和所述N型阱区上，用于形成所述NMOS和所述PMOS的栅极，以及该反相器的输入端；

[0070] 所述互连层与所述第三P型掺杂区和所述第一N型掺杂区有接触，用于形成所述NMOS的漏极和所述PMOS的漏极的连接以及该反相器的输出端。

[0071] 本发明实施例提供一种版图结构，该版图结构包括：

[0072] P型衬底；

[0073] 第一N型有源区，形成于所述P型衬底，用于形成NMOS的源区和漏区；

[0074] 第一P型有源区，形成于所述P型衬底；

[0075] 所述第一P型有源区与所述源区的距离小于所述第一P型有源区与所述漏区的距离；

[0076] 互连层，具有导电性，与所述第一P型有源区和所述源区有接触。

[0077] 再一方面，本发明实施例提供一种电子设备，该电子设备包括：

[0078] 至少一个处理器；

[0079] 存储器，与所述至少一个处理器连接；

[0080] 其中，所述存储器存储有能被所述至少一个处理器执行的指令，所述至少一个处理器通过执行所述存储器存储的指令，所述至少一个处理器通过执行所述存储器存储的指
令实现前述的方法。

[0081] 又一方面，本发明实施例提供一种集成电路产品，该集成电路产品包括前述的半导体器件，或者

[0082] 该集成电路产品包括前述的反相器，或者

[0083] 该集成电路产品包括前述的版图结构。

[0084] 又一方面，本发明实施例提供一种计算机可读存储介质，存储有计算机指令，当所述计算机指令在计算机上运行时，使得计算机执行前述的方法。

[0085] 本发明在半导体器件的MOS的源区附近形成导电类型相反的掺杂区（如第二掺杂区），并且源区和附近形成的掺杂区有导电的接触，在电磁干扰出现时，电磁干扰脉冲注入
MOS的源区，几乎同时也会注入该附近形成的掺杂区，使得源区附近的基体（如衬底或阱区）
的电位跟随注入电磁干扰脉冲的源区的电位改变，源区与基体的耗尽层偏压得到明显降
低，避免了大量载流子注入基体导致电磁损伤效应发生。并且，本发明不需要附加工艺步骤
和工艺条件，突破了同等工艺水平下半导体器件及产品的抗电磁干扰瓶颈。

[0086] 本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

[0087] 附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附
图中：

[0088] 图1 为本发明实施例的一种示例性反相器的剖面结构示意图；

[0089] 图2 为本发明实施例的一种示例性反相器的剖面结构示意图；

[0090] 图3 为本发明实施例的一种示例性反相器的剖面结构示意图；

[0091] 图4 为本发明实施例的示例性制造方法的重要步骤示意图；

[0092] 图5 为常规的反相器的剖面结构示意图；

[0093] 图6 为本发明实施例的一种示例性反相器的剖面结构示意图；

[0094] 图7 为电磁干扰下本发明实施例反相器与常规反相器的电流对比示意图；

[0095] 图8 为电磁干扰下本发明实施例反相器与常规反相器的峰值温度对比示意图；

[0096] 图9 为本发明实施例的一种示例性版图结构中衬底和阱区布置位置示意图；

[0097] 图10 为本发明实施例的一种示例性版图结构中有源区布置位置示意图；

[0098] 图11 为本发明实施例的一种示例性版图结构中多晶硅共用栅布置位置示意图；

[0099] 图12 为本发明实施例的一种示例性版图结构中P型注入掩膜区布置位置示意图；

[0100] 图13 为本发明实施例的一种示例性版图结构中N型注入掩膜区布置位置示意图；

[0101] 图14 为本发明实施例的一种示例性版图结构中接触孔布置位置示意图；

[0102] 图15 为本发明实施例的一种示例性版图结构中金属层布置位置示意图。

具体实施方式

[0103] 以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。

[0104] 为了分析器件受到电磁环境的干扰，可以找到在强电磁脉冲作用下器件内部的敏感位置（如源区）并分析其内部机理再进行器件加固。

[0105] 半导体器件基体是有掺杂的，基体与各个掺杂区容易形成多个寄生晶体管，半导体器件中电子与空穴复合的过程中，将产生基体电流，基体电流经过基体电阻，此时，在基
体电阻两端检测到电压降。当基体电流（例如源区受电磁干扰影响）或者基体电阻较大时，
基体电阻两端的压降就会很大，从而使得寄生晶体管的发射结处于正偏的状态，因此寄生
晶体管导通，其集电极将有电流流过，当寄生晶体管电流增益较大时，容易出现寄生晶体管
之间的持续的正反馈，因此，在MOS漏极电压端到源极电压端产生了大电流的流通路径，在
集成电路内部或器件形成热量堆积，最终造成电路或器件的损坏或烧毁。本发明实施例将
提供以上问题的解决方案。

[0106] 实施例1

[0107] 本发明实施例提供了半导体器件，该半导体器件可以包括：

[0108] 基体；第一掺杂区，形成于所述基体，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；第二掺杂区，形成于所述基体，所述第二掺杂区与所述源区的距离小于所述第二掺
杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；互连层，具有导电
性，与所述第二掺杂区和所述源区有接触。

[0109] 在一些具体实施中，基体是有掺杂的，例如，基体包括P型或N型衬底（Substrate，sub）或形成于衬底的阱区（Well）。相对基体，第一掺杂区（doped region）是被重掺杂的，且
第一掺杂区的导电类型可以与基体的导电类型相反；其中，需要说明的是，掺杂是将掺杂剂
添加至被掺杂的对象中，掺杂工艺可以包括扩散（Diffusion）工艺和/或离子注入（Ion 
implantation）工艺等；掺杂剂包括硼（B）、铟（In）等P型掺杂剂，此时空穴为被掺杂的对象
的多数载流子，导电类型相应地为P型；掺杂剂还包括砷（As）、磷（P）等N型掺杂剂，此时电子
为被掺杂的对象的多数载流子，导电类型相应地为N型；掺杂区是含特定浓度/浓度分布掺
杂剂离子的区域；“第一”、“第二”等术语提供区分性，不限定数量、顺序；源区是与MOS的源
极对应的基体上的区域，漏区是与MOS的漏极对应的基体上的区域，源区（的掺杂区）也即与
源极对应的掺杂区，漏区（的掺杂区）也即与漏极对应的掺杂区。

[0110] 在第一种示例中，基体可以是P型衬底（p‑sub），第一掺杂区是两个N+型掺杂区（简称N+区；“+”代表重掺杂、掺杂浓度高，“‑”代表轻掺杂、掺杂浓度低，仅为示例性的，掺杂浓
度可以基于具体应用产品选择不同掺杂浓度，例如P‑/N‑、P+/N+、P++/N++等，在一些情况
中，衬底可以是轻掺杂的），该两个N+区可以分别为第一MOS的源区的掺杂区和漏区的掺杂
区。在第二种示例中，基体可以是N型衬底（n‑sub）的P型阱区（p‑well），第一掺杂区是两个N
+掺杂区，该两个N+区可以分别为第一MOS的源区的掺杂区和漏区的掺杂区。在第三种示例
中，基体可以是P型衬底的N型阱区（n‑well），第一掺杂区是两个P+型掺杂区（简称P+区），该
两个P+区可以是分别为第一MOS的源区的掺杂区和漏区的掺杂区。可以理解的，以上示例并
不是限定的实施，可以根据工艺、产品需求有不同的选择和实施，例如双阱（Twin‑well）工
艺、三阱（Triple‑well）工艺下、阵列式器件产品等组合前述示例实施。

[0111] 第三掺杂区形成于基体，该第三掺杂区与第一MOS的源区的距离大于第二掺杂区与第一MOS的源区的距离。在前述第一种示例中，第二掺杂区可以是P+区，该P+区可以紧贴
与源区对应的N+区，即该P+区与该N+区的边界可以邻接，此外，P型衬底可以在形成第一掺
杂区之前形成有N型阱区，该P+区与N型阱区有间隔距离；第三掺杂区也可以是P+区。在一些
情况中，第三掺杂区、第一掺杂区和第二掺杂区在定位的方向上呈对齐排布，第二掺杂区记
为（相对第一掺杂区而言，或若第一掺杂区是矩形区域，则可以相对该矩形区域的中线而
言）右P+区，第三掺杂区记为左P+区，可以依次分别是左P+区、两个N+区（靠近第一掺杂区的
左边界的N+区可以是漏区的掺杂区，靠近其右边界的N+区可以是源区的掺杂区，左边界和
右边界可以是相对中线的前述矩形区域的两条边界线，此时，与所述源区相邻的边界可以
是该右边界，与所述漏区相邻的边界可以是该左边界）和右P+区，左P+区相距与第一MOS的
漏区对应的N+区有间隔距离，右P+区与第一MOS的源区对应的N+区邻接。值得注意的是，第
二掺杂区和第三掺杂区可以是掺杂的工艺步骤中完成，不需要附加工艺条件或增加工艺步
骤。在前述的第二种示例中和第三种示例中，适应地，第二掺杂区可以分别是P+区和N+区，
第三掺杂区可以分别是P+区和N+区。其中，紧贴或邻接是区域的指定边界（例如边界线）之
间刚好相互接触、或近似接触、或定位的相对距离小于等于指定的距离。间隔或间隔距离是
区域的指定边界之间定位的相对距离大于等于指定的距离。其他示例可以参照此处实施，
不再赘述。

[0112] 互连层的材料可以包括铝（Al）、铜（Cu）等金属、或合金、或其他含金属元素的导电材料，互连层可以通过沉积法形成于基体之上。互连层可以与所述第二掺杂区和所述源区
直接接触，形成的接触可以是欧姆接触（Ohmic Contact）。具体可以是，互连层还包括导体
段，该导体段，可适应产品的，与互连层中其他导体部分可以有接触，例如该导体段通过互
连层中其他导体部分接源极电压，该其他导体部分与该导体段，适应不同需求，可以是一体
的或各自成型的。该导体段可以形成在第二掺杂区和第一MOS的源区之上，且可具体地与第
二掺杂区和第一MOS的源区直接接触，该导体段可以起到形成等效电路连接的作用。

[0113] 在前述的第一种示例的基础上，第三掺杂区是衬底接头区（substrate tap，简记sub tap），互连层还可以包括衬底接头区的源极电压接触端，此时等效电路连接为第一MOS
的源区对应的N+区，通过导体段，与右P+区、P型衬底和源极电压接触端构成的连接，P型衬
底在等效电路连接中可以提供衬底电阻，即，在半导体器件受电磁干扰时，电磁脉冲注入源
区，也几乎同时会注入右P+区，耗尽层偏压将得到明显降低，显著抑制向衬底注入的电子，
半导体器件的衬底电阻不再为寄生晶体管提供压降，等效电路连接中衬底电阻与寄生晶体
管的等效放大电路分离。

[0114] 在图1的示例性半导体器件中，有P型衬底p‑sub和N型阱区n‑well，虚线框Y1内可形成有PMOS（P型MOS）的掺杂区和栅极等，P型衬底p‑sub上形成有栅极G，栅极G附近P型衬底
中有掺杂形成的两个N+区，分别是与NMOS（N型MOS，可为第一MOS）的漏极D对应的漏区和与
NMOS的源极S对应的源区，紧贴该源区还掺杂形成了一个P+区（即右P+区），以及另一个作为
衬底接头区sub tap的P+区（即左P+区），左P+区与漏区有间隔距离，互连层中源极电压接触
端接源极电压VSS；源区和其紧贴的P+区上形成有导体段M，该导体段M可以是金属线或金属
片等（导体段具体型是不作限定的），此时，形成了等效电路连接，该连接为源区通过导体段
M，与紧贴的P+区、P型衬底p‑sub和源极电压接触端构成的连接，可见P型衬底p‑sub的衬底
电阻RS与该半导体器件中寄生晶体管的放大电路分离。其中，本发明实施例中阴影区OX.可
以是氧化物；在一些情况中，本发明实施例衬底可以是半导体器件的部分衬底，如有多个衬
底的隔离工艺半导体器件。本发明实施例剖面结构示意图可以有未示出的结构、连接以及
接触等，例如导体段M还接源极电压、或通过互连层中其他导体部分接源极电压。

[0115] 在前述的第二种示例的基础上，第三掺杂区是P型阱区的接头区（well tap），互连层还可以包括P型阱区的源极电压接触端，此时等效电路连接为第一MOS的源区对应的N+
区，通过导体段，与右P+区、P型阱区和源极电压接触端构成的连接，P型阱区在等效电路连
接中可以提供阱区电阻。

[0116] 在图2的示例性半导体器件中，有N型衬底n‑sub和P型阱区p‑well，虚线框Y2内可形成有PMOS的掺杂区和栅极等（例如，双阱工艺时还可以形成N型阱区），P型阱区p‑well上
形成有栅极G，栅极G附近P型阱区p‑well有掺杂形成的两个N+区，分别是与NMOS（N型MOS，可
为第一MOS）的漏极D对应的漏区和与NMOS的源极S对应的源区，紧贴该源区还掺杂形成了一
个P+区（即右P+区），以及另一个作为阱区接头区well tap的P+区（即左P+区），左P+区与漏
区有间隔距离，互连层中源极电压接触端接源极电压VSS；源区和其紧贴的P+区上形成有导
体段M，该导体段M可以是金属线或金属片等，此时，形成了等效电路连接，该连接为源区通
过导体段M，与紧贴的P+区、P型阱区p‑well和源极电压接触端构成的连接，可见P型阱区p‑
well的阱区电阻RW与该半导体器件中寄生晶体管的放大电路分离。

[0117] 对于一些半导体器件的产品，在前述的第三种示例的基础上，第三掺杂区是N型阱区的接头区，互连层还可以包括N型阱区的漏极电压接触端，此时等效电路连接为第一MOS
的源区对应的P+区，通过导体段，与右N+区、N型阱区和漏极电压接触端构成的连接，N型阱
区在等效电路连接中可以提供阱区电阻。

[0118] 在图3的示例性半导体器件中，有P型衬底p‑sub和N型阱区n‑well，虚线框Y3内可形成有NMOS的掺杂区和栅极等，N型阱区n‑well上形成有栅极G，栅极G附近N型阱区n‑well
中有掺杂形成的两个P+区，分别是与PMOS的漏极D对应的漏区和与PMOS的源极S对应的源
区，紧贴该源区还掺杂形成了一个N+区（即右N+区），以及另一个作为阱区接头区well tap
的N+区（记为左N+区），左N+区与漏区有间隔距离，互连层中漏极电压接触端接漏极电压VDD；
源区和其紧贴的N+区上形成有导体段M，该导体段M可以是金属线或金属片等，此时，形成了
等效电路连接，该连接为源区通过导体段M，与紧贴的N+区、N型阱区n‑well和漏极电压接触
端构成的连接，可见P型阱区p‑well的阱区电阻RW与该半导体器件中寄生晶体管的放大电
路分离。

[0119] 值得同样注意的是，以上各个示例中，互连层中导体段也不需要附加工艺条件和工艺步骤，导体段形成可以在相同工艺条件下形成互连层的工艺步骤中。

[0120] 在大多数情况下，如前述示例，半导体器件可以包括多个MOS，多个MOS分别形成于衬底和阱区。在前述的第一种示例中，P型衬底中有形成的阱区，阱区中有形成的第四掺杂
区，第四掺杂区是第二MOS的源区和漏区的掺杂区，此时，第二MOS可为PMOS，第一MOS可为
NMOS，此时N型阱区有相应的阱区接头区（N+区），互连层中有漏极电压接触端（接漏极电压
VDD）。在前述的第二种示例中，N型衬底中有形成的第四掺杂区，第四掺杂区是第二MOS的源
区和漏区的掺杂区，此时，第二MOS可为PMOS，第一MOS可为NMOS，此时N型衬底有相应的衬底
接头区（N+区），互连层中有漏极电压接触端（接漏极电压VDD）。在前述的第三种示例中，P型
衬底中有形成的第四掺杂区，第四掺杂区是第二MOS的源区和漏区的掺杂区，此时，第二MOS
可为NMOS，第一MOS可为PMOS，此时P型衬底有相应的衬底接头区（P+区），互连层中有源极电
压接触端（接源极电压VSS），并在一些情况中，第二MOS可以按照前述第一种示例的方式进行
形成，也有相应的等效电路连接。可以理解的，PMOS和NMOS均有栅极，可以形成在阱区和衬
底的与相应MOS的源区和漏区对应的掺杂区之上，在一些情况中，两者栅极可以是共用栅
（极）。

[0121] 本发明实施例通过前述的半导体器件的结构形成等效电路连接，将基体电阻与寄生晶体管的放大电路的连接分离，消除了基体电阻与寄生晶体管形成的放大电路对半导体
器件的不良影响，同时在电磁干扰脉冲影响下改善了源区和基体之间的PN结耗尽层偏压，
避免大量载流子注入至基体造成损伤，不需要附加工艺步骤和工艺条件，突破了同等工艺
水平下半导体器件及产品的抗电磁干扰瓶颈。

[0122] 实施例2

[0123] 本发明实施例与实施例1属于同一发明构思，本发明实施例提供了半导体器件的制造方法，该制造方法可以包括：

[0124] 形成基体的第一掺杂区，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；

[0125] 形成所述基体的第二掺杂区，所述第二掺杂区与所述源区的距离小于所述第二掺杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；

[0126] 形成导电的互连层，所述互连层与所述第二掺杂区和所述源区有接触。

[0127] 在一些具体实施中，基体、掺杂区和互连层可以参照实施例1实施。示例地，基体可为P型衬底，P型衬底中形成了N型阱区，第一掺杂区可以是N型区，第一MOS可以是NMOS，第二
掺杂区可以是P型区，互连层可以与第二掺杂区和源区直接接触。其中，本发明实施例的掺
杂区是在特定工艺步骤之后形成的含特定浓度/浓度分布掺杂剂离子的区域。

[0128] 对于形成掺杂区的步骤顺序，一些掺杂区可以同步或先后地形成。示例地，在所述形成基体的第一掺杂区之后，且在形成导电的互连层之前，该制造方法还包括：形成所述基
体的第三掺杂区，所述第三掺杂区与所述源区的距离大于所述第二掺杂区与所述源区的距
离。其中，第三掺杂区可以是P型区，可以用于P型衬底的衬底接头区。

[0129] 进一步地，形成所述基体的第二掺杂区，其中，所述第二掺杂区的边界可以，具体地，与所述第一掺杂区的、所述源区相邻的边界邻接。形成所述基体的第三掺杂区，其中，所
述第三掺杂区与所述第一掺杂区的（且所述漏区相邻的）边界有间隔。形成导电的互连层，
包括：形成所述第二掺杂区和所述源区的欧姆接触；形成所述第三掺杂区的源极电压接触
端（接源极电压VSS）。形成所述第二掺杂区和所述源区的欧姆接触，包括：形成导体段，所述
导体段与所述第二掺杂区和所述源区接触，所述导体段用于形成等效电路连接；所述等效
电路连接为所述源区，通过所述导体段，与所述第二掺杂区、所述基体和所述源极电压接触
端构成的连接。

[0130] 在N型阱区中，形成第四掺杂区，所述第四掺杂区为第二MOS的源区和漏区的掺杂区，第四掺杂区可以为P型区，所述第二MOS为PMOS，所述第一MOS为NMOS。如前述，在一些情
况中，基体也可以为N型衬底的P型阱区，在N型衬底中，形成第四掺杂区，所述第四掺杂区为
第二MOS的源区和漏区的掺杂区，第四掺杂区可以为P型区，所述第二MOS为PMOS，所述第一
MOS为NMOS，此时N型阱区有相应的阱区接头区（N+区），互连层中有漏极电压接触端（接漏极
电压VDD）。

[0131] 基于前述实施例，在一种示例性的制造方法中，如图4，可以采用自对准工艺。该制造方法可以包括：

[0132] S1）通过N型离子注入在P型衬底中形成N型阱区；

[0133] S2）在N型阱区形成之后，通过场氧层定位得到多个有源区；

[0134] S3）生长栅氧化层，在栅氧化层生长完成后，淀积形成跨接在场氧层上多晶硅栅；

[0135] S4）通过掩膜指定的有源区和离子注入形成N型掺杂区和P型掺杂区，该N型掺杂区包括P型衬底中的第一掺杂区和N型阱区中的阱区接头区，该P型掺杂区包括N型阱区中的第
四掺杂区和P型衬底中的第二掺杂区、第三掺杂区；

[0136] S5）在P型衬底和N型阱区之上形成互连层，该互连层中包括源极电压接触端、漏极电压接触端和导体段。

[0137] 具体的，步骤S4），可以包括：

[0138] 掩膜指定的有源区，其中，此指定的有源区包括拟进行P型离子注入的有源区；

[0139] 进行N型离子注入，形成N型掺杂区；

[0140] 掩膜指定的有源区，其中，此指定的有源区包括已进行N型离子注入的有源区；

[0141] 进行P型离子注入，形成P型掺杂区。

[0142] 可以理解的，前述制造方法可以还包括蚀刻、清洗、烘干等其他步骤。

[0143] 实施例3

[0144] 本发明实施例与实施例1至2属于同一发明构思，本发明实施例提供了反相器，该反相器是CMOS反相器，也是前述实施例1半导体器件的一种，CMOS反相器是集成电路中重要
的基本单元。该反相器可以包括：

[0145] P型衬底；

[0146] 第一N型掺杂区，形成于所述P型衬底，用于形成NMOS的源区和漏区的掺杂区；

[0147] 第一P型掺杂区，形成于所述P型衬底；

[0148] 所述第一P型掺杂区与所述源区的距离小于所述第一P型掺杂区与所述漏区的距离；

[0149] 互连层，具有导电性，与所述第一P型掺杂区和所述源区有接触。

[0150] 在一些具体实施中，第一N型掺杂区可以是N+区，第一P型掺杂区可以是P+区，互连层与所述第一P型掺杂区和所述源区可以是直接接触。

[0151] 具体的，该反相器还包括：

[0152] 第二P型掺杂区，形成于所述P型衬底，与所述源区的距离大于所述第一P型掺杂区与所述源区的距离。第二P型掺杂区可以是P+区，并可以是P型衬底的衬底接头区。

[0153] 具体的，所述互连层与所述第一P型掺杂区和所述源区的接触是欧姆接触；所述互连层中有所述第二P型掺杂区的源极电压接触端。

[0154] 具体的，所述互连层包括：

[0155] 导体段，所述导体段与所述第二掺杂区和所述源区接触，所述导体段用于形成等效电路连接；

[0156] 所述等效电路连接为所述源区，通过所述导体段，与所述第一P型掺杂区、所述P型衬底和所述源极电压接触端构成的连接。

[0157] 具体的，该反相器还包括：N型阱区，形成于所述P型衬底；

[0158] 第三P型掺杂区，形成于所述N型阱区，用于形成PMOS的源区和漏区的掺杂区；第二N型掺杂区，形成于所述N型阱区；所述互连层与所述第二N型掺杂区和所述PMOS的源区有接
触；所述互连层中有所述第二N型掺杂区的漏极电压接触端。第三P型掺杂区可以是P+区，第
二N型掺杂区可以是N型阱区的阱区接头区。

[0159] 具体的，该反相器还包括：

[0160] 多晶硅共用栅，形成在所述P型衬底和所述N型阱区上，用于形成所述NMOS和所述PMOS的栅极，以及该反相器的输入端；

[0161] 所述互连层与所述第三P型掺杂区和所述第一N型掺杂区有接触，用于形成所述NMOS的漏极和所述PMOS的漏极的连接以及该反相器的输出端。

[0162] 对于常规的CMOS反相器，如图5，电子与空穴复合的过程中，将产生衬底电流，衬底电流经过衬底的电阻RS，此时，在RS两端检测到电压降。当衬底电流或者RS较大时，RS两端的
压降就会很大，从而使得（寄生晶体管，横向BJT）Q1的发射结处于正偏的状态，因此Q1导通，
其集电极电流流过（寄生晶体管，纵向BJT）Q2，使得Q2也导通。当寄生晶体管Q1和 Q2的共基
电流增益求乘积的结果超过1时，两个寄生晶体管之间的正反馈将持续下去，因此，在漏极
电压端VDD到源极电压端VSS产生了大电流的流通路径，形成闩锁效应，反相器正常工作时的
静态功耗很低，但是闩锁效应会使集成电路或器件功耗迅速增大，同时在电路或器件内部
形成热量堆积，最终造成电路或器件的损坏或烧毁。

[0163] 由前述的反相器的闩锁效应的基本形成条件可知，减小电阻 RS和 RW，降低寄生三极管的电流放大倍数βNPN、βPNP，可有效地提高抗闩锁的能力。因此，常规的反相器加固方案
中，会增大横向寄生三极管基区宽度，即增大NMOS源区、漏区，与阱边界的距离，从而减小寄
生管的电流增益，提高闩锁效应触发电压，或者是分配N阱接VDD和P型衬底接地的引线孔以
尽量减小衬底和阱的等效电阻RS和RW，主要关注在于降低触发闩锁效应相关的寄生参数的
影响。而，本发明实施例中，在不增加附加工艺步骤条件下，不仅能降低寄生参数（如衬底电
阻RS和阱区电阻RW）的影响，而且能避免强电磁脉冲干扰时注入衬底的电子，达到了抑制闩
锁效应的目的。

[0164] 在本发明实施例的一种公开的CMOS反相器中，如图6，该CMOS反相器包括：

[0165] P型衬底p‑sub，该P型衬底p‑sub中形成的N型阱区n‑well；

[0166] 多晶硅共用栅G，形成在P型衬底p‑sub和N型阱区n‑well之上，用于形成所述NMOS和所述PMOS的栅极，以及该反相器的输入端；

[0167] 两个N型掺杂区，相对多晶硅共用栅G在P型衬底p‑sub的位置，形成在P型衬底p‑sub中，用于作为NMOS的源区和漏区的掺杂区，距离N型阱区n‑well更近的N型掺杂区可以用
于作为该源区的掺杂区；

[0168] 一个N型掺杂区，形成在N型阱区n‑well中，用于作为阱区接头区well tap；

[0169] P型衬底p‑sub中的两个P型掺杂区，其中一者与NMOS的源区对应的N型掺杂区紧贴，另一者相距该源区更远且与该NMOS的漏区有间隔，另一者作为P型衬底p‑sub的衬底接
头区sub tap；

[0170] 互连层，该互连层包括源极电压接触端（在衬底接头区sub tap之上，接源极电压VSS）、漏极电压接触端（在阱区接头区well tap之上，接漏极电压VDD）和导电段M；

[0171] 导电段M与相互紧贴的N型掺杂区和P型掺杂区（即导电类型相反的掺杂区的一种示例）形成欧姆接触；

[0172] N型阱区n‑well中的两个P型掺杂区，相对多晶硅共用栅G在N型阱区n‑well的位置，用于作为PMOS的源区和漏区的掺杂区，该源区的掺杂区通过互连层接漏极电压VDD，该漏
区的掺杂区通过互连层与NMOS的漏区的掺杂区连接且用于该反相器的输出端。前述的掺杂
区可以是重掺杂的掺杂区。

[0173] 本发明实施例将NMOS的源区，相对于其漏区，调整至距离衬底接头区更远的位置，在紧贴着源区处形成一个P+区，源区与该P+区通过互连层中导体段（例如，可以是金属线）
形成欧姆接触。在该结构中，形成了等效电路连接，该连接是NMOS的源区通过欧姆接触到达
P+区，然后再到衬底和衬底电压接触端。如此，横向寄生NPN晶体管的基极和发射极之间的
分流电阻RS将不存在于寄生晶体管的放大电路之中，消除了其对闩锁效应的影响。

[0174] 在图6的反相器的基础上，如图7，可以看出在工作电压为1.5V，NMOS的源极输入的正弦脉冲宽度为10ns，频率为1GHz，幅值为1.5V的电磁干扰条件下，本发明实施例反相器结
构（即图7实线表示的加固结构）在电磁干扰下NMOS的源极电流相比常规结构下降了十倍以
上，大量减少了注入到衬底中的电子。如图8，电磁脉冲（图8中箭头指向电压轴的实线，在
10ns之内呈周期性变化而10ns之后呈0V）作用的10ns时间内，本发明实施例的反相器内峰
值温度（图8中箭头指向温度轴的实线）维持在310K以下，而常规结构的反相器内峰值温度
（图8中虚线表示，且以温度轴为参考）随着注入时间增大不断上升，最高达到336K。在电磁
脉冲作用结束后，常规结构的反相器由于发生闩锁效应，导致PMOS的源区到NMOS的源区这
一条电源到地的回路上产生很大的电流密度，常规结构的反相器内峰值温度不断上升，随
着时间推进最终会导致常规结构的反相器烧毁。而本发明实施例的反相器在电磁脉冲作用
结束后，器件内峰值温度逐渐下降到正常工作温度，反相器恢复正常工作。

[0175] 本发明实施例中，NMOS源区与紧贴的P+区通过互连层中互连金属线形成欧姆接触，当有强电磁脉冲注入NMOS源区时，也会注入紧贴的P+区，使得NMOS源区附近的衬底电位
随着NMOS源区电位改变，降低了NMOS源区与衬底形成的PN结的耗尽层偏压，减少了注入衬
底的电子，抑制闩锁效应的发生，从而突破了同等工艺水平的CMOS反相器的抗电磁干扰瓶
颈。

[0176] 实施例4

[0177] 本发明实施例与实施例1至3属于同一发明构思，本发明实施例提供了版图结构，可以是实施例3中反相器或相应半导体器件的版图结构，该版图结构包括：P型衬底；第一N
型有源区，形成于所述P型衬底（且位于所述P型衬底中的N型阱区之外），用于形成NMOS的源
区和漏区；第一P型有源区，形成于所述P型衬底；所述第一P型有源区与所述源区的距离小
于所述第一P型有源区与所述漏区的距离；具体的，所述第一P型有源区处P型注入掩膜区的
边界与所述第一N型有源区处N型注入掩膜区的边界邻接；互连层，具有导电性，与所述第一
P型有源区和所述源区有接触，该接触是欧姆接触。其中，P型注入掩膜区是在N型离子注入
工艺步骤中在该P型注入掩膜区之外的区域会被N型离子注入；N型注入掩膜区是在P型离子
注入工艺步骤中在该N型注入掩膜区之外的区域会被P型离子注入。掩膜区的区域尺寸大小
大于相应的有源区的区域尺寸大小，适应实施的工艺可有一些参考尺寸。掩膜区的区域尺
寸大小可以适应工艺作为实施例1中相应位置的掺杂区的区域尺寸大小的一种选择，在掩
膜区内且在相应的有源区外是不会被离子注入的（可以是衬底的掺杂浓度等特定浓度）而
该有源区内是重掺杂浓度，此时的掺杂区可视为呈浓度分布的区域。

[0178] 在本发明实施例公开的一种示例性版图结构中，如图9，该版图结构100包括P型衬底101，P型衬底101中形成有N型阱区102，以下图10至图15（后一图在前一图的基础上）将按
照一种示例性的版图绘制顺序介绍本发明实施例的版图结构的各个部分，该绘制顺序不是
限定的顺序且可以有其他合适的绘制顺序，不代表该反相器的工艺制造顺序，以下“形成”
术语在本发明实施例中可理解为绘制形成。

[0179] 进一步地，如图10，分别在P型衬底101中和N型阱区102中定位NMOS和PMOS的源区、漏区，以及阱区接头区、衬底接头区和紧贴的掺杂区等区域位置，分别形成第一有源区103、
第二有源区104、第三有源区105、第四有源区106和第五有源区107。

[0180] 进一步地，如图11，在第一有源区103和第五有源区107上形成多晶硅共用栅108，用于反相器的输入端。在一些情况中，第一有源区103和第五有源区107的对称轴可以在同
一直线上，多晶硅共用栅108也可以在该直线上。多晶硅共用栅108将第一有源区103的可注
入区域分为左区域和右区域，从而在掺杂步骤之后，左区域（与第三有源区105的相对距离
更小）可为NMOS的漏区，右区域（与第三有源区105的相对距离更大）可为NMOS的源区。同理，
多晶硅共用栅108将第五有源区107分为两个可注入区域，并相应形成PMOS的源区（右）和漏
区（左）。

[0181] 进一步地，如图12，在第二有源区104位置形成第一P型注入掩膜区109（此时可为版图标识区，工艺上可以参照实施例2），同理，形成第二P型注入掩膜区110、第三P型注入掩
膜区111，从而在N型离子注入工艺步骤中能够在第一有源区103的位置区域可以得到前述
的第一N型有源区，在第四有源区106的位置区域得到第二N型有源区。

[0182] 进一步地，如图13，在第一有源区103位置形成第一N型注入掩膜区112（此时可为版图标识区，工艺上可以参照实施例2，第一P型注入掩膜区109、第二P型注入掩膜区110、第
三P型注入掩膜区111在版图结构中仍需保留，以逐步形成完整的版图结构），同理，形成第
二N型注入掩膜区113，从而在P型离子注入工艺步骤中能够在第二有源区104的位置区域可
以得到前述的第一P型有源区，在第三有源区105、第五有源区107的位置区域分别得到另两
个P型有源区。相对于第一N型注入掩膜区112，第一P型注入掩膜区109于右侧，第二P型注入
掩膜区110于左侧，且第一P型注入掩膜区109与第一N型注入掩膜区112紧贴，第二P型注入
掩膜区110与第一N型注入掩膜区112有间隔距离。第二P型注入掩膜区110、第一N型注入掩
膜区112、第一P型注入掩膜区109在定位的方向上可以有尺寸对齐，且该定位的方向可以与
N型阱区102的边界（如长或宽）的直线方向平行。

[0183] 进一步地，如图14，在前述各个有源区形成接触孔（例如黑色矩形小块114）。如图15，形成互连层，此时互连层可以是金属层，金属层包括用于与漏极电压或电源连接的第一
金属段115（漏极电压接触端可以视为是第四有源区106上的部分金属）、用于与源极电压连
接或接地的第二金属段116（源极电压接触端可以视为是第三有源区105上的部分金属）、用
于前述的欧姆接触的第三金属段117（前述各个实施例中导体段的一种实现方式）以及用于
反相器的输出端的第四金属段118。其中，若以第二金属段116的位置区域为该版图结构的
下方，以第一金属段115的位置区域为该版图结构的上方，第三金属段117可以呈矩形区域，
该矩形区域的下边界（线的投影）可以与第一有源区103的下边界（线）所在直线或第二有源
区104的下边界所在直线紧邻。由于附图15中第三金属段117和第二金属段116是以一体方
式形成，则该矩形区域的下边界未单独示出。

[0184] 实施例5

[0185] 本发明实施例与实施例1至4属于同一发明构思，本发明实施例提供了集成电路产品，该集成电路产品包括实施例1中的半导体器件，或者

[0186] 该集成电路产品包括实施例3中的反相器，或者

[0187] 该集成电路产品包括实施例4中的版图结构。

[0188] 在一些具体实施中，集成电路产品可以还包括产品封装，产品封装例如芯片封装，集成电路产品可以是含前述半导体器件、反相器等芯片。在一些情况中，集成电路产品可以
还包括知识产权核封装，集成电路产品也可以是含与版图结构对应的数据的知识产权核
（软件模块或硬件介质），该知识产权核可以是稳定存在于机器可读的数据存储介质中，也
可以是制成的掩膜。

[0189] 实施例6

[0190] 本发明实施例与实施例1至5均属于同一发明构思，本发明实施例提供了电子设备和计算机可读存储介质。

[0191] 电子设备旨在表示各种形式的具备指令处理能力和计算能力的设备。存储器存储有能被至少一个处理器执行的指令，至少一个处理器通过执行所述存储器存储的指令实现
前述实施例中的方法。

[0192] 计算机可读存储介质可以被配置有计算机程序，所述计算机程序在被处理器执行时实现前述实施例中的方法。

[0193] 以上结合附图详细描述了本发明实施例的可选实施方式，但是，本发明实施例并不限于上述实施方式中的具体细节，在本发明实施例的技术构思范围内，可以对本发明实
施例的技术方案进行多种简单变型，这些简单变型均属于本发明实施例的保护范围。

[0194] 另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施例对
各种可能的组合方式不再另行说明。

[0195] 本领域技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序存储在一个存储介质中，包括若干指令用以使得单
片机、芯片或处理器（processor）执行本申请各个实施例所述方法的全部或部分步骤。而前
述的电子设备可包括集成电路、晶体管等元件的各种集成（如微控制器MCU，micro‑
controller unit；片上系统SoC，System on Chip）形式的指令处理设备，前述的存储介质
可包括：U盘、移动硬盘、只读存储器（ROM，Read‑Only Memory）、随机存取存储器（RAM，
Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质，计算机（机器）可
读存储介质可以是非瞬时的。

[0196] 此外，本发明实施例的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明实施例的思想，其同样应当视为本发明实施例所公开的内容。