时钟数据发送电路、接收电路、恢复电路和方法

摘要

本申请公开了一种时钟数据发送电路、接收电路、恢复电路和方法，涉及时钟数据恢复的技术领域，所述发送电路包括：数据编码器，其用于接收用户数据、用户时钟和参考时钟，根据所述参考时钟的沿信息，按照设定的编码规则对所述用户数据进行编码，使得编码后的数据上隐藏有所述用户时钟的信息且编码前后的数据长度相同；并串行转换器，其被配置为串化处理编码后的数据；单端转差分电路，其被配置为将串化后的数据进行单端转差分，输出供能恢复出所述用户数据和所述用户时钟的差分信号。本申请无需布置时钟线，节省时钟线简化布线复杂程度，也不需额外对用户时钟进行单独处理，计算代码量小，并能够可靠地实现时钟数据的恢复。

权利要求

1.一种时钟数据恢复电路，其特征在于，包括时钟数据发送电路和时钟数据接收电路；

所述发送电路包括：

数据编码器，其用于接收用户数据、用户时钟和参考时钟，根据所述参考时钟的沿信息，按照设定的编码规则对所述用户数据进行编码，使得编码后的数据上隐藏有所述用户时钟的信息且编码前后的数据长度相同；其中，所述编码后的数据的所有上升沿对应所述用户时钟的所有上升沿，所述编码规则包括二进制“1”编码为二进制“1110”，二进制“0”编码为二进制“1000”；

并串行转换器，其被配置为串化处理编码后的数据；

单端转差分电路，其被配置为将串化后的数据进行单端转差分，输出供能恢复出所述用户数据和所述用户时钟的差分信号；

所述时钟数据接收电路包括：

差分转单端电路，其用于接收所述差分信号，并从所述差分信号中还原出两路单端数据；

锁相环，其用于对一路还原后的数据进行上升沿提取得锁相环输出时钟；

反相器，其用于翻转所述锁相环输出时钟得到采样时钟，也即用户时钟；

数据采样单元，其被配置为接收另一路还原后的数据，并在所述采样时钟的上升沿采集该数据解码得到用户数据。

2.如权利要求1所述的时钟数据恢复电路，其特征在于，若所述沿信息为上升沿和下降沿，所述参考时钟的时序周期为所述用户时钟的一半，所述数据编码器包括两个输出端，所述发送电路还包括：

在参考时钟阈下进行双沿采样的ODDR模块，其两个输入端各通过一个所述并串行转换器与所述数据编码器的两个输出端对应相连，一个输出端与所述单端转差分电路的输入端相连。

3.如权利要求1所述的时钟数据恢复电路，其特征在于，若所述沿信息为上升沿，所述参考时钟的时序周期为所述用户时钟的四分之一。

4.如权利要求1所述的时钟数据恢复电路，其特征在于，所述数据编码器、并串行转换器、单端转差分电路集成于第一FGPA芯片上；和/或所述单端转差分电路包括被配置为输出LVDS差分信号的差分信号输出缓冲器OBUFDS。

5.如权利要求1所述的时钟数据恢复电路，其特征在于，所述差分转单端电路、锁相环、反相器和数据采样单元集成于第二FPGA芯片上；和/或所述差分转单端电路包括被配置为接收LVDS差分信号的差分信号输入缓冲器IBUFDS。

6.一种时钟数据恢复方法，其特征在于，包括以下步骤：接收用户数据、用户时钟和参考时钟；

根据所述参考时钟的沿信息，按照设定的编码规则对所述用户数据进行编码，使得编码后的数据上隐藏有所述用户时钟的信息且编码前后的数据长度相同；其中，所述编码后的数据的所有上升沿对应所述用户时钟的所有上升沿，所述编码规则包括二进制“1”编码为二进制“1110”，二进制“0”编码为二进制“1000”；

串化处理编码后的数据；

将串化后的数据进行单端转差分，输出差分信号；

接收所述差分信号，并从所述差分信号中还原出两路单端数据；

对一路还原后的数据进行上升沿提取得到锁相环输出时钟；

翻转所述锁相环输出时钟得到采样时钟，也即用户时钟；

接收另一路还原后的数据，并在所述采样时钟的上升沿采集该数据解码得到用户数据。

说明书

时钟数据发送电路、接收电路、恢复电路和方法

技术领域

[0001] 本申请涉及时钟数据恢复的技术领域，特别涉及一种时钟数据发送电路、接收电路、恢复电路和方法。

背景技术

[0002] 在数据传输技术中，传统的低电压差分信号LVDS（Low‑Voltage Differential Signaling）传输技术需要至少一组数据差分线和对应组时钟差分线以通过时钟去采样传
输数据，也就是说传统的LVDS传输技术需要同时传输时钟信号和数据信号。可以看出，若传
统的LVDS传输技术应用在多路LVDS支路系统或者复杂的系统集成中，则需要非常苛刻地要
求时钟布线，且LVDS时钟布线复杂也容易导致延迟问题。

[0003] 随着技术的发展，出现了串行器/解串器SERDES技术，该SERDES技术使得物理链路传输距离更远且更为简单高效。在SERDES技术的远距离传输中，具有一项关键技术——时
钟数据恢复技术CDR（clock data recovery）。

[0004] 然而在实践中，若在SERDES技术中应用时钟数据恢复技术一方面开发复杂产生了较高的应用成本，另一方面在对传输速率要求不高的系统从传统的低电压差分信号传输技
术过渡到SERDES技术时也会存在开发难和研发成本难控制的弊端。

发明内容

[0005] 本申请实施例提供了一种时钟数据发送电路、接收电路、恢复电路和方法，以解决相关技术中在SERDES技术上的时钟数据恢复技术CDR的开发难度高且成本高昂的技术问
题。

[0006] 第一方面，提供了一种时钟数据发送电路，所述发送电路包括：

[0007] 数据编码器，其用于接收用户数据、用户时钟和参考时钟，根据所述参考时钟的沿信息，按照设定的编码规则对所述用户数据进行编码，使得编码后的数据上隐藏有所述用
户时钟的信息且编码前后的数据长度相同；

[0008] 并串行转换器，其被配置为串化处理编码后的数据；

[0009] 单端转差分电路，其被配置为将串化后的数据进行单端转差分，输出供能恢复出所述用户数据和所述用户时钟的差分信号。

[0010] 一些实施例中，所述编码后的数据的所有上升沿对应所述用户时钟的所有上升沿。

[0011] 一些实施例中，所述编码规则包括二进制“1”编码为二进制“1110”，二进制“0”编码为二进制“1000”。

[0012] 一些实施例中，若所述沿信息为上升沿和下降沿，所述参考时钟的时序周期为所述用户时钟的一半，所述数据编码器包括两个输出端，所述发送电路还包括：

[0013] 在参考时钟阈下进行双沿采样的ODDR模块，其两个输入端各通过一个所述并串行转换器与所述数据编码器的两个输出端对应相连，一个输出端与所述单端转差分电路的输
入端相连。

[0014] 一些实施例中，若所述沿信息为上升沿，所述参考时钟的时序周期为所述用户时钟的四分之一。

[0015] 一些实施例中，所述数据编码器、并串行转换器、单端转差分电路集成于第一FGPA芯片上；和/或

[0016] 所述单端转差分电路包括被配置为输出LVDS差分信号的差分信号输出缓冲器OBUFDS。

[0017] 第二方面，还提供了一种时钟数据接收电路，包括：

[0018] 差分转单端电路，其用于接收供能恢复出用户数据和用户时钟的差分信号，并从所述差分信号中还原出两路单端数据；其中，所述差分信号对应的单端数据上隐藏有所述
用户时钟的信息且所述单端数据与所述用户数据长度相同；

[0019] 锁相环，其用于对一路还原后的数据进行上升沿提取得锁相环输出时钟；

[0020] 反相器，其用于翻转所述锁相环输出时钟得到采样时钟，也即用户时钟；

[0021] 数据采样单元，其被配置为接收另一路还原后的数据，并在所述采样时钟的上升沿采集该数据解码得到用户数据。

[0022] 一些实施例中，所述差分转单端电路、锁相环、反相器和数据采样单元集成于第二FPGA芯片上；和/或

[0023] 所述差分转单端电路包括被配置为接收LVDS差分信号的差分信号输入缓冲器IBUFDS。

[0024] 第三方面，还提供了一种时钟数据恢复电路，包括：

[0025] 如上述的时钟数据发送电路；

[0026] 如上述的时钟数据接收电路。

[0027] 第四方面，还提供了一种时钟数据恢复方法，包括以下步骤：

[0028] 接收用户数据、用户时钟和参考时钟；

[0029] 根据所述参考时钟的沿信息，按照设定的编码规则对所述用户数据进行编码，使得编码后的数据上隐藏有所述用户时钟的信息且编码前后的数据长度相同；

[0030] 串化处理编码后的数据；

[0031] 将串化后的数据进行单端转差分，输出差分信号；

[0032] 接收所述差分信号，并从所述差分信号中还原出两路单端数据；

[0033] 对一路还原后的数据进行上升沿提取得到锁相环输出时钟；

[0034] 翻转所述锁相环输出时钟得到采样时钟，也即用户时钟；

[0035] 接收另一路还原后的数据，并在所述采样时钟的上升沿采集该数据解码得到用户数据。

[0036] 本申请提供的技术方案带来的有益效果包括：

[0037] 利用数据的沿信息将时钟隐藏在数据上得到可供能恢复出数据和时钟的差分信号，并将数据通过差分信号的形式传输出去，相较于LVDS时钟布线而言，无需布置时钟线，
节省时钟线，简化布线复杂程度，同时，开发难度也更小，且不需额外对用户时钟进行处理，
计算代码量小，并能够可靠地实现时钟数据的恢复。

附图说明

[0038] 为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于
本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他
的附图。

[0039] 图1为本申请实施例提供的一种时钟数据发送电路的结构原理图；

[0040] 图2为本申请实施例提供的一种时钟数据发送电路的另一结构原理图；

[0041] 图3为本申请实施例提供的一种时钟数据发送电路中参考时钟、用户时钟、用户数据、和编码数据的时序图；

[0042] 图4为本申请实施例提供的一种时钟数据接收电路的结构原理图；

[0043] 图5为本申请实施例提供的一种时钟数据接收电路中单端数据、锁相环输出时钟、采样时钟的时序图；

[0044] 图6为本申请实施例提供的一种时钟数据接收电路中单端数据、采样时钟（恢复的用户时钟）、恢复的用户数据的时序图；

[0045] 图7为本申请实施例提供的一种时钟数据恢复电路的结构原理图；

[0046] 图8为本申请实施例提供的一种时钟数据接收电路中时钟数据的时序图。

[0047] 本申请目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

[0048] 为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是
本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人
员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

[0049] 附图中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际
执行的顺序有可能根据实际情况改变。

[0050] 本申请实施例提供了一种时钟数据发送电路，利用数据的沿信息将时钟隐藏在数据上得到可供能恢复出数据和时钟的差分信号，并将数据通过差分信号的形式传输出去，
相较于LVDS时钟布线而言，无需布置时钟线，节省时钟线，简化布线复杂程度，同时，开发难
度也更小，且不需额外对用户时钟进行处理，计算代码量小，并能够可靠地实现时钟数据的
恢复。

[0051] 下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

[0052] 请参照图1，本申请实施例提供一种时钟数据发送电路，所述发送电路包括：

[0053] 数据编码器，其用于接收用户数据、用户时钟和参考时钟，并根据所述参考时钟的沿信息，按照设定的编码规则对所述用户数据进行编码，使得编码后的数据上隐藏有所述
用户时钟的信息且编码前后的数据长度相同；

[0054] 并串行转换器，其被配置为串化处理编码后的数据；

[0055] 单端转差分电路，其被配置为将串化后的数据进行单端转差分，输出供能恢复出所述用户数据和所述用户时钟的差分信号。

[0056] 在本实施例中，所述发送电路包括数据编码器、并串行转换器和单端转差分电路。发送电路的上游部分向所述数据编码器输入用户数据、用户时钟和参考时钟，所述数据编
码器接收用户数据、用户时钟和参考时钟，并在所述参考时钟的上升沿和/或下降沿对用户
数据按照设定的编码规则进行编码采样得到编码数据，使得编码数据与用户数据长度相
同，且该编码数据上还隐藏有用户时钟的完整信息；编码数据，也就是编码后的数据，经过
所述并串行转换器的串化处理后传送到单端转差分电路；串化数据，也就是串化处理后的
数据，经过所述单端转差分电路进行单端转差分后输出差分信号，且该差分信号能够作为
所述用户数据和所述用户时钟的恢复基础。

[0057] 其中，差分信号作为远距离传输的重要信号之一，是串化信号，而非并行信号，故而在单端转差分处理之前还需要进行串化处理。

[0058] 进一步地，所述编码后的数据的所有上升沿对应所述用户时钟的所有上升沿。

[0059] 在本实施例中，所述差分信号传递的是数据信息，用来传输该差分信号的是数据线，不是时钟线。编码数据上隐藏有用户时钟的完整信息具体来讲是所述编码后的数据的
所有上升沿对应所述用户时钟的所有上升沿，编码后的用户数据仍然是数据，特别的是，编
码数据上的所有上升沿与所述用户时钟的所有上升沿在采样时间上是相同的。

[0060] 进一步地，所述编码规则包括但不限于二进制“1”编码为二进制“1110”，二进制“0”编码为二进制“1000”。在本实施例中，所述用户数据在数据编码器进行编码采样之前，
转换为二进制数据，究其本质是Byte数据中的单bit编码，具体为用户数据 “1”编码为二进
制数据“1110”，用户数据“0”编码为二进制数据“1000”。

[0061] 采用所述编码规则进行数据编码，对应的参考时钟频率为用户时钟的两倍或四倍，频率大小适宜，也便于数据信息的准确采样，还能够保证编码效率。

[0062] 具体地，若所述沿信息为上升沿，所述参考时钟的时序周期为所述用户时钟的四分之一。在本实施例中，用户数据“1”编码为二进制数据“1110”，用户数据“0”编码为二进制
数据“1000”，为了保证编码数据与用户数据的长度相同，也就是说编码后的四个数据需要
与编码前的一个数据占据的长度相同，那么单在参考时钟的上升沿进行采样，需要将采样
频率提高四倍才能够得到编码数据D，故而所述参考时钟的时序周期为所述用户时钟的四
分之一。

[0063] 如图2所示，改进地，若所述沿信息为上升沿和下降沿，所述参考时钟的时序周期为所述用户时钟的一半，所述数据编码器包括两个输出端，所述发送电路还包括：

[0064] 在参考时钟阈下进行双沿采样的ODDR模块，其两个输入端各通过一个所述并串行转换器与所述数据编码器的两个输出端对应相连，一个输出端与所述单端转差分电路的输
入端相连。

[0065] 在本实施例中，所述参考时钟的时序周期为所述用户时钟的一半，所述发送电路包括数据编码器、两个并串行转换器、ODDR模块和单端转差分电路，发送电路的上游部分向
所述数据编码器输入用户数据、用户时钟和参考时钟，所述数据编码器接收用户数据、用户
时钟和参考时钟，并在所述参考时钟的上升沿和下降沿分别对用户数据按照设定的编码规
则“二进制‘1’编码为二进制‘1110’，二进制‘0’编码为二进制‘1000’”进行编码并输出上升
沿采样的编码数据D1和下降沿采样的编码数据D2；两路编码数据各进入一个所述并串行转
换器进行串化处理，以便于输入到ODDR模块中进行数据双沿采样，串化处理后的两路串化
数据进入ODDR模块并在参考时钟阈下进行双沿采样即可得到一路与编码前后长度相同的
编码数据D，即ODDR模块在参考时钟的上升沿和下降沿进行采样得到编码采样后的编码数
据D，最后通过单端转差分电路将编码采样后的编码数据D以差分信号的方式传输出去。

[0066] 值得注意的是，所述并串行转换器并不是每时每刻都传输数据的，只有当用户数据在传递时，才会加载数据编码器输出的数据并将该数据按照bit进行串化，而所述并串行
转换器在空闲时将用户时钟作为数据进行传输，对应地，还需要将用户时钟作为数据进行
传输转换后的差分信号恢复出来的用户数据舍弃。

[0067] 双沿采样的ODDR模块在进行双沿采样时需要，若是单沿采样编码数据则无需该ODDR模块。

[0068] 若用户数据为“00”，编码后的二进制数据为“1000‑1000”，若用户数据为“01”，编码后的二进制数据为“1000‑1110”，若用户数据为“10”，编码后的二进制数据为“1110‑
1000”，若用户数据为“11”，编码后的二进制数据为“1110‑1110”。从这些二进制数据中可以
看出，无论用户数据是由0变为1还是0，或者是由1变为1还是0，编码后的数据中的所有上升
沿均与用户数据的所有上升沿相对，均存在一个由0到1的跳变，故而也就使得完整的编码
数据中标记了所有用户时钟的上升沿，根据所有上升沿即可恢复出完整的用户时钟。

[0069] 如图3所示，下面结合用户数据、用户时钟、参考时钟和双沿采样后的编码数据D的时序对本申请实施例进行阐述，其中，参考时钟的时序周期是用户时钟的一半。

[0070] 假设用户时钟为100MHz，参考时钟为200MHz，用户数据为“1‑1‑0”，编码数据D为“1110‑1110‑1000”，依次按照该规律进行循环，能够直观地从时序图上明确知道用户时钟
100MHz的上升沿与编码数据D的上升沿在采样时间上完全一致，即可确定用户时钟100MHz
完整地保留在了编码数据D上。

[0071] 进一步地，所述数据编码器、并串行转换器、单端转差分电路集成于第一FGPA芯片上。当有ODDR模块时，所述数据编码器、并串行转换器、ODDR模块和单端转差分电路集成于
第一FGPA芯片上。这些组成器件均可为FGPA芯片自带的，在FGPA芯片的基础上进行开发，成
本较SERDES技术更低，也简化了设计，还可编辑来满足不同位宽需求的用户数据的处理。

[0072] 具体地，所述单端转差分电路包括被配置为输出LVDS差分信号的差分信号输出缓冲器OBUFDS。在本实施例中，所述发送电路应用在LVDS传输技术中，通过发送电路处理用户
数据并输出LVDS差分信号，相较于传统的LVDS传输技术而言，无法额外设置时钟传输线，降
低传输布局的复杂性。

[0073] 如图4所示，本申请实施例还提供了一种时钟数据接收电路，包括：

[0074] 差分转单端电路，其用于接收供能恢复出用户数据和用户时钟的差分信号，并从所述差分信号中还原出两路单端数据；其中，所述差分信号对应的单端数据上隐藏有所述
用户时钟的信息且所述单端数据与所述用户数据长度相同；

[0075] 锁相环，其用于对一路还原后的数据进行上升沿提取得到锁相环输出时钟；

[0076] 反相器，其用于翻转所述锁相环输出时钟得到采样时钟，也即用户时钟；

[0077] 数据采样单元，其被配置为接收另一路还原后的数据，并在所述采样时钟的上升沿采集该数据解码得到用户数据。

[0078] 在本实施例中，所述接收电路包括差分转单端电路、锁相环、反相器和数据采样单元，差分转单端电路接收供能恢复出用户数据和用户时钟的差分信号，所述差分信号对应
的单端数据上隐藏有所述用户时钟的信息且所述单端数据与所述用户数据长度相同，从所
述差分信号中还原出两路相同的单端数据；一路单端数据进入锁相环后，锁相环对该单端
数据进行上升沿提取生成锁相环输出时钟输出，该锁相环输出时钟经过反相器翻转后得到
采样时钟，且该采样时钟作为用户时钟输出；数据采样单元接收另一路单端数据，并在所述
采样时钟的上升沿采集该数据解码得到用户数据，所述用户时钟与所述用户数据一一对
应。

[0079] 如图5所示，从所述差分信号中还原出的单端数据为1110‑1110‑1000，锁相环在“1110‑1110‑1000”提取单端数据的上升沿生成的锁相环输出时钟，翻转该锁相环输出时钟
得到采样时钟，并输出该采样时钟，以该采样时钟作为恢复后的用户时钟。

[0080] 如图6所示，所述采样时钟的所有上升沿的采样时刻所对的编码数据的具体二进制数与用户数据相同，进而实现在数据采样单元中根据采样时钟的单端数据即可解码出用
户数据。解码出的用户数据与恢复后的用户时钟相较于用户数据和用户时钟来说，存在相
位差，但接收电路输出的数据和时钟还是可以作为一组信息传递给接收电路的下游器件。
同时，该具体二进制数相邻的两个二进制数也与采样的二进制数相同，还能是的有足够的
时间进行保持，实现稳定采样得到准确的用户数据，不管是二进制1还是二进制0均能都被
稳定可靠低采样得到。

[0081] 值得注意的是，锁相环的时钟生成与输入到该锁相环的信息类型无关，因此，若还原出了用户数据，就实际上并没有用户数据的情况来说，仅将还原出的用户时钟发送给接
收电路的下游器件，而还原出的用户数据则进行舍弃。

[0082] 进一步地，所述差分转单端电路、锁相环、反相器和数据采样单元集成于第二FPGA芯片上。这些组成器件均可为FGPA芯片自带的，在FGPA芯片上进行开发，简化设计降低研发
生产成本，也能够确保时钟数据恢复的稳定可靠性。

[0083] 再进一步地，所述差分转单端电路包括被配置为接收LVDS差分信号的差分信号输入缓冲器IBUFDS。其中，差分信号输入缓冲器IBUFDS为FPGA芯片自带的模块器件，那么考虑
到所述接收电路应用在LVDS传输技术中，通过差分信号输入缓冲器IBUFDS接收LVDS差分信
号并进行后续的时钟数据还原也无需额外单独进行开发研究，降低研发难度和成本支出。

[0084] 如图7所示，本申请实施例还提供了一种时钟数据恢复电路，包括：

[0085] 如上述的时钟数据发送电路；

[0086] 如上述的时钟数据接收电路。

[0087] 在本实施例中，所述恢复电路包括发送电路和接收电路，所述发送电路包括数据编码器、并串行转换器和单端转差分电路，所述接收电路包括差分转单端电路、锁相环、反
相器和数据采样单元。

[0088] 发送电路的上游部分向所述数据编码器输入用户数据、用户时钟和参考时钟，所述数据编码器接收用户数据、用户时钟和参考时钟，并根据所述参考时钟的沿信息对用户
数据按照设定的编码规则进行编码采样得到编码数据，使得编码数据与用户数据长度相
同，且该编码数据上还隐藏有用户时钟的完整信息；编码数据，也就是编码后的数据，经过
所述并串行转换器的串化处理后传送到单端转差分电路；串化数据，也就是串化处理后的
数据，经过所述单端转差分电路进行单端转差分后输出差分信号；该差分信号被差分转单
端电路接收，且差分转单端电路从所述差分信号中还原出两路相同的单端数据；一路单端
数据进入锁相环后，锁相环对该单端数据进行上升沿提取生成锁相环输出时钟输出，该锁
相环输出时钟经过反相器翻转后得到采样时钟，且该采样时钟作为用户时钟输出；数据采
样单元接收另一路单端数据，并在所述采样时钟的上升沿采集该数据解码得到用户数据，
所述用户时钟与所述用户数据一一对应。

[0089] 在本实施例中，发送电路发出的差分信号被接收电路接收，接收电路再根据接收到的差分信号恢复出用户时钟和用户数据，采用发送电路编码，接收电路解码的形式，在信
号传递的过程中，主要为数据传递，而时钟隐藏在数据的沿信息上，无需进行时钟传输，减
小了代码量的运算，稳定可靠性也更高了。

[0090] 在本实施例中，所述发送电路和所述接收电路均在上述的发送电路实施例和接收电路实施例中进行了详细地阐述，在此不再赘述。

[0091] 如图8所示，是时钟数据的时序图，从图中可以看出，在采样时钟的上升沿对单端数据进行采样解码得到的数据为恢复的用户数据，其与所述采样时钟一一对应后的时钟数
据的对应关系与发送电路接收的用户时钟数据的对应关系相同，可以看出，采用本申请实
施例的时钟数据恢复技术，能够准确地恢复出时钟数据。

[0092] 进一步地，所述发送电路与所述接收电路通过双绞线或带有屏蔽层的同轴线进行传输，保证发送电路输出的差分信号能够在传输过程过程尽量少的避免干扰，保证接收电
路最后恢复出的时钟数据的可靠稳定性。

[0093] 本申请实施例还提供了一种时钟数据发送方法，包括以下步骤：

[0094] 接收用户数据、用户时钟和参考时钟；

[0095] 根据所述参考时钟的沿信息，按照设定的编码规则对所述用户数据进行编码，使得编码后的数据上隐藏有所述用户时钟的信息且编码前后的数据长度相同；

[0096] 串化处理编码后的数据；

[0097] 将串化后的数据进行单端转差分，输出供能恢复出所述用户数据和所述用户时钟的差分信号。

[0098] 在本实施例中，所述发送方法还可应用于上述的发送电路，且本实施例的发送方法实施例可以与上述的发送电路的实施例任一实施例具体对应，相关内容请参见以上实施
例的具体描述，在此不再详细赘述。

[0099] 本申请实施例还提供了一种时钟数据接收方法，包括以下步骤：

[0100] 接收供能恢复出用户数据和用户时钟的差分信号，并从所述差分信号中还原出两路单端数据；其中，所述差分信号对应的单端数据上隐藏有所述用户时钟的信息且所述单
端数据与所述用户数据长度相同；

[0101] 对一路还原后的数据进行上升沿提取得到锁相环输出时钟；

[0102] 翻转所述锁相环输出时钟得到采样时钟，也即用户时钟；

[0103] 接收另一路还原后的数据，并在所述采样时钟的上升沿采集该数据解码得到用户数据。

[0104] 在本实施例中，所述接收方法还可应用于上述的接收电路，且本实施例的接收方法实施例可以与上述的接收电路的实施例任一实施例具体对应，相关内容请参见以上实施
例的具体描述，在此不再详细赘述。

[0105] 本申请实施例还提供了一种时钟数据恢复方法，包括以下步骤：

[0106] 接收用户数据、用户时钟和参考时钟；

[0107] 根据所述参考时钟的沿信息，按照设定的编码规则对所述用户数据进行编码，使得编码后的数据上隐藏有所述用户时钟的信息且编码前后的数据长度相同；

[0108] 串化处理编码后的数据；

[0109] 将串化后的数据进行单端转差分，输出差分信号；

[0110] 接收所述差分信号，并从所述差分信号中还原出两路单端数据；

[0111] 对一路还原后的数据进行上升沿提取得到锁相环输出时钟；

[0112] 翻转所述锁相环输出时钟得到采样时钟，也即用户时钟；

[0113] 接收另一路还原后的数据，并在所述采样时钟的上升沿采集该数据解码得到用户数据。

[0114] 在本实施例中，所述恢复方法还可应用于上述的恢复电路，且本实施例的恢复方法实施例可以与上述的恢复电路的实施例任一实施例具体对应，且所述恢复电路的具体实
施例相关内容请参见以上实施例发送电路与接收电路的具体描述，在此不再详细赘述。

[0115] 需要说明的是，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的装置和各模块及单元的具体工作过程，可以参考前述实施例中的对应过程，在
此不再赘述。

[0116] 在本申请的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示
所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本
申请的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例
如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连
接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本
领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

[0117] 需要说明的是，在本申请中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作
之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意
在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那
些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者
设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排
除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

[0118] 以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的
一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请
将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一
致的最宽的范围。