显示基板和显示装置

摘要

一种显示基板和显示装置。该显示基板包括衬底基板以及设置在衬底基板上的多个移位寄存器单元，多个移位寄存器单元沿第一方向并列排布；多个移位寄存器单元中的每个包括输入电路、输出电路、第一复位电路和帧复位信号连接走线；帧复位信号连接走线沿第二方向延伸，且被配置为向第一复位电路提供帧复位信号；第一复位电路被配置为响应于帧复位信号，以在显示基板的两个显示帧之间的时间段内对第一节点以及输出端进行复位；第一复位电路包括第一晶体管和第二晶体管，帧复位信号连接走线、第一晶体管的栅极以及第二晶体管的栅极设置在第一导电层；移位寄存器单元还包括设置在第二导电层的第一转接电极。本公开的实施例提供的显示基板以及显示装置可以提高产品的信赖性。

权利要求

1.一种显示基板，包括：衬底基板以及设置在所述衬底基板上的多个移位寄存器单元，其中，所述多个移位寄存器单元沿第一方向并列排布；

所述多个移位寄存器单元中的每个包括输入电路、输出电路、第一复位电路和帧复位信号连接走线；

所述帧复位信号连接走线沿第二方向延伸，且被配置为向所述第一复位电路提供帧复位信号，所述第二方向与所述第一方向彼此交叉；

所述输入电路被配置为响应于输入信号以控制第一节点的电平；

所述输出电路被配置为接收时钟信号，并在所述第一节点的电平的控制下将所述时钟信号作为输出信号输出至输出端；

所述第一复位电路被配置为响应于所述帧复位信号，以在所述显示基板的两个显示帧之间的时间段内对所述第一节点以及所述输出端进行复位；

所述第一复位电路包括第一晶体管和第二晶体管，所述帧复位信号连接走线、所述第一晶体管的栅极以及所述第二晶体管的栅极设置在第一导电层；

所述移位寄存器单元还包括设置在第二导电层的第一转接电极，所述第一晶体管的栅极与所述第二晶体管的栅极连接，且均通过所述第一转接电极与所述帧复位信号连接走线电连接。

2.根据权利要求1所述的显示基板，其中，

所述第一晶体管与所述第二晶体管沿所述第二方向相邻排布；

所述移位寄存器单元还包括沿所述第二方向延伸的第一电压连接走线，所述第一电压连接走线被配置为向所述移位寄存器单元提供第一电压，所述第一电压用于在所述显示基板的两个显示帧之间的时间段内对所述第一节点以及所述输出端进行复位；

所述第一电压连接走线、所述第一晶体管的第一极和第二极、所述第二晶体管的第一极和第二极均设置在所述第二导电层；

所述第一晶体管的第一极与所述第一节点电连接，所述第二晶体管的第一极与所述输出端电连接，所述第一晶体管的第二极以及所述第二晶体管的第二极均与所述第一电压连接走线电连接。

3.根据权利要求2所述的显示基板，其中，

所述移位寄存器单元还包括设置在所述第二导电层且沿所述第一方向延伸的分支走线，所述分支走线与所述第一电压连接走线连接；

所述第一晶体管的第二极和所述第二晶体管的第二极分别布置在所述分支走线的两侧，且均与所述分支走线连接。

4.根据权利要求1‑3任一所述的显示基板，其中，所述第一晶体管与所述第二晶体管的尺寸相同。

5.根据权利要求2或3所述的显示基板，其中，

所述多个移位寄存器单元包括在所述第一方向上相邻设置的第一移位寄存器单元和第二移位寄存器单元，所述第一移位寄存器单元与所述第二移位寄存器单元共用同一条所述第一电压连接走线，且相对于所述第一电压连接走线轴对称分布。

6.根据权利要求2或3所述的显示基板，其中，

所述移位寄存器单元还包括沿所述第二方向延伸的输入信号连接走线，所述输入信号连接走线被配置为向所述输入电路提供所述输入信号；

所述输入电路包括第三晶体管，所述输入信号连接走线以及所述第三晶体管的栅极均设置在所述第一导电层，所述第三晶体管的栅极与所述输入信号连接走线连接；

所述第三晶体管的第一极和第二极均设置在所述第二导电层，所述第三晶体管的第一极与所述第三晶体管的栅极电连接，所述第三晶体管的第二极与所述第一晶体管的第一极连接，且所述第一节点为所述第三晶体管的第二极与所述第一晶体管的第一极的汇合点。

7.根据权利要求6所述的显示基板，其中，

所述移位寄存器单元还包括设置在所述第一导电层的第二转接电极以及设置在所述第二导电层的第三转接电极，所述第二转接电极和所述第三转接电极在所述衬底基板上的正投影至少部分重叠；

所述第二转接电极与所述第三晶体管的栅极连接，所述第三转接电极与所述第三晶体管的第一极连接，所述第二转接电极与所述第三转接电极电连接。

8.根据权利要求7所述的显示基板，其中，

所述第三晶体管的第一极包括沿所述第一方向延伸的第一连接部以及多个沿所述第二方向延伸的第一突出部，所述第一连接部与所述第三转接电极连接，所述多个第一突出部分别与所述第一连接部连接，所述多个第一突出部之间形成多个第一凹陷部；

所述第三晶体管的第二极包括沿所述第一方向延伸的第二连接部以及多个沿所述第二方向延伸的第二突出部，所述多个第二突出部分别与所述第二连接部连接，所述多个第二突出部之间形成多个第二凹陷部；

所述多个第一突出部伸入所述多个第二凹陷部中，以使得所述多个第二突出部和所述多个第一突出部沿所述第一方向依次间隔排布。

9.根据权利要求7所述的显示基板，其中，

所述移位寄存器单元还包括沿所述第二方向延伸的时钟信号连接走线，所述时钟信号连接走线被配置为向所述输出电路提供时钟信号；

所述输出电路包括第四晶体管和第一电容；

所述第四晶体管的栅极以及所述第一电容的第一极设置在所述第一导电层，且所述第一电容的第一极位于所述第四晶体管的栅极靠近所述显示基板的显示区域的一侧；

所述第四晶体管的第一极和第二极、所述第一电容的第二极以及所述时钟信号连接走线均设置在所述第二导电层；

所述第四晶体管的栅极与所述第三晶体管的第二极电连接，所述第四晶体管的第一极与所述时钟信号连接走线连接以接收所述时钟信号，所述第四晶体管的第二极与所述第二晶体管的第一极连接；

所述第一电容的第一极与所述第四晶体管的栅极连接，所述第一电容的第二极与所述第四晶体管的第二极连接。

10.根据权利要求9所述的显示基板，其中，

所述第四晶体管包括多个沿所述第二方向并联的子晶体管，每个所述子晶体管包括设置在所述第一导电层的栅极、设置在所述第二导电层的第一极和第二极、以及设置在半导体层的有源层；

多个所述子晶体管的栅极彼此连接，多个所述子晶体管的第一极彼此连接，多个所述子晶体管的第二极彼此连接，多个所述子晶体管的有源层沿所述第二方向依次排布，且彼此独立不连接。

11.根据权利要求9所述的显示基板，其中，

所述时钟信号连接走线与所述输入信号连接走线在所述衬底基板上的正投影部分平行，且部分重叠。

12.根据权利要求9所述的显示基板，其中，

所述移位寄存器单元还包括设置在所述第一导电层的第四转接电极和设置在所述第二导电层的第五转接电极，所述第四转接电极和所述第五转接电极在所述衬底基板上的正投影至少部分重叠，且所述第四转接电极与所述第五转接电极电连接；

所述第四转接电极在所述第三晶体管的栅极与所述第一晶体管的栅极之间，所述第五转接电极在所述第三晶体管的第二极与所述第一晶体管的第一极之间；

所述第四转接电极与所述第四晶体管的栅极电连接，所述第五转接电极与所述第一晶体管的第一极以及所述第三晶体管的第二极连接。

13.根据权利要求12所述的显示基板，其中，

所述移位寄存器单元还包括设置在所述第一导电层的第一连接电极，所述第一连接电极的两端分别与所述第四晶体管的栅极以及所述第四转接电极连接；

所述第一连接电极位于所述输入信号连接走线靠近所述第一晶体管的一侧，且所述第一连接电极与所述输入信号连接走线在所述衬底基板上的正投影部分平行。

14.根据权利要求12所述的显示基板，其中，所述移位寄存器单元还包括控制电路，所述控制电路配置为根据所述第一节点的电平控制第二节点的电平；

所述控制电路包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管，所述第五晶体管的栅极、所述第六晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极均设置在所述第一导电层，所述第五晶体管的第一极和第二极、所述第六晶体管的第一极和第二极、所述第七晶体管的第一极和第二极以及所述第八晶体管的第一极和第二极均设置在所述第二导电层；

所述第八晶体管的栅极与所述第八晶体管的第一极电连接，且被配置为接收不同于所述第一电压的第二电压，所述第八晶体管的第二极与所述第七晶体管的第一极连接，所述第七晶体管的栅极与所述第六晶体管的栅极连接，所述第七晶体管的第二极与所述第一电压连接走线连接；

所述第五晶体管的栅极与所述第八晶体管的第二极电连接，所述第五晶体管的第一极与所述第六晶体管的第一极电连接，所述第五晶体管的第二极与所述第八晶体管的第一极电连接，所述第六晶体管的栅极与所述第四转接电极连接，所述第六晶体管的第二极与所述第一电压连接走线连接；

所述第二节点为所述第五晶体管的第一极与所述第六晶体管的第一极的汇合点。

15.根据权利要求14所述的显示基板，其中，

所述第八晶体管、所述第七晶体管以及所述第六晶体管沿所述第二方向依次相邻排布，所述第五晶体管和所述第八晶体管沿所述第一方向相邻排布，所述第六晶体管和所述第三晶体管沿所述第一方向相邻排布。

16.根据权利要求14所述的显示基板，其中，

所述移位寄存器单元还包括设置在所述第一导电层的第六转接电极和设置在所述第二导电层的第七转接电极，所述第六转接电极和所述第七转接电极在所述衬底基板上的正投影至少部分重叠，且所述第六转接电极与所述第七转接电极电连接；

所述第六转接电极在所述第五晶体管的栅极与所述第八晶体管的栅极之间，且与所述第八晶体管的栅极连接；

所述第七转接电极在所述第五晶体管的第二极与所述第八晶体管的第一极之间，且与所述第五晶体管的第二极以及所述第八晶体管的第一极均连接。

17.根据权利要求16所述的显示基板，其中，

所述移位寄存器单元还包括设置在所述第一导电层的第八转接电极和设置在所述第二导电层的第九转接电极，所述第八转接电极和所述第九转接电极在所述衬底基板上的正投影至少部分重叠，且所述第八转接电极与所述第九转接电极电连接；

所述第八转接电极在所述第六转接电极靠近所述显示区域的一侧，且所述第八转接电极与所述第六转接电极沿所述第二方向相邻排布；

所述第九转接电极在所述第七转接电极靠近所述显示区域的一侧，且所述第九转接电极与所述第七转接电极沿所述第二方向相邻排布；

所述第八转接电极与所述第五晶体管的栅极连接，所述第九转接电极与所述第八晶体管的第二极以及所述第七晶体管的第一极连接。

18.根据权利要求14所述的显示基板，其中，所述移位寄存器单元还包括第二复位电路，所述第二复位电路被配置为响应于所述输入信号以控制所述第二节点的电平；

所述第二复位电路包括第九晶体管，所述第九晶体管的栅极设置在所述第一导电层，所述第九晶体管的第一极和第二极设置在所述第二导电层；

所述第九晶体管的栅极与所述第二转接电极连接，所述第九晶体管的第一极与所述第五晶体管的第一极连接，所述第九晶体管的第二极与所述第七晶体管的第二极连接。

19.根据权利要求18所述的显示基板，其中，

所述第五晶体管、所述第九晶体管以及所述第三晶体管沿所述第二方向依次排布；

所述第二转接电极位于所述第九晶体管的栅极与所述第三晶体管的栅极之间；

所述第九晶体管与所述第七晶体管沿所述第一方向相邻排布。

20.根据权利要求19所述的显示基板，其中，所述移位寄存器单元还包括设置在第二导电层的第二连接电极，所述第二连接电极的两端分别与所述第九晶体管的第一极以及所述第六晶体管的第一极连接。

21.根据权利要求18所述的显示基板，其中，所述移位寄存器单元还包括第三复位电路，所述第三复位电路被配置为在所述第二节点的电平的控制下对所述第一节点以及所述输出端进行复位；

所述第三复位电路包括第十晶体管和第十一晶体管；

所述第十晶体管的栅极和所述第十一晶体管的栅极设置在所述第一导电层，所述第十晶体管的第一极和第二极、以及所述第十一晶体管的第一极和第二极设置在所述第二导电层；

所述第十晶体管的栅极与所述第十一晶体管的栅极连接，且所述第十晶体管的栅极和所述第十一晶体管的栅极均与所述第二节点电连接，所述第十晶体管的第一极与所述第一晶体管的第一极连接，所述第十一晶体管的第一极与所述第二晶体管的第一极连接，所述第十晶体管的第二极和所述第十一晶体管的第二极均与所述第一电压连接走线电连接。

22.根据权利要求21所述的显示基板，其中，

所述第十晶体管和所述第十一晶体管沿所述第二方向相邻排布，所述第十晶体管和所述第一晶体管沿所述第一方向相邻排布，所述第十一晶体管和所述第二晶体管沿所述第一方向相邻排布。

23.根据权利要求22所述的显示基板，其中，

所述移位寄存器单元还包括设置在所述第一导电层的第十转接电极以及设置在所述第二导电层的第十一转接电极，所述第十转接电极和所述第十一转接电极在所述衬底基板上的正投影至少部分重叠，且所述第十转接电极与所述第十一转接电极电连接；

所述第十转接电极在所述第六晶体管的栅极与所述第十晶体管的栅极之间，且与所述第十晶体管的栅极连接；

所述第十一转接电极与所述第六晶体管的第一极连接。

24.根据权利要求21所述的显示基板，其中，所述第十一晶体管的长与所述第二晶体管的长相等，所述第十晶体管的长小于所述第十一晶体管的长，所述第十晶体管的宽与所述第十一晶体管的宽相等。

25.根据权利要求21所述的显示基板，其中，所述移位寄存器单元还包括第四复位电路，所述第四复位电路被配置为响应于扫描复位信号对所述第一节点进行复位；

所述第四复位电路包括第十二晶体管，所述第十二晶体管位于所述第一电容靠近所述显示区域的一侧；

所述第十二晶体管的栅极设置在所述第一导电层，所述第十二晶体管的第一极和第二极设置在所述第二导电层；

所述第十二晶体管的栅极被配置为接收所述扫描复位信号，所述第十二晶体管的第一极与所述第一节点电连接，所述第十二晶体管的第二极与所述第一电压连接走线连接。

26.根据权利要求25所述的显示基板，其中，

所述移位寄存器单元还包括设置在第二导电层的第十二转接电极，所述第十二转接电极与所述第十二晶体管的第一极连接，所述第十二转接电极和所述第一电容的第一极在所述衬底基板上的正投影至少部分重叠，且所述第十二转接电极与所述第一电容的第一极电连接。

27.根据权利要求25所述的显示基板，其中，

所述移位寄存器单元中的任意一个晶体管的第一极和第二极中的一个在所述衬底基板上的正投影的形状包括至少一个U型，该晶体管的第一极和第二极中的另一个在所述衬底基板上的正投影的形状包括至少一个I型。

28.根据权利要求25所述的显示基板，其中，

所述移位寄存器单元中的任意一个晶体管的栅极在所述衬底基板上的正投影覆盖该晶体管的有源层在所述衬底基板上的正投影。

29.根据权利要求1‑3任一所述的显示基板，其中，所述多个移位寄存器单元包括在所述第一方向上依次相邻设置的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元以及第四移位寄存器单元；

所述第四移位寄存器单元中的输入电路与所述第一移位寄存器单元的输出电路连接，以将所述第一移位寄存器单元的输出信号作为所述第四移位寄存器单元的输入信号。

30.一种显示装置，包括如权利要求1‑29任一所述的显示基板。

说明书

显示基板和显示装置

技术领域

[0001] 本公开的实施例涉及一种显示基板和显示装置。

背景技术

[0002] 在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate‑driver On Array)来对栅线进行驱动。

[0003] 例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。

发明内容

[0004] 本公开至少一实施例提供一种显示基板，包括：衬底基板以及设置在所述衬底基板上的多个移位寄存器单元，所述多个移位寄存器单元沿第一方向并列排布；所述多个移位寄存器单元中的每个包括输入电路、输出电路、第一复位电路和帧复位信号连接走线；所述帧复位信号连接走线沿第二方向延伸，且被配置为向所述第一复位电路提供帧复位信号，所述第二方向与所述第一方向彼此交叉；所述输入电路被配置为响应于输入信号以控制第一节点的电平；所述输出电路被配置为接收时钟信号，并在所述第一节点的电平的控制下将所述时钟信号作为输出信号输出至输出端；所述第一复位电路被配置为响应于所述帧复位信号，以在所述显示基板的两个显示帧之间的时间段内对所述第一节点以及所述输出端进行复位；所述第一复位电路包括第一晶体管和第二晶体管，所述帧复位信号连接走线、所述第一晶体管的栅极以及所述第二晶体管的栅极设置在第一导电层；所述移位寄存器单元还包括设置在第二导电层的第一转接电极，所述第一晶体管的栅极与所述第二晶体管的栅极连接，且均通过所述第一转接电极与所述帧复位信号连接走线电连接。

[0005] 例如，在本公开一实施例提供的显示基板中，所述第一晶体管与所述第二晶体管沿所述第二方向相邻排布；所述移位寄存器单元还包括沿所述第二方向延伸的第一电压连接走线，所述第一电压连接走线被配置为向所述移位寄存器单元提供第一电压，所述第一电压用于在所述显示基板的两个显示帧之间的时间段内对所述第一节点以及所述输出端进行复位；所述第一电压连接走线、所述第一晶体管的第一极和第二极、所述第二晶体管的第一极和第二极均设置在所述第二导电层；所述第一晶体管的第一极与所述第一节点电连接，所述第二晶体管的第一极与所述输出端电连接，所述第一晶体管的第二极以及所述第二晶体管的第二极均与所述第一电压连接走线电连接。

[0006] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括设置在所述第二导电层且沿所述第一方向延伸的分支走线，所述分支走线与所述第一电压连接走线连接；所述第一晶体管的第二极和所述第二晶体管的第二极分别布置在所述分支走线的两侧，且均与所述分支走线连接。

[0007] 例如，在本公开一实施例提供的显示基板中，所述第一晶体管与所述第二晶体管的尺寸相同。

[0008] 例如，在本公开一实施例提供的显示基板中，所述多个移位寄存器单元包括在所述第一方向上相邻设置的第一移位寄存器单元和第二移位寄存器单元，所述第一移位寄存器单元与所述第二移位寄存器单元共用同一条所述第一电压连接走线，且相对于所述第一电压连接走线轴对称分布。

[0009] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括沿所述第二方向延伸的输入信号连接走线，所述输入信号连接走线被配置为向所述输入电路提供所述输入信号；所述输入电路包括第三晶体管，所述输入信号连接走线以及所述第三晶体管的栅极均设置在所述第一导电层，所述第三晶体管的栅极与所述输入信号连接走线连接；所述第三晶体管的第一极和第二极均设置在所述第二导电层，所述第三晶体管的第一极与所述第三晶体管的栅极电连接，所述第三晶体管的第二极与所述第一晶体管的第一极连接，且所述第一节点为所述第三晶体管的第二极与所述第一晶体管的第一极的汇合点。

[0010] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括设置在所述第一导电层的第二转接电极以及设置在所述第二导电层的第三转接电极，所述第二转接电极和所述第三转接电极在所述衬底基板上的正投影至少部分重叠；所述第二转接电极与所述第三晶体管的栅极连接，所述第三转接电极与所述第三晶体管的第一极连接，所述第二转接电极与所述第三转接电极电连接。

[0011] 例如，在本公开一实施例提供的显示基板中，所述第三晶体管的第一极包括沿所述第一方向延伸的第一连接部以及多个沿所述第二方向延伸的第一突出部，所述第一连接部与所述第三转接电极连接，所述多个第一突出部分别与所述第一连接部连接，所述多个第一突出部之间形成多个第一凹陷部；所述第三晶体管的第二极包括沿所述第一方向延伸的第二连接部以及多个沿所述第二方向延伸的第二突出部，所述多个第二突出部分别与所述第二连接部连接，所述多个第二突出部之间形成多个第二凹陷部；所述多个第一突出部伸入所述多个第二凹陷部中，以使得所述多个第二突出部和所述多个第一突出部沿所述第一方向依次间隔排布。

[0012] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括沿所述第二方向延伸的时钟信号连接走线，所述时钟信号连接走线被配置为向所述输出电路提供时钟信号；所述输出电路包括第四晶体管和第一电容；所述第四晶体管的栅极以及所述第一电容的第一极设置在所述第一导电层，且所述第一电容的第一极位于所述第四晶体管的栅极靠近所述显示基板的显示区域的一侧；所述第四晶体管的第一极和第二极、所述第一电容的第二极以及所述时钟信号连接走线均设置在所述第二导电层；所述第四晶体管的栅极与所述第三晶体管的第二极电连接，所述第四晶体管的第一极与所述时钟信号连接走线连接以接收所述时钟信号，所述第四晶体管的第二极与所述第二晶体管的第一极连接；所述第一电容的第一极与所述第四晶体管的栅极连接，所述第一电容的第二极与所述第四晶体管的第二极连接。

[0013] 例如，在本公开一实施例提供的显示基板中，所述第四晶体管包括多个沿所述第二方向并联的子晶体管，每个所述子晶体管包括设置在所述第一导电层的栅极、设置在所述第二导电层的第一极和第二极、以及设置在半导体层的有源层；多个所述子晶体管的栅极彼此连接，多个所述子晶体管的第一极彼此连接，多个所述子晶体管的第二极彼此连接，多个所述子晶体管的有源层沿所述第二方向依次排布，且彼此独立不连接。

[0014] 例如，在本公开一实施例提供的显示基板中，所述时钟信号连接走线与所述输入信号连接走线在所述衬底基板上的正投影部分平行，且部分重叠。

[0015] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括设置在所述第一导电层的第四转接电极和设置在所述第二导电层的第五转接电极，所述第四转接电极和所述第五转接电极在所述衬底基板上的正投影至少部分重叠，且所述第四转接电极与所述第五转接电极电连接；所述第四转接电极在所述第三晶体管的栅极与所述第一晶体管的栅极之间，所述第五转接电极在所述第三晶体管的第二极与所述第一晶体管的第一极之间；所述第四转接电极与所述第四晶体管的栅极电连接，所述第五转接电极与所述第一晶体管的第一极以及所述第三晶体管的第二极连接。

[0016] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括设置在所述第一导电层的第一连接电极，所述第一连接电极的两端分别与所述第四晶体管的栅极以及所述第四转接电极连接；所述第一连接电极位于所述输入信号连接走线靠近所述第一晶体管的一侧，且所述第一连接电极与所述输入信号连接走线在所述衬底基板上的正投影部分平行。

[0017] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括控制电路，所述控制电路配置为根据所述第一节点的电平控制第二节点的电平；所述控制电路包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管，所述第五晶体管的栅极、所述第六晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极均设置在所述第一导电层，所述第五晶体管的第一极和第二极、所述第六晶体管的第一极和第二极、所述第七晶体管的第一极和第二极以及所述第八晶体管的第一极和第二极均设置在所述第二导电层；所述第八晶体管的栅极与所述第八晶体管的第一极电连接，且被配置为接收不同于所述第一电压的第二电压，所述第八晶体管的第二极与所述第七晶体管的第一极连接，所述第七晶体管的栅极与所述第六晶体管的栅极连接，所述第七晶体管的第二极与所述第一电压连接走线连接；所述第五晶体管的栅极与所述第八晶体管的第二极电连接，所述第五晶体管的第一极与所述第六晶体管的第一极电连接，所述第五晶体管的第二极与所述第八晶体管的第一极电连接，所述第六晶体管的栅极与所述第四转接电极连接，所述第六晶体管的第二极与所述第一电压连接走线连接；所述第二节点为所述第五晶体管的第一极与所述第六晶体管的第一极的汇合点。

[0018] 例如，在本公开一实施例提供的显示基板中，所述第八晶体管、所述第七晶体管以及所述第六晶体管沿所述第二方向依次相邻排布，所述第五晶体管和所述第八晶体管沿所述第一方向相邻排布，所述第六晶体管和所述第三晶体管沿所述第一方向相邻排布。

[0019] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括设置在所述第一导电层的第六转接电极和设置在所述第二导电层的第七转接电极，所述第六转接电极和所述第七转接电极在所述衬底基板上的正投影至少部分重叠，且所述第六转接电极与所述第七转接电极电连接；所述第六转接电极在所述第五晶体管的栅极与所述第八晶体管的栅极之间，且与所述第八晶体管的栅极连接；所述第七转接电极在所述第五晶体管的第二极与所述第八晶体管的第一极之间，且与所述第五晶体管的第二极以及所述第八晶体管的第一极均连接。

[0020] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括设置在所述第一导电层的第八转接电极和设置在所述第二导电层的第九转接电极，所述第八转接电极和所述第九转接电极在所述衬底基板上的正投影至少部分重叠，且所述第八转接电极与所述第九转接电极电连接；所述第八转接电极在所述第六转接电极靠近所述显示区域的一侧，且所述第八转接电极与所述第六转接电极沿所述第二方向相邻排布；所述第九转接电极在所述第七转接电极靠近所述显示区域的一侧，且所述第九转接电极与所述第七转接电极沿所述第二方向相邻排布；所述第八转接电极与所述第五晶体管的栅极连接，所述第九转接电极与所述第八晶体管的第二极以及所述第七晶体管的第一极连接。

[0021] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括第二复位电路，所述第二复位电路被配置为响应于所述输入信号以控制所述第二节点的电平；所述第二复位电路包括第九晶体管，所述第九晶体管的栅极设置在所述第一导电层，所述第九晶体管的第一极和第二极设置在所述第二导电层；所述第九晶体管的栅极与所述第二转接电极连接，所述第九晶体管的第一极与所述第五晶体管的第一极连接，所述第九晶体管的第二极与所述第七晶体管的第二极连接。

[0022] 例如，在本公开一实施例提供的显示基板中，所述第五晶体管、所述第九晶体管以及所述第三晶体管沿所述第二方向依次排布；所述第二转接电极位于所述第九晶体管的栅极与所述第三晶体管的栅极之间；所述第九晶体管与所述第七晶体管沿所述第一方向相邻排布。

[0023] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括设置在第二导电层的第二连接电极，所述第二连接电极的两端分别与所述第九晶体管的第一极以及所述第六晶体管的第一极连接。

[0024] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括第三复位电路，所述第三复位电路被配置为在所述第二节点的电平的控制下对所述第一节点以及所述输出端进行复位；所述第三复位电路包括第十晶体管和第十一晶体管；所述第十晶体管的栅极和所述第十一晶体管的栅极设置在所述第一导电层，所述第十晶体管的第一极和第二极、以及所述第十一晶体管的第一极和第二极设置在所述第二导电层；所述第十晶体管的栅极与所述第十一晶体管的栅极连接，且所述第十晶体管的栅极和所述第十一晶体管的栅极均与所述第二节点电连接，所述第十晶体管的第一极与所述第一晶体管的第一极连接，所述第十一晶体管的第一极与所述第二晶体管的第一极连接，所述第十晶体管的第二极和所述第十一晶体管的第二极均与所述第一电压连接走线电连接。

[0025] 例如，在本公开一实施例提供的显示基板中，所述第十晶体管和所述第十一晶体管沿所述第二方向相邻排布，所述第十晶体管和所述第一晶体管沿所述第一方向相邻排布，所述第十一晶体管和所述第二晶体管沿所述第一方向相邻排布。

[0026] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括设置在所述第一导电层的第十转接电极以及设置在所述第二导电层的第十一转接电极，所述第十转接电极和所述第十一转接电极在所述衬底基板上的正投影至少部分重叠，且所述第十转接电极与所述第十一转接电极电连接；所述第十转接电极在所述第六晶体管的栅极与所述第十晶体管的栅极之间，且与所述第十晶体管的栅极连接；所述第十一转接电极与所述第六晶体管的第一极连接。

[0027] 例如，在本公开一实施例提供的显示基板中，所述第十一晶体管的长与所述第二晶体管的长相等，所述第十晶体管的长小于所述第十一晶体管的长，所述第十晶体管的宽与所述第十一晶体管的宽相等。

[0028] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括第四复位电路，所述第四复位电路被配置为响应于扫描复位信号对所述第一节点进行复位；所述第四复位电路包括第十二晶体管，所述第十二晶体管位于所述第一电容靠近所述显示区域的一侧；所述第十二晶体管的栅极设置在所述第一导电层，所述第十二晶体管的第一极和第二极设置在所述第二导电层；所述第十二晶体管的栅极被配置为接收所述扫描复位信号，所述第十二晶体管的第一极与所述第一节点电连接，所述第十二晶体管的第二极与所述第一电压连接走线连接。

[0029] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元还包括设置在第二导电层的第十二转接电极，所述第十二转接电极与所述第十二晶体管的第一极连接，所述第十二转接电极和所述第一电容的第一极在所述衬底基板上的正投影至少部分重叠，且所述第十二转接电极与所述第一电容的第一极电连接。

[0030] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元中的任意一个晶体管的第一极和第二极中的一个在所述衬底基板上的正投影的形状包括至少一个U型，该晶体管的第一极和第二极中的另一个在所述衬底基板上的正投影的形状包括至少一个I型。

[0031] 例如，在本公开一实施例提供的显示基板中，所述移位寄存器单元中的任意一个晶体管的栅极在所述衬底基板上的正投影覆盖该晶体管的有源层在所述衬底基板上的正投影。

[0032] 例如，在本公开一实施例提供的显示基板中，所述多个移位寄存器单元包括在所述第一方向上依次相邻设置的第一移位寄存器单元、第二移位寄存器单元、第三移位寄存器单元以及第四移位寄存器单元；所述第四移位寄存器单元中的输入电路与所述第一移位寄存器单元的输出电路连接，以将所述第一移位寄存器单元的输出信号作为所述第四移位寄存器单元的输入信号。

[0033] 本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的显示基板。

附图说明

[0034] 为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

[0035] 图1A为一种移位寄存器单元的电路示意图；

[0036] 图1B为对应于图1A中所示的移位寄存器单元工作时的信号时序图；

[0037] 图1C为对应图1A中所示的移位寄存器单元的布局图；

[0038] 图2A为本公开至少一实施例提供的一种移位寄存器单元的示意图；

[0039] 图2B为本公开至少一实施例提供的一种移位寄存器单元的电路示意图；

[0040] 图3为对应于图2B中所示的移位寄存器单元工作时的信号时序图；

[0041] 图4A为图1A中所示的移位寄存器单元和图2B中所示的移位寄存器单元中的第一节点的电位的仿真图；

[0042] 图4B为将图4A中的虚线椭圆所围成的部分放大后的示意图；

[0043] 图5A为对图1A中所示的移位寄存器单元和图2B中所示的移位寄存器单元中的第一节点的电位进行实际测试的测试结果；

[0044] 图5B为对图1A中所示的移位寄存器单元和图2B中所示的移位寄存器单元中的第二节点的电位进行实际测试的测试结果；

[0045] 图6示出了一种多个如图2B所示的移位寄存器单元进行级联的示意图；

[0046] 图7为本公开至少一实施例提供的一种显示基板的示意图；

[0047] 图8为对应图2B所示的移位寄存器单元的布局图；

[0048] 图9A、图9B、图9C分别为对应图8中的第一导电层、第二导电层以及半导体层的布局图；

[0049] 图9D为图8中所采用的过孔的布局图；

[0050] 图10为本公开至少一实施例提供的一种显示基板所包括的各个层结构的截面示意图；

[0051] 图11A为本公开至少一实施例提供的一种显示基板在包括过孔的位置处的截面示意图；

[0052] 图11B为本公开至少一实施例提供的一种显示基板在包括过孔的位置处的截面示意图；

[0053] 图12为对应于图6所示的多个移位寄存器单元级联的示意图的布局图；

[0054] 图13A、图13B、图13C分别为对应图12中的第一导电层、第二导电层以及半导体层的布局图；以及

[0055] 图14为本公开至少一实施例提供的一种显示装置的示意图。

具体实施方式

[0056] 为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

[0057] 除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

[0058] 在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate‑driver On Array)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板的阵列基板上，从而可以实现窄边框和降低装配成本等优势。该显示面板可以为液晶显示(LCD)面板、有机发光二极管(OLED)显示面板或量子点发光二极管(QLED)显示面板。

[0059] 图1A示出了一种移位寄存器单元的电路示意图，多个该移位寄存器单元可以被级联以形成栅极驱动电路。如图1A所示，该移位寄存器单元包括九个晶体管(T1至T9)和存储电容(C0)。图1C为对应图1A中所示的移位寄存器单元的布局图，对应地示出了各个晶体管在显示基板上的位置以及相关电极、有源层、走线等。

[0060] 关于该移位寄存器单元中的各个晶体管以及存储电容的连接关系可以参考图1A，这里不再一一赘述。例如，上述晶体管均为N型晶体管。下面也以N型晶体管为例进行说明，但是本公开的实施例不限于这种情形，例如这些晶体管中至少部分可以替换为P型晶体管。

[0061] 例如，图1A中的第一电压端VGL被配置为连接至直流低电平信号，第二电压端VDD被配置为连接至直流高电平信号，下面结合图1B所示的信号时序图来说明图1A所示的移位寄存器单元的工作原理，在图1B所示的第一阶段S1、第二阶段S2、第三阶段S3以及第四阶段S4共四个阶段中，该移位寄存器单元进行如下操作。

[0062] 在第一阶段S1，时钟信号端CLK输入低电平信号，输入端IP输入高电平信号。由于输入端IP输入高电平信号，第一晶体管T1导通，使得输入端IP输入的高电平对存储电容C0进行充电，第一节点N1的电位被拉高至第一高电平。例如，在本公开的实施例中，第一节点N1可以为上拉节点(PU)。

[0063] 由于第二电压端VDD被配置为连接至直流高电平信号，所以第五晶体管T5保持导通，第二电压端VDD输入的高电平对第三节点N3进行充电。例如，在本公开的实施例中，第三节点N3可以为下拉控制节点(PD_CN)。

[0064] 又由于第一节点N1的电位为第一高电平，第六晶体管T6导通，从而使得第三节点N3和第一电压端VGL电连接。在晶体管的设计上，可以将第五晶体管T5和第六晶体管T6配置为(例如对二者的尺寸比、阈值电压等配置)在T5和T6均导通时，第三节点N3的电位被拉低到一个较低的电平，该低电平不会使第三晶体管T3完全开启。又由于第一节点N1的电位为第一高电平，第四晶体管T4导通，使得第二节点N2的电位被拉低至低电平。例如，在本公开的实施例中，第二节点N2可以为下拉节点(PD)。

[0065] 需要说明的是，图1B中所示的信号时序图的电位高低仅是示意性的，不代表真实电位值。

[0066] 由于第一节点N1处于第一高电平，第二晶体管T2导通，此时时钟信号端CLK输入低电平，所以在此阶段，输出端OP输出该低电平。

[0067] 在第二阶段S2，时钟信号端CLK输入高电平信号，输入端IP输入低电平信号。由于输入端IP输入低电平信号，第一晶体管T1截止，第一节点N1保持上一阶段的第一高电平，从而使得第二晶体管T2保持导通，由于在此阶段时钟信号端CLK输入高电平，所以输出端OP输出该高电平。

[0068] 同时，由于时钟信号端CLK以及输出端OP为高电平，该高电平可以通过第二晶体管T2的寄生电容(包括栅极和第一极之间的寄生电容，以及栅极和第二级之间的寄生电容)和存储电容C0将第一节点N1的电位耦合升高至第二高电平，使得第二晶体管T2的导通更充分。由于第一节点N1的电位为高电平，第四晶体管T4继续导通，使得第二节点N2的电位继续保持在低电平。

[0069] 在第三阶段S3，时钟信号端CLK输入的信号由高电平变为低电平，该低电平通过导通的第二晶体管T2输出至输出端OP。另外，时钟信号端CLK的电平变化会通过导通的第二晶体管T2的寄生以及存储电容C0将第一节点N1的电位耦合拉低至第一高电平。

[0070] 在第四阶段S4，由于扫描复位信号端RST输入高电平信号，第九晶体管T9导通，使得第一节点N1与第一电压端VGL电连接，第一节点N1的电位被拉低到低电平，从而第二晶体管T2截止。

[0071] 由于第一节点N1的电位处于低电平，第六晶体管T6和第四晶体管T4截止，第三节点N3和第二节点N2的放电路径被截止，第二节点N2的电位被充电至高电平，由此使得第七晶体管T7和第八晶体管T8导通，分别将第一节点N1以及输出端OP的电位拉低到第一电压端VGL输入的低电平，进一步消除了移位寄存器单元在非输出阶段其输出端和第一节点N1处可能产生的噪声。

[0072] 上述移位寄存器单元在工作时，在第一阶段S1中，需要第五晶体管T5和第六晶体管T6满足一定的配置关系(例如二者的尺寸比例满足一定的配置关系)，才可以使得第三节点N3的电位被拉低到一个较低的电平。如果第三节点N3的电位无法将第三晶体管T3完全关闭，此时第二电压端VDD的高电平信号就会对第二节点N2进行充电，从而造成第七晶体管T7部分开启，这将会影响第一节点N1的充电过程，严重时可能会影响输出端OP的正常输出。

[0073] 也就是说，图1A所示的移位寄存器单元在工作时，对第一节点N1的充电和放电存在竞争关系，可能会造成对第一节点N1的充电不足；另外，随着使用时间的积累，该移位寄存器单元中的各个晶体管的阈值电压可能会发生漂移，且各个晶体管的阈值电压的漂移量可能会不同，这也会影响上述竞争关系，从而影响对第一节点N1的充电过程，进而影响产品寿命。

[0074] 本公开至少一实施例提供一种移位寄存器单元，该移位寄存器单元可以避免第一节点的充电和放电存在竞争关系，使得对第一节点的充电更充分，从而可以提高采用该移位寄存器单元的产品的信赖性。另外，还可以在两个显示帧之间的时间段内对第一节点以及输出端进行复位以降低噪声的影响，从而可以提高采用该移位寄存器单元的产品的信赖性。

[0075] 另外，本公开至少一实施例还提供一种包括上述移位寄存器单元的显示基板，通过对移位寄存器单元中的晶体管以及连接走线进行合理的排布，可以使得该显示基板的布局更加紧凑，从而可以减小该显示基板中的周边区域所占用的面积，从而可以减小包括该显示基板的显示装置的边框尺寸。

[0076] 下面结合附图对本公开的实施例及其示例进行详细说明。

[0077] 本公开的至少一实施例提供一种移位寄存器单元200，该移位寄存器单元可以被级联以形成栅极驱动电路，该栅极驱动电路可以用于显示基板中，例如驱动显示基板的显示区域中的多行像素单元进行扫描显示。

[0078] 如图2A和图2B所示，该移位寄存器单元200包括输入电路210、输出电路220、第一复位电路230、控制电路240、第二复位电路250、第三复位电路260和第四复位电路270。

[0079] 输入电路210被配置为响应于输入信号以控制第一节点N1的电平。例如，在本公开的实施例中，第一节点N1可以为上拉节点(PU)。例如，如图2A所示，输入电路210和输入端IP电连接，从而当输入电路210导通时可以利用输入端IP输入的输入信号对第一节点N1的电平进行控制，例如，拉高第一节点N1的电平。

[0080] 例如，如图2B所示，输入电路210包括第三晶体管M3。第三晶体管M3的栅极G3和第三晶体管M3的第一极D3电连接，且均与输入端IP电连接以接收输入信号；第三晶体管M3的第二极S3与第一节点N1电连接。

[0081] 输出电路220被配置为接收时钟信号，并在所述第一节点的电平的控制下将所述时钟信号作为输出信号输出至输出端OP。例如，如图2A所示，输出电路220和时钟信号端CLK以及输出端OP电连接，当输出电路220导通时，可以将从时钟信号端CLK接收到的时钟信号作为输出信号输出至输出端OP。

[0082] 例如，如图2B所示，输出电路220包括第四晶体管M4和第一电容C1。第四晶体管M4的栅极G4与第一节点N1电连接，第四晶体管M4的第一极D4与时钟信号端CLK电连接以接收时钟信号，第四晶体管M4的第二极S4与输出端OP电连接。第一电容C1的第一极801与第一节点N1电连接，第一电容C1的第二极802与输出端OP电连接。

[0083] 第一复位电路230被配置为响应于帧复位信号，以在显示基板的两个显示帧之间的时间段内对第一节点N1以及输出端OP进行复位。例如，如图2A所示，第一复位电路230与帧复位信号端STV电连接以接收帧复位信号，第一复位电路230与第一电压端VGL电连接以接收第一电压，例如，第一电压可以为低电平电压。另外，第一复位电路230还与第一节点N1以及输出端OP电连接。在显示基板的相邻的两个显示帧之间的时间段内，当第一复位电路230响应于帧复位信号而导通时，可以利用低电平的第一电压分别对第一节点N1以及输出端OP进行复位操作，从而可以降低或消除第一节点N1以及输出端OP上的噪声，从而可以提高采用该移位寄存器单元200的产品的信赖性。

[0084] 例如，如图2B所示，第一复位电路230包括第一晶体管M1和第二晶体管M2。第一晶体管M1的栅极G1与帧复位信号端STV电连接以接收帧复位信号，第一晶体管M1的第一极D1与第一节点N1电连接，第一晶体管M1的第二极S1与第一电压端VGL电连接以接收低电平的第一电压。第二晶体管M2的栅极G2与帧复位信号端STV电连接以接收帧复位信号，第二晶体管M2的第一极D2与输出端OP电连接，第二晶体管M2的第二极S2与第一电压端VGL电连接以接收低电平的第一电压。

[0085] 例如，第一节点N1为第三晶体管M3的第二极S3与第一晶体管M1的第一极D1以及第四晶体管M4的栅极G4的汇合点。

[0086] 控制电路240配置为根据第一节点N1的电平控制第二节点N2的电平。例如，在本公开的实施例中，第二节点N2可以为下拉节点(PD)。例如，如图2A所示，控制电路240与第一电压端VGL电连接以接收低电平的第一电压；控制电路240与第二电压端VDD电连接以接收不同于第一电压的第二电压，例如，第二电压可以为高电平电压。另外，控制电路240还与第一节点N1以及第二节点N2电连接。例如，当第一节点N1的电平为高电平时，控制电路240控制第二节点N2的电平为低电平；当第一节点N1的电平为低电平时，控制电路240结合从第二电压端VDD接收到的高电平的第二电压可以控制使得第二节点N2的电平为高电平。

[0087] 例如，如图2B所示，该控制电路240包括第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8。第八晶体管M8的栅极G8与第八晶体管M8的第一极D8电连接，且均与第二电压端VDD电连接以接收高电平的第二电压；第八晶体管M8的第二极S8与第三节点N3电连接，例如，第三节点N3可以为下拉控制节点(PD_CN)。第七晶体管M7的栅极G7与第一节点N1电连接，第七晶体管M7的第一极D7与第三节点N3电连接，第七晶体管M7的第二极S7与第一电压端VGL电连接以接收低电平的第一电压。第五晶体管M5的栅极G5与第三节点N3电连接，第五晶体管M5的第一极D5与第二节点N2电连接，第五晶体管M5的第二极S5与第二电压端VDD电连接以接收高电平的第二电压。第六晶体管M6的栅极与第一节点N1电连接，第六晶体管M6的第一极D6与第二节点N2电连接，第六晶体管M6的第二极S6与第一电压端VGL电连接以接收低电平的第一电压。

[0088] 例如，第二节点N2为第五晶体管M5的第一极D5与第六晶体管M6的第一极D6的汇合点；第三节点N3为第八晶体管M8的第二极S8与第五晶体管M5的栅极G5以及第七晶体管M7的第一极D7的汇合点。

[0089] 需要说明的是，在本公开的实施例中，各个节点(第一节点N1、第二节点N2、第三节点N3)和各个信号端(输入端IP、输出端OP、帧复位信号端STV、扫描复位信号端RST、时钟信号端CLK等)均是为了更好地描述电路结构而设置的，并非表示实际存在的部件。节点表示电路结构中相关电路连接的汇合点，即与具有相同节点标识连接的相关电路彼此之间是电连接的。

[0090] 第二复位电路250被配置为响应于输入信号以控制第二节点N2的电平。例如，如图2A所示，第二复位电路250与输入端IP电连接以接收输入信号，第二复位电路250还与第一电压端VGL电连接以接收低电平的第一电压。另外，第二复位电路250还与第二节点N2电连接。例如，当输入电路210利用输入信号对第一节点N1进行充电时，该第二复位电路250可以响应于该输入信号而导通，从而可以利用低电平的第一电压控制第二节点N2的电平，例如，将第二节点N2的电位拉低至低电平。

[0091] 在本公开的上述实施例提供的移位寄存器单元200中，通过设置第二复位电路250可以使得第二节点N2的电位不影响对第一节点N1的充电过程，使得对第一节点N1的充电更充分，从而可以提高采用该移位寄存器单元200的产品的信赖性。

[0092] 例如，如图2B所示，该第二复位电路250包括第九晶体管M9。第九晶体管M9的栅极G9与输入端IP电连接以接收输入信号，第九晶体管M9的第一极D9与第二节点N2电连接，第九晶体管M9的第二极S9与第一电压端VGL电连接以接收低电平的第一电压。

[0093] 第三复位电路260被配置为在第二节点N2的电平的控制下对第一节点N1以及输出端OP进行复位。例如，如图2A所示，第三复位电路260与第一电压端VGL电连接以接收低电平的第一电压，另外，第三复位电路260还与第一节点N1、第二节点N2以及输出端OP电连接。例如，当第三复位电路260在第二节点N2的电平的控制下导通时(例如，第二节点N2的电平为高电平)，可以利用低电平的第一电压分别对第一节点N1以及输出端OP进行复位，从而可以降低或消除第一节点N1以及输出端OP上的噪声。

[0094] 例如，如图2B所示，第三复位电路260包括第十晶体管M10和第十一晶体管M11。第十晶体管M10的栅极G10与第二节点N2电连接，第十晶体管M10的第一极D10与第一节点N1电连接，第十晶体管M10的第二极S10与第一电压端VGL电连接以接收低电平的第一电压。第十一晶体管M11的栅极G11与第二节点N2电连接，第十一晶体管M11的第一极D11与输出端OP电连接，第十一晶体管M11的第二极S11与第一电压端VGL电连接以接收低电平的第一电压。

[0095] 第四复位电路270被配置为响应于扫描复位信号对第一节点N1进行复位，例如，拉低第一节点N1的电平，从而降低第一节点N1上可能存在的噪声。例如，如图2A所示，第四复位电路270与扫描复位信号端RST电连接以接收扫描复位信号，以及与第一电压端VGL电连接以接收低电平的第一电压。另外，第四复位电路270还与第一节点N1电连接。例如，当第四复位电路270响应于扫描复位信号而导通时，可以利用低电平的第一电压对第一节点N1进行复位，从而拉低第一节点N1的电平。

[0096] 例如，如图2B所示，该第四复位电路270包括第十二晶体管M12。第十二晶体管M12的栅极G12与扫描复位信号端RST电连接以接收扫描复位信号，第十二晶体管M12的第一极D12与第一节点N1电连接，第十二晶体管M12的第二极S12与第一电压端VGL电连接以接收低电平的第一电压。

[0097] 需要说明的是，在上述描述图2B所示的移位寄存器单元200中的连接关系时，均采用了“电连接”。这里，两个部件“电连接”表明该两个部件之间是电气连接的，包括直接连接和间接连接，即在对应的布局图中，该两个部件可以直接连接(例如一体化形成)以实现电气连接，或者该两个部件可以通过设置在该两个部件之间的其它部件以实现电气连接。

[0098] 本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极(即源极和漏极)，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、‑5V、‑10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、‑5V、‑10V或其他合适的电压)。

[0099] 另外，需要说明的是，在本公开的实施例中，高电平和低电平是相对而言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平表示一个较低的电压范围(例如，低电平可以采用0V、‑5V、‑10V或其他合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值比低电平的最大值大。

[0100] 下面结合图3所示的信号时序图来描述图2B所示的移位寄存器单元200的工作原理，在图3所示的第一阶段P1、第二阶段P2、第三阶段P3、第四阶段P4、第五阶段P5以及第六阶段P6共六个阶段中，该移位寄存器单元200进行如下操作。需要说明的是，图3中所示的信号时序图的电位高低仅是示意性的，不代表真实电位值。

[0101] 在第一阶段P1，时钟信号端CLK输入低电平信号，输入端IP输入高电平信号。由于输入端IP输入高电平信号，第三晶体管M3导通，使得输入端IP输入的高电平对第一电容C1进行充电，第一节点N1的电位被拉高至第一高电平。

[0102] 由于第二电压端VDD被配置为连接至直流高电平信号，所以第八晶体管M8保持导通，第二电压端VDD输入的高电平对第三节点N3进行充电。又由于第一节点N1的电位为第一高电平，第七晶体管M7导通，从而使得第三节点N3和第一电压端VGL电连接。在晶体管的设计上，可以将第八晶体管M8和第七晶体管M7配置为(例如对二者的尺寸比、阈值电压等配置)在M8和M7均导通时，第三节点N3的电位被拉低到一个较低的电平，该低电平不会使第五晶体管M5完全开启。又由于第一节点N1的电位为第一高电平，第六晶体管M6导通，使得第二节点N2的电位被拉低至低电平。

[0103] 另外，由于输入端IP输入高电平信号，使得第九晶体管M9导通，导通的第九晶体管M9可以利用低电平的第一电压将第二节点N2的电位拉低至低电平。

[0104] 由于第一节点N1处于第一高电平，第四晶体管M4导通，此时时钟信号端CLK输入低电平，所以在此阶段，输出端OP输出该低电平。

[0105] 如上所述，当图2B所示的移位寄存器单元200工作在第一阶段S1时，即使控制电路240不能完全将第二节点N2的电位拉低至低电平，第二复位电路250即第九晶体管M9也可以直接将第二节点N2的电位拉低至低电平，从而保证第二节点N2的电位不会影响对第一节点N1的充电过程，从而可以使得对第一节点N1的充电更充分，提高采用该移位寄存器单元200的产品的信赖性。

[0106] 在第二阶段P2，时钟信号端CLK输入高电平信号，输入端IP输入低电平信号。由于输入端IP输入低电平信号，第三晶体管M3截止，第一节点N1保持上一阶段的第一高电平，从而使得第四晶体管M4保持导通，由于在此阶段时钟信号端CLK输入高电平，所以输出端OP输出该高电平。

[0107] 同时，由于时钟信号端CLK以及输出端OP为高电平，该高电平可以通过第四晶体管M4的寄生电容(包括栅极和第一极之间的寄生电容，以及栅极和第二级之间的寄生电容)和第一电容C1将第一节点N1的电位耦合升高至第二高电平，使得第四晶体管M4的导通更充分。由于第一节点N1的电位为高电平，第六晶体管M6继续导通，使得第二节点N2的电位继续保持在低电平。

[0108] 在第三阶段P3，时钟信号端CLK输入的信号由高电平变为低电平，该低电平通过导通的第四晶体管M4输出至输出端OP。另外，时钟信号端CLK的电平变化会通过导通的第四晶体管M4的寄生以及第一电容C1将第一节点N1的电位耦合拉低至第一高电平。

[0109] 在第四阶段P4，由于扫描复位信号端RST输入高电平信号，第十二晶体管M12导通，使得第一节点N1与第一电压端VGL电连接，第一节点N1的电位被拉低到低电平，从而第四晶体管M4截止。

[0110] 由于第一节点N1的电位处于低电平，第六晶体管M6和第七晶体管M7截止，第三节点N3和第二节点N2的放电路径被截止，第二节点N2的电位被充电至高电平，由此使得第十晶体管M10和第十一晶体管M11导通，分别将第一节点N1以及输出端OP的电位拉低到第一电压端VGL输入的低电平，进一步消除了移位寄存器单元200在非输出阶段其输出端OP和第一节点N1处可能产生的噪声，提高采用该移位寄存器单元200的产品的信赖性。

[0111] 在第五阶段P5或第六阶段P6，由于帧复位信号端STV输入高电平信号，第一晶体管M1和第二晶体管M2导通，从而可以利用低电平的第一电压分别对第一节点N1以及输出端OP进行复位操作，从而可以降低或消除第一节点N1以及输出端OP上的噪声，从而可以提高采用该移位寄存器单元200的产品的信赖性。

[0112] 需要说明的是，第五阶段P5和第六阶段P6位于两个显示帧之间的时间段BL内，例如，第五阶段P5相对于第六阶段P6更靠近于当前帧，而第六阶段P6相对于第五阶段P5更靠近于后一帧。图3中示出了三种帧复位信号的三种示例，分别为STV(1)、STV(2)、STV(3)。即，移位寄存器单元200中的第一复位电路230可以仅在第五阶段P5对第一节点N1以及输出端OP进行复位，或者，可以仅在第六阶段P6对第一节点N1以及输出端OP进行复位，又或者，可以同时在第五阶段P5和第六阶段P6对第一节点N1以及输出端OP进行复位。

[0113] 另外，需要说明的是，图3中的第五阶段P5以及第六阶段P6在时间段BL中的位置仅是示意性的，本公开的实施例包括但不限于此；在图3中的时间段BL内，还可以对第一节点N1以及输出端OP进行更多次的复位操作，本公开的实施例对此不作限制。

[0114] 对图1A中所示的移位寄存器单元和图2B中所示的移位寄存器单元200中的第一节点N1的电位进行仿真，仿真结果如图4A和4B所示。其中需要说明的是，在图4A中，由于两条曲线重合的部分较多，故将图4A中的虚线椭圆所围成的部分放大后示于图4B。

[0115] 如图4B所示，曲线L1为对应图2B所示的移位寄存器单元200中的第一节点N1的电位的仿真变化曲线，曲线L2为对应图1A所示的移位寄存器单元中的第一节点N1的电位的仿真变化曲线。从图4B可以看出，图2B所示的移位寄存器单元200中的第一节点N1的电位高于图1A所示的移位寄存器单元中的第一节点N1的电位，且差值dY＝0.30439V。也就是说，相对于图1A所示的移位寄存器单元，采用图2B所示的移位寄存器单元200可以使得对第一节点N1的充电更充分，使得第一节点N1的电位更高，从而可以提高采用该移位寄存器单元200的产品的信赖性。

[0116] 图5A为对图1A中所示的移位寄存器单元和图2B中所示的移位寄存器单元200中的第一节点N1的电位进行实际测试的测试结果。曲线L3为对应图2B所示的移位寄存器单元200中的第一节点N1的电位的测试变化曲线，曲线L4为对应图1A所示的移位寄存器单元中的第一节点N1的电位的测试变化曲线。从图5A可以看出，图2B所示的移位寄存器单元200中的第一节点N1的电位高于图1A所示的移位寄存器单元中的第一节点N1的电位。

[0117] 图5B为对图1A中所示的移位寄存器单元和图2B中所示的移位寄存器单元200中的第二节点N2的电位进行实际测试的测试结果。曲线L5为对应图2B所示的移位寄存器单元200中的第二节点N2的电位的测试变化曲线，曲线L6为对应图1A所示的移位寄存器单元中的第二节点N2的电位的测试变化曲线。从图5B可以看出，相对于图1A所示的移位寄存器单元中的第二节点N2的电位，图2B所示的移位寄存器单元200中的第二节点N2的电位可以更快地被拉低至低电平，从而降低第二节点N2的电位对第一节点N1的电位的影响，从而使得对第一节点N1的充电更充分，从而可以提高采用该移位寄存器单元200的产品的信赖性。

[0118] 多个如图2B所示的移位寄存器单元200可以级联构成一个栅极驱动电路，该栅极驱动电路可以驱动显示基板的显示区域中的多行像素单元依次进行扫描显示。

[0119] 图6示出了一种多个如图2B所示的移位寄存器单元200进行级联的示意图。需要说明的是，图6中仅示意性地示出了六个移位寄存器单元200，例如，分别为第一移位寄存器单元200(1)、第二移位寄存器单元200(2)、第三移位寄存器单元200(3)、第四移位寄存器单元200(4)、第五移位寄存器单元200(5)、第六移位寄存器单元200(6)。例如，该六个移位寄存器单元200的输出信号分别被提供至显示区域中的第N行、第N+1行、第N+2行、第N+3行、第N+
4行、第N+5行像素单元，以驱动像素单元进行扫描显示。例如，N为大于等于1的整数。

[0120] 在图6所示的示例中，第一移位寄存器单元200(1)的输出端OP与第四移位寄存器单元200(4)的输入端IP电连接，从而使得第一移位寄存器单元200(1)的输出信号被提供至第四移位寄存器单元200(4)以作为输入信号；第二移位寄存器单元200(2)的输出端OP与第五移位寄存器单元200(5)的输入端IP电连接，从而使得第二移位寄存器单元200(2)的输出信号被提供至第五移位寄存器单元200(5)以作为输入信号；第三移位寄存器单元200(3)的输出端OP与第六移位寄存器单元200(6)的输入端IP电连接，从而使得第三移位寄存器单元200(3)的输出信号被提供至第六移位寄存器单元200(6)以作为输入信号；以此类推，该栅极驱动电路中包括的其它移位寄存器单元也可以按照这种方式进行级联，不再赘述。

[0121] 在上述栅极驱动电路中，第n级移位寄存器单元的输出端OP与第n+3级移位寄存器单元的输入端IP电连接，从而使得第n级移位寄存器单元的输出信号被提供至第n+3级移位寄存器单元以作为输入信号；n为大于等于1的整数。以此类推，该栅极驱动电路中包括的其它移位寄存器单元也可以按照这种方式进行级联，不再赘述。

[0122] 另外，需要说明的是，在图6所示的级联方式下，该栅极驱动电路的前三个移位寄存器单元的输入端可以接收单独的输入信号。

[0123] 在图6所示的示例中，第一移位寄存器单元200(1)的扫描复位信号端RST与第四移位寄存器单元200(4)的输出端OP电连接，从而使得第四移位寄存器单元200(4)的输出信号被提供至第一移位寄存器单元200(1)以作为扫描复位信号；第二移位寄存器单元200(2)的扫描复位信号端RST与第五移位寄存器单元200(5)的输出端OP电连接，从而使得第五移位寄存器单元200(5)的输出信号被提供至第二移位寄存器单元200(2)以作为扫描复位信号；第三移位寄存器单元200(3)的扫描复位信号端RST与第六移位寄存器单元200(6)的输出端OP电连接，从而使得第六移位寄存器单元200(6)的输出信号被提供至第三移位寄存器单元
200(3)以作为扫描复位信号；以此类推，该栅极驱动电路中包括的其它移位寄存器单元也可以按照这种方式进行级联，不再赘述。

[0124] 在上述栅极驱动电路中，第n级移位寄存器单元的扫描复位信号端RST与第n+3级移位寄存器单元的输出端OP电连接，从而使得第n+3级移位寄存器单元的输出信号被提供至第n级移位寄存器单元以作为扫描复位信号；n为大于等于1的整数。以此类推，该栅极驱动电路中包括的其它移位寄存器单元也可以按照这种方式进行级联，不再赘述。

[0125] 另外，需要说明的是，在图6所示的级联方式下，该栅极驱动电路的最后三个移位寄存器单元的复位端可以接收单独的扫描复位信号。

[0126] 如图6所示，在该栅极驱动电路设置在一个显示基板的情形中，该显示基板还可以包括为该栅极驱动电路提供各种信号的多条信号线。例如，该多条信号线包括提供时钟信号的六条时钟信号线(第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5以及第六时钟信号线CLK6)和提供帧复位信号的帧复位信号线STVL。需要说明的是，该显示基板还可以包括其它电压信号线，例如提供第一电压或第二电压的电压信号线，这里不再赘述。

[0127] 例如，如图6所示，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5以及第六时钟信号线CLK6分别与第一移位寄存器单元200(1)、第二移位寄存器单元200(2)、第三移位寄存器单元200(3)、第四移位寄存器单元200(4)、第五移位寄存器单元200(5)以及第六移位寄存器单元200(6)的时钟信号端CLK电连接以提供所需的时钟信号。在图6所示的示例中，该栅极驱动电路采用的时钟信号为6CLK，即每相邻的六个移位寄存器单元200所接收的时钟信号为一个循环。

[0128] 需要说明的是，图6中所采用的6CLK的时钟信号仅是示意性地，该栅极驱动电路还可以采用2CLK、4CLK等其它时钟信号，本公开的实施例对此不作限定。

[0129] 如图6所示，帧复位信号线STVL与该栅极驱动电路中的所有移位寄存器单元200的帧复位信号端STV均电连接。例如，该显示基板还可以包括时序控制器400，该时序控制器400与上述多条时钟信号线以及帧复位信号线STVL电连接以提供相应的信号。

[0130] 本公开的至少一实施例还提供一种显示基板10。如图7所示，该显示基板10包括衬底基板100以及设置在衬底基板上的多个移位寄存器单元，例如，该移位寄存器单元可以采用图2B中所示的移位寄存器单元200。多个移位寄存器单元200沿第一方向R1并列排布。例如，该多个移位寄存器单元200级联可以构成一栅极驱动电路500，该栅极驱动电路500可以驱动显示基板10的显示区域110中的多行像素单元PU进行扫描显示。例如，每个移位寄存器单元200通过一条栅线GL与对应行的像素单元PU电连接。

[0131] 在本公开的实施例中，例如，衬底基板100可以采用例如玻璃、塑料、石英或其他适合的材料，本公开的实施例对此不作限制。

[0132] 图8为对应图2B所示的移位寄存器单元200的一种示例性布局图，图9A、图9B、图9C分别为对应图8中的第一导电层、第二导电层以及半导体层的布局图；图9D为图8中所采用的部分过孔的布局图；图10为显示基板10所包括的各个层结构的截面示意图，图11A‑11B为显示基板10在包括过孔的位置处的截面示意图。

[0133] 例如，如图10所示，以一个晶体管为例对显示基板10包括的各个层结构进行示意。例如，该显示基板10包括衬底基板100、第一导电层601、第一绝缘层602、半导体层603、第二导电层604以及第二绝缘层605。例如，移位寄存器单元200中的某一个晶体管的栅极可以设置在第一导电层601，该晶体管的第一极和第二极可以设置在第二导电层604，该晶体管的有源层可以设置在半导体层603；例如，第一绝缘层602可以为栅绝缘层，第二绝缘层605可以为钝化层。需要说明的是，图10仅示意性地示出了部分层结构，根据需要，该显示基板10还可以包括其它层结构，本公开的实施例对此不作限定。

[0134] 例如，上述第一导电层601和第二导电层604的材料可以包括钛、钛合金、铝、铝合金、铜、铜合金或其他任意适合的复合材料，本公开的实施例对此不作限定。例如，第一导电层601的材料可以与第二导电层604的材料相同，在此不再赘述。

[0135] 例如，第一绝缘层602和第二绝缘层605的材料可以包括例如SiNx、SiOx、SiNxOy等无机绝缘材料、例如有机树脂等有机绝缘材料，或其它适合的材料，本公开的实施例对此不作限定。

[0136] 下面结合图8‑图11B对图2A和图2B中所示的移位寄存器单元200在显示基板10中的布局设计进行描述。

[0137] 如图2A、图2B以及图8‑图10所示，显示基板10中包括的多个移位寄存器单元200中的每个包括输入电路210、输出电路220、第一复位电路230和帧复位信号连接走线CL1。例如，该帧复位信号连接走线CL1可以与上述帧复位信号线STVL连接以接收帧复位信号。关于输入电路210、输出电路220以及第一复位电路230可以参考上述关于移位寄存器单元200的描述，这里不再赘述。

[0138] 该帧复位信号连接走线CL1沿第二方向R2延伸，且被配置为向第一复位电路230提供帧复位信号，第二方向R2与第一方向R1彼此交叉。例如，在一些示例中，第二方向R2与第一方向R1垂直。例如，第二方向R2可以为栅线GL的延伸方向。

[0139] 如图2B以及图8‑图10所示，第一复位电路230包括第一晶体管M1和第二晶体管M2，如图9A所示，帧复位信号连接走线CL1、第一晶体管M1的栅极G1以及第二晶体管M2的栅极G2设置在第一导电层601。

[0140] 如图9B所示，移位寄存器单元200还包括设置在第二导电层604的第一转接电极TE1，如图9A‑9B所示，第一晶体管M1的栅极G1与第二晶体管M2的栅极G2连接，且均通过第一转接电极TE1与帧复位信号连接走线CL1电连接。例如，第一晶体管M1的栅极G1与第二晶体管M2的栅极G2均连接至连接部301。

[0141] 如图9A、9B、9D所示，位于第一导电层601的帧复位信号连接走线CL1包括连接部302，位于第二导电层604的第一转接电极TE1包括连接部303和连接部304。连接部301和连接部303在衬底基板100上的正投影至少部分重叠，连接部302和连接部304在衬底基板100上的正投影至少部分重叠。位于第一导电层601的连接部301可以通过过孔VH1和VH2与位于第二导电层604的连接部303电连接，位于第一导电层601的连接部302可以通过过孔VH3和VH4与位于第二导电层604的连接部304电连接。

[0142] 例如，图11A示出了位于第一导电层601的连接部301与位于第二导电层604的连接部303的电连接的示意图。例如，在形成连接部303时，可以使得连接部303通过过孔VH1和VH2与连接部301直接接触，从而实现电连接。

[0143] 需要说明的是，图11A所示的示例中的连接部303是通过两个过孔与连接部301连接的，本公开的实施例包括但不限于此。例如，在其它一些示例中，如图11B所示，连接部303还可以仅通过一个过孔VH1与连接部301连接。

[0144] 在本公开的实施例中，在描述位于第一导电层601的一个部件和位于第二导电层604的一个部件电连接时，均是以通过两个过孔实现电连接为例来说明的，本公开的实施例包括但不限于此，该两个部件还可以通过一个过孔、三个过孔或更多个过孔实现电连接。

[0145] 在本公开的实施例提供的显示基板10中，位于第一导电层601的帧复位信号连接走线CL1通过位于第二导电层604的第一转接电极TE1后与位于第一导电层601的第一晶体管M1的栅极G1以及第二晶体管M2的栅极G2实现电连接，使得帧复位信号连接走线CL1在布局时可以避开其它部件，使得布局更加简单、合理，另外还可以减少走线跨接所需的层数，减少工艺制程中所需掩膜数量，从而降低该显示基板10的制造成本。

[0146] 如图8所示，第一晶体管M1与第二晶体管M2沿第二方向R2相邻排布。在本公开的实施例中，第一晶体管M1与第二晶体管M2沿第二方向R2相邻排布可以使得布局更加紧凑，节省布局空间，从而可以减小该显示基板10中的周边区域所占用的面积，从而可以减小包括该显示基板10的显示装置的边框尺寸，从而有利于实现窄边框的显示装置。

[0147] 如图8所示，在本公开的一些示例中，第一晶体管M1与第二晶体管M2的尺寸相同。例如，第一晶体管M1的长与第二晶体管M2的长相等，第一晶体管M1的宽与第二晶体管M2的宽相等。例如，第一晶体管M1与第二晶体管M2的宽长比一致。

[0148] 在本公开的实施例中，使轮廓大致呈矩形的第一晶体管M1与第二晶体管M2的尺寸(长与宽)相同可以使得该两个晶体管的特性相同，例如导通电流相等，从而可以使得第一晶体管M1对第一节点N1的降噪特性与第二晶体管M2对输出端OP的降噪特性相同。

[0149] 如图9B所示，移位寄存器单元200还包括沿第二方向R2延伸的第一电压连接走线CL2，第一电压连接走线CL2被配置为向移位寄存器单元200提供第一电压，第一电压用于在显示基板10的两个显示帧之间的时间段BL内对第一节点N1以及输出端OP进行复位。例如，在本公开的实施例中，第一电压为低电平电压。

[0150] 如图9B所示，第一电压连接走线CL2、第一晶体管M1的第一极D1和第二极S1、第二晶体管M2的第一极D2和第二极S2均设置在第二导电层604。

[0151] 第一晶体管M1的第一极D1与第一节点N1电连接，第二晶体管M2的第一极D2与输出端OP电连接，第一晶体管M1的第二极S1以及第二晶体管M2的第二极S2均与第一电压连接走线CL2电连接。

[0152] 例如，在一些示例中，如图9B所示，该移位寄存器单元200还包括设置在第二导电层604且沿第一方向R1延伸的分支走线BL，该分支走线BL与第一电压连接走线CL2连接。第一晶体管M1的第二极S1和第二晶体管M2的第二极S2分别布置在分支走线BL的两侧，且均与分支走线BL连接。也就是说，第一晶体管M1的第二极S1以及第二晶体管M2的第二极S2通过该分支走线BL实现了与第一电压连接走线CL2的电连接。

[0153] 例如，在其它一些示例中，第一晶体管M1的第二极S1和第二晶体管M2的第二极S2还可以对称的布置在分支走线BL的两侧。

[0154] 如图9C所示，第一晶体管M1还包括位于半导体层603的有源层AC1，第二晶体管M2还包括位于半导体层603的有源层AC2。

[0155] 如图9A所示，该移位寄存器单元200还包括沿第二方向R2延伸的输入信号连接走线CL3，该输入信号连接走线CL3被配置为向输入电路210提供输入信号。例如，当多个移位寄存器单元200进行级联时，某一级移位寄存器单元的输入信号连接走线CL3可以与其它级移位寄存器单元的输出端OP连接。

[0156] 输入电路210包括第三晶体管M3，如图9A所示，输入信号连接走线CL3以及第三晶体管M3的栅极G3均设置在第一导电层601，第三晶体管M3的栅极G3与输入信号连接走线CL3连接。在本公开的实施例中，通过设置与输入电路210(第三晶体管M3)连接的输入信号连接走线CL3，便于多个移位寄存器单元实现级联。

[0157] 如图9A‑图9B所示，第三晶体管M3的第一极D3和第二极S3均设置在第二导电层604，第三晶体管M3的第一极D3与第三晶体管M3的栅极G3电连接，第三晶体管M3的第二极S3与第一晶体管M1的第一极D1连接，且第一节点N1为第三晶体管M3的第二极S3与第一晶体管M1的第一极D1的汇合点。

[0158] 如图9C所示，第三晶体管M3还包括位于半导体层603的有源层AC3。

[0159] 如图9A‑图9B所示，该移位寄存器单元200还包括设置在第一导电层601的第二转接电极TE2以及设置在第二导电层604的第三转接电极TE3，第二转接电极TE2和第三转接电极TE3在衬底基板100上的正投影至少部分重叠。

[0160] 第二转接电极TE2与第三晶体管M3的栅极G3连接，第三转接电极TE3与第三晶体管M3的第一极D3连接，第二转接电极TE2与第三转接电极TE3电连接。

[0161] 例如，如图9D所示，位于第一导电层601的第二转接电极TE2可以通过过孔VH5和VH6与位于第二导电层604的第三转接电极TE3电连接。例如，第二转接电极TE2通过过孔VH5和VH6与第三转接电极TE3直接接触从而实现电连接。

[0162] 例如，如图9B所示，第三晶体管M3的第一极D3包括沿第一方向R1延伸的第一连接部701以及多个沿第二方向R2延伸的第一突出部702，第一连接部701与第三转接电极TE3连接，多个第一突出部702分别与第一连接部701连接，多个第一突出部702之间形成多个第一凹陷部。即第三晶体管M3的第一极D3在衬底基板100上的正投影的形状包括多个U型。

[0163] 第三晶体管M3的第二极S3包括沿第一方向R1延伸的第二连接部703以及多个沿第二方向R2延伸的第二突出部704，多个第二突出部704分别与第二连接部703连接，多个第二突出部704之间形成多个第二凹陷部。即第三晶体管M3的第二极S3在衬底基板100上的正投影的形状包括多个U型。

[0164] 多个第一突出部702伸入多个第二突出部704之间的多个第二凹陷部中，以使得多个第二突出部704和多个第一突出部702沿第一方向R1依次间隔排布。

[0165] 在本公开的实施例中，第三晶体管M3的第一极和第二极采用这种布局结构可以提高该第三晶体管M3的导通电流。类似地，在后续的描述中，其它晶体管的第一极和第二极采用类似第三晶体管M3的布局结构也可以提高该晶体管的导通电流。

[0166] 如图9B所示，该移位寄存器单元200还包括沿第二方向R2延伸的时钟信号连接走线CL4，该时钟信号连接走线CL4被配置为向输出电路220提供时钟信号。例如，该时钟信号连接走线CL4与时钟信号线(例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5以及第六时钟信号线CLK6中的一个)电连接以接收时钟信号。

[0167] 输出电路220包括第四晶体管M4和第一电容C1。如图9A所示，第四晶体管M4的栅极G4以及第一电容C1的第一极801设置在第一导电层601，且第一电容C1的第一极801位于第四晶体管M4的栅极G4靠近显示基板10的显示区域110的一侧。

[0168] 如图9B所示，第四晶体管M4的第一极D4和第二极S4、第一电容C1的第二极802以及时钟信号连接走线CL4均设置在第二导电层604。

[0169] 如图9C所示，第四晶体管M4还包括位于半导体层603的有源层AC4。

[0170] 例如，如图8、图9A‑9C所示，第四晶体管M4包括多个沿第二方向R2并联的子晶体管ST，每个子晶体管ST包括设置在第一导电层601的栅极、设置在第二导电层604的第一极和第二极、以及设置在半导体层603的有源层。多个子晶体管ST的栅极彼此连接，多个子晶体管ST的第一极彼此连接，多个子晶体管ST的第二极彼此连接，多个子晶体管ST的有源层沿第二方向R2依次排布，且彼此独立不连接。

[0171] 在本公开的实施例中，第四晶体管M4采用多个子晶体管ST并联的形式可以提高第四晶体管M4的输出信号的驱动能力。

[0172] 例如，如图9A‑图9B所示，时钟信号连接走线CL4与输入信号连接走线CL3在衬底基板100上的正投影部分平行，且部分重叠。在本公开的实施例中，将输入信号连接走线CL3和时钟信号连接走线CL4分别设置在第一导电层601和第二导电层604，可以使得该两条走线可以避开彼此，使得该显示基板10的布局更加简单、合理。

[0173] 如图9A‑图9B所示，第四晶体管M4的栅极G4与第三晶体管M3的第二极S3电连接，第四晶体管M4的第一极D4与时钟信号连接走线CL4连接以接收时钟信号，第四晶体管M4的第二极S4与第二晶体管M2的第一极D2连接。第一电容C1的第一极801与第四晶体管M4的栅极G4连接，第一电容C1的第二极802与第四晶体管M4的第二极802连接。

[0174] 如图9A‑图9B所示，该移位寄存器单元200还包括设置在第一导电层601的第四转接电极TE4和设置在第二导电层604的第五转接电极TE5，第四转接电极TE4和第五转接电极TE5在衬底基板上的正投影至少部分重叠，且第四转接电极TE4与第五转接电极TE5电连接。

[0175] 如图9D所示，位于第一导电层601的第四转接电极TE4可以通过过孔VH7和VH8与位于第二导电层604的第五转接电极TE5电连接。例如，第四转接电极TE4通过过孔VH7和VH8与第五转接电极TE5直接接触从而实现电连接。

[0176] 第四转接电极TE4在第三晶体管M3的栅极G3与第一晶体管M1的栅极G1之间，第五转接电极TE5在第三晶体管M3的第二极S3与第一晶体管M1的第一极D1之间。第四转接电极TE4与第四晶体管M4的栅极G4电连接，第五转接电极TE5与第一晶体管M1的第一极D1以及第三晶体管M3的第二极S3连接。

[0177] 例如，如图9A所示，该移位寄存器单元200还包括设置在第一导电层601的第一连接电极CE1，该第一连接电极CE1的两端分别与第四晶体管M4的栅极G4以及第四转接电极TE4连接。第一连接电极CE1位于输入信号连接走线CL3靠近第一晶体管M1的一侧，且第一连接电极CE1与输入信号连接走线CL3在衬底基板100上的正投影部分平行。

[0178] 也就是说，第四晶体管M4的栅极G4通过第一连接电极CE1、第四转接电极TE4、过孔VH7和VH8、第五转接电极TE5实现与第三晶体管M3的第二极S3的电连接。采用这种连接电极以及转接电极实现电连接的方式，不仅可以使得移位寄存器单元10中的晶体管的布局更加紧凑，另外还可以减少走线跨接所需的层数，减少工艺制程中所需掩膜数量，从而降低该显示基板10的制造成本。

[0179] 在一些实施例中，该移位寄存器单元200还包括控制电路240，该控制电路240配置为根据第一节点N1的电平控制第二节点N2的电平。关于控制电路240可以参考上述关于移位寄存器单元200的描述，这里不再赘述。

[0180] 如图8、图9A‑图9B所示，该控制电路240包括第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8。例如，第八晶体管M8、第七晶体管M7以及第六晶体管M6沿第二方向R2依次相邻排布，第五晶体管M5和第八晶体管M8沿第一方向R1相邻排布，第六晶体管M6和第三晶体管M3沿第一方向R1相邻排布。在本公开的实施例中，采用这种排布方式可以使得布局更加紧凑，节省布局空间，从而可以减小该显示基板10中的周边区域所占用的面积，从而可以减小包括该显示基板10的显示装置的边框尺寸，从而有利于实现窄边框的显示装置。

[0181] 第五晶体管M5的栅极G5、第六晶体管M6的栅极G6、第七晶体管M7的栅极G7以及第八晶体管M8的栅极G8均设置在第一导电层601，第五晶体管M5的第一极D5和第二极S5、第六晶体管M6的第一极D6和第二极S6、第七晶体管M7的第一极D7和第二极S7以及第八晶体管M8的第一极D8和第二极S8均设置在第二导电层604。

[0182] 如图9C所示，第五晶体管M5还包括位于半导体层603的有源层AC5；第六晶体管M6还包括位于半导体层603的有源层AC6；第七晶体管M7还包括位于半导体层603的有源层AC7；第八晶体管M8还包括位于半导体层603的有源层AC8。

[0183] 如图9A‑图9B所示，第八晶体管M8的栅极G8与第八晶体管M8的第一极D8电连接，且被配置为接收不同于第一电压的第二电压。例如，在本公开的实施例中，第二电压为高电平电压。

[0184] 第八晶体管M8的第二极S8与第七晶体管M7的第一极D7连接，第七晶体管M7的栅极G7与第六晶体管M6的栅极G6连接，第七晶体管M7的第二极S7与第一电压连接走线CL2连接以接收低电平的第一电压。

[0185] 第五晶体管M5的栅极G5与第八晶体管M8的第二极S8电连接，第五晶体管M5的第一极D5与第六晶体管M6的第一极D6电连接，第五晶体管M5的第二极S5与第八晶体管M8的第一极D8电连接，第六晶体管M6的栅极G6与第四转接电极TE4连接，第六晶体管M6的第二极S6与第一电压连接走线CL2连接。第二节点N2为第五晶体管M5的第一极D5与第六晶体管M6的第一极D6的汇合点。

[0186] 如图9A‑图9B所示，该移位寄存器单元200还包括设置在第一导电层601的第六转接电极TE6和设置在第二导电层604的第七转接电极TE7，第六转接电极TE6和第七转接电极TE7在衬底基板100上的正投影至少部分重叠，且第六转接电极TE6与第七转接电极TE7电连接。

[0187] 如图9D所示，位于第一导电层601的第六转接电极TE6可以通过过孔VH9和VH10与位于第二导电层604的第七转接电极TE7电连接。例如，第六转接电极TE6通过过孔VH9和VH10与第七转接电极TE7直接接触从而实现电连接。

[0188] 如图9A‑图9B所示，第六转接电极TE6在第五晶体管M5的栅极G5与第八晶体管M8的栅极G8之间，且与第八晶体管M8的栅极G8连接。第七转接电极TE7在第五晶体管M5的第二极S5与第八晶体管M8的第一极D8之间，且与第五晶体管M5的第二极S5以及第八晶体管M8的第一极D8均连接。

[0189] 如上所述，第八晶体管M8的栅极G8通过第六转接电极TE6、过孔VH9和VH10、第七转接电极TE7实现与第八晶体管M8的第一极D8的电连接。采用转接电极实现电连接的方式，不仅可以使得移位寄存器单元10中的晶体管的布局更加紧凑，另外还可以减少走线跨接所需的层数，减少工艺制程中所需掩膜数量，从而降低该显示基板10的制造成本。

[0190] 如图9A‑图9B所示，该移位寄存器单元200还包括设置在第一导电层601的第八转接电极TE8和设置在第二导电层604的第九转接电极TE9，第八转接电极TE8和第九转接电极TE9在衬底基板100上的正投影至少部分重叠，且第八转接电极TE8与第九转接电极TE9电连接。

[0191] 如图9D所示，位于第一导电层601的第八转接电极TE8可以通过过孔VH11和VH12与位于第二导电层604的第九转接电极TE9电连接。例如，第八转接电极TE8通过过孔VH11和VH12与第九转接电极TE9直接接触从而实现电连接。

[0192] 如图9A‑图9B所示，第八转接电极TE8在第六转接电极TE6靠近显示区域110的一侧，且第八转接电极TE8与第六转接电极TE6沿第二方向R2相邻排布。第九转接电极TE9在第七转接电极TE7靠近显示区域110的一侧，且第九转接电极TE9与第七转接电极TE7沿第二方向R2相邻排布。

[0193] 第八转接电极TE8与第五晶体管M5的栅极G5连接，第九转接电极TE9与第八晶体管M8的第二极S8以及第七晶体管M7的第一极D7连接。也就是说，第五晶体管M5的栅极G5通过第八转接电极TE8、过孔VH11和VH12、第九转接电极TE9实现与第八晶体管M8的第二极S8的电连接。采用转接电极实现电连接的方式，不仅可以使得移位寄存器单元10中的晶体管的布局更加紧凑，另外还可以减少走线跨接所需的层数，减少工艺制程中所需掩膜数量，从而降低该显示基板10的制造成本。

[0194] 在一些实施例中，该移位寄存器单元200还包括第二复位电路250，该第二复位电路250被配置为响应于输入信号以控制第二节点N2的电平。关于第二复位电路250可以参考上述关于移位寄存器单元200的描述，这里不再赘述。

[0195] 第二复位电路250包括第九晶体管M9，如图8所示，第五晶体管M5、第九晶体管M9以及第三晶体管M3沿第二方向R2依次排布，且第九晶体管M9与第七晶体管M7沿第一方向R1相邻排布。在本公开的实施例中，采用这种排布方式可以使得布局更加紧凑，节省布局空间，从而可以减小该显示基板10中的周边区域所占用的面积，从而可以减小包括该显示基板10的显示装置的边框尺寸，从而有利于实现窄边框的显示装置。

[0196] 如图9A‑图9B所示，第九晶体管M9的栅极G9设置在第一导电层601，第九晶体管M9的第一极D9和第二极S9设置在第二导电层604。如图9C所示，第九晶体管M9还包括位于半导体层603的有源层AC9。

[0197] 如图9A‑图9B所示，第九晶体管M9的栅极G9与第二转接电极TE2连接，第九晶体管M9的第一极D9与第五晶体管M5的第一极D5连接，第九晶体管M9的第二极S9与第七晶体管M7的第二极S7连接。第二转接电极TE2位于第九晶体管M9的栅极G9与第三晶体管M3的栅极G3之间。

[0198] 如图9B所示，该移位寄存器单元200还包括设置在第二导电层604的第二连接电极CE2。该第二连接电极CE2的两端分别与第九晶体管M9的第一极D9以及第六晶体管M6的第一极D6连接。也就是说，第五晶体管M5的第一极D5通过第九晶体管M9的第一极D9以及第二连接电极CE2实现与第六晶体管M6的第一极D6的电连接。

[0199] 在一些实施例中，该移位寄存器单元200还包括第三复位电路260，该第三复位电路260被配置为在第二节点N2的电平的控制下对第一节点N1以及输出端OP进行复位。关于第三复位电路260可以参考上述关于移位寄存器单元200的描述，这里不再赘述。

[0200] 第三复位电路260包括第十晶体管M10和第十一晶体管M11，如图8所示，第十晶体管M10和第十一晶体管M11沿第二方向R2相邻排布，第十晶体管M10和第一晶体管M1沿第一方向R1相邻排布，第十一晶体管M11和第二晶体管M2沿第一方向R1相邻排布。在本公开的实施例中，采用这种排布方式可以使得布局更加紧凑，节省布局空间，从而可以减小该显示基板10中的周边区域所占用的面积，从而可以减小包括该显示基板10的显示装置的边框尺寸，从而有利于实现窄边框的显示装置。

[0201] 如图8所示，在本公开的一些示例中，第十一晶体管M11的长与第二晶体管M2的长相等；例如，第十一晶体管M11的长还与第一晶体管M1的长相等；例如，第十一晶体管M11的宽大于第二晶体管M2的宽。

[0202] 例如，第十晶体管M10的长小于第十一晶体管M11的长。又例如，第十晶体管M10的宽与第十一晶体管M11的宽相等。

[0203] 在本公开的实施例中，通过对轮廓大致呈矩形的第十晶体管M10以及第十一晶体管M11的尺寸(长与宽)进行设计，可以使得布局更加紧凑，节省布局空间，从而可以减小该显示基板10中的周边区域所占用的面积，从而可以减小包括该显示基板10的显示装置的边框尺寸，从而有利于实现窄边框的显示装置。

[0204] 如图9A‑图9B所示，第十晶体管M10的栅极G10和第十一晶体管M11的栅极G11设置在第一导电层601，第十晶体管M10的第一极D10和第二极S10、以及第十一晶体管M11的第一极D11和第二极S11设置在第二导电层604。

[0205] 如图9C所示，第十晶体管M10还包括位于半导体层603的有源层AC10，第十一晶体管M11还包括位于半导体层603的有源层AC11。

[0206] 如图9A‑图9B所示，第十晶体管M10的栅极G10与第十一晶体管M11的栅极G11连接，且第十晶体管M10的栅极G10和第十一晶体管M11的栅极G11均与第二节点N2电连接，第十晶体管M10的第一极D10与第一晶体管M1的第一极D1连接，第十一晶体管M11的第一极D11与第二晶体管M2的第一极D2连接，第十晶体管M10的第二极S10和第十一晶体管M11的第二极S11均与第一电压连接走线CL2电连接。

[0207] 例如，第十晶体管M10的第二极S10和第十一晶体管M11的第二极S11均与分支走线BL连接，从而实现与第一电压连接走线CL2的电连接。

[0208] 如图9A‑图9B所示，该移位寄存器单元200还包括设置在第一导电层601的第十转接电极TE10以及设置在第二导电层604的第十一转接电极TE11，第十转接电极TE10和第十一转接电极TE11在衬底基板100上的正投影至少部分重叠，且第十转接电极TE10与第十一转接电极TE11电连接。

[0209] 如图9D所示，位于第一导电层601的第十转接电极TE10可以通过过孔VH13和VH14与位于第二导电层604的第十一转接电极TE11电连接。例如，第十转接电极TE10通过过孔VH13和VH14与第十一转接电极TE11直接接触从而实现电连接。

[0210] 如图9A‑图9B所示，第十转接电极TE10在第六晶体管M6的栅极G6与第十晶体管M10的栅极G10之间，且与第十晶体管M10的栅极G10连接。第十一转接电极T11与第六晶体管M6的第一极D6连接。也就是说，第十晶体管M10的栅极G10以及第十一晶体管M11的栅极G11通过第十转接电极TE10、过孔VH13和VH14、第十一转接电极TE11实现与第六晶体管M6的第一极D6的电连接，即实现与第二节点N2的电连接。采用转接电极实现电连接的方式，不仅可以使得移位寄存器单元10中的晶体管的布局更加紧凑，另外还可以减少走线跨接所需的层数，减少工艺制程中所需掩膜数量，从而降低该显示基板10的制造成本。

[0211] 在一些实施例中，该移位寄存器单元200还包括第四复位电路270，该第四复位电路270被配置为响应于扫描复位信号对第一节点N1进行复位。关于第四复位电路270可以参考上述关于移位寄存器单元200的描述，这里不再赘述。

[0212] 该第四复位电路270包括第十二晶体管M12，如图8所示，第十二晶体管M12位于第一电容C1靠近显示区域110的一侧。即，第十二晶体管M12位于第一电容C1与显示区域110之间，采用这种方式，可以使得第十二晶体管M12更便于与其它移位寄存器单元的输出端连接以接收扫描复位信号，即，便于多个移位寄存器单元实现级联。

[0213] 如图9A‑图9B所示，第十二晶体管M12的栅极G12设置在第一导电层601，第十二晶体管M12的第一极D12和第二极S12设置在第二导电层604。如图9C所示，第十二晶体管M12还包括位于半导体层603的有源层AC12。

[0214] 如图9A‑图9B所示，第十二晶体管M12的栅极G12被配置为接收扫描复位信号。例如，当多个移位寄存器单元200进行级联时，某一级移位寄存器单元200中的第十二晶体管M12的栅极G12可以与其它级移位寄存器单元的输出端OP连接以接收扫描复位信号。

[0215] 第十二晶体管M12的第一极D12与第一节点N1电连接，第十二晶体管M12的第二极S12与第一电压连接走线CL2连接以接收低电平的第一电压。

[0216] 如图9B所示，该移位寄存器单元200还包括设置在第二导电层604的第十二转接电极TE12，第十二转接电极TE12与第十二晶体管M12的第一极D12连接。第十二转接电极TE12和第一电容C1的第一极801在衬底基板100上的正投影至少部分重叠，且第十二转接电极TE12与第一电容C1的第一极801电连接。

[0217] 例如，如图9C所示，第十二转接电极TE12可以通过过孔VH15和VH16与第一电容C1的第一极801电连接。例如，第十二转接电极TE12通过过孔VH15和VH16与第一电容C1的第一极801直接接触从而实现电连接。

[0218] 也就是说，第十二晶体管M12的第一极D12通过第十二转接电极TE12、过孔VH15和VH16、第一电容C1的第一极801实现与第一节点N1的电连接。

[0219] 例如，如图9A‑图9B所示，该移位寄存器单元200还包括设置在第一导电层601的第十三转接电极TE13以及设置在第二导电层604的第十四转接电极TE14，第十三转接电极TE13和第十四转接电极TE14在衬底基板100上的正投影至少部分重叠，且第十三转接电极TE13与第十四转接电极TE14电连接。

[0220] 如图9D所示，位于第一导电层601的第十三转接电极TE13可以通过过孔VH17和VH18与位于第二导电层604的第十四转接电极TE14电连接。例如，第十三转接电极TE13通过过孔VH17和VH18与第十四转接电极TE14直接接触从而实现电连接。

[0221] 如图9A‑图9B所示，第十四转接电极TE14与第一电容C1的第二极802(输出端OP)连接。例如，当多个移位寄存器单元200进行级联时，某一级移位寄存器单元200中的第十三转接电极TE13可以与其它级移位寄存器单元的第十二晶体管M12的栅极G12连接以提供扫描复位信号，或者与其它级移位寄存器单元的输入信号连接走线CL3连接以提供输入信号；即，便于多个移位寄存器单元实现级联。

[0222] 在本公开的实施例提供的显示基板10中，通过合理的设置转接电极以及过孔，可以使得位于第一导电层601的部件(例如晶体管的栅极)与位于第二导电层604的部件(例如晶体管的第一级或第二极)实现电连接，从而实现相应的电路结构。采用这种方式可以使得显示基板10的布局更加合理、紧凑，另外还可以减少走线跨接所需的层数，减少工艺制程中所需掩膜数量，从而降低该显示基板10的制造成本。

[0223] 如图9A所示，移位寄存器单元200的各个晶体管的栅极G1～G12的平面形状为块状，例如基本上均为矩形。

[0224] 如图9C所示，移位寄存器单元200的各个晶体管的有源层AC1～AC12的平面形状为块状，例如基本上均为矩形，且大致均匀地布置，从而有利于与块状栅极G1～G12对应，且有利于实现用于半导体层的构图工艺以及保持刻蚀过程中的刻蚀均匀性。

[0225] 如图9B所示，移位寄存器单元200的各个晶体管的源极和漏极(其中一个为U型电极另一个为I型电极)整体上的外轮廓的平面形状为块状，例如基本上均为矩形，与块状有源层AC1～AC12对应，组合定义了一个或多个U型沟道区，增加了沟道宽度的同时有利于减小沟道长度，由此增加了各个晶体管的沟道区宽长比，有助于改善各个晶体管的开关性能。

[0226] 图1C为对应图1A中所示的移位寄存器单元的布局图。比较图1C和图8可以发现，图1C中所示的移位寄存器单元中的各个晶体管之间存在较大的间隙空间，布局不紧凑，浪费了很多布局空间。而在本公开的上述实施例提供的显示基板10中，如图8所示，通过对移位寄存器单元中的各个晶体管以及走线的排布进行设计，可以使得该显示基板10的布局更加紧凑，节省布局空间，从而可以减小该显示基板10中的周边区域所占用的面积，从而可以减小包括该显示基板10的显示装置的边框尺寸，从而有利于实现窄边框的显示装置。

[0227] 例如，如图9B所示，该移位寄存器单元200中的任意一个晶体管的第一极和第二极中的一个(例如第一级)在衬底基板100上的正投影的形状包括至少一个U型，该晶体管的第一极和第二极中的另一个(例如第二极)在衬底基板100上的正投影的形状包括至少一个I型。

[0228] 例如，第一晶体管M1的第一极D1、第二晶体管M2的第一极D2、第五晶体管M5的第一极D5、第七晶体管M7的第一极D7、第八晶体管M8的第一极D8、第九晶体管M9的第一极D9、第十二晶体管M12的第一极D12在衬底基板100上的正投影的形状为U型，第一晶体管M1的第二极S1、第二晶体管M2的第二极S2、第五晶体管M5的第二极S5、第七晶体管M7的第二极S7、第八晶体管M8的第二极S8、第九晶体管M9的第二极S9、第十二晶体管M12的第二极S12在衬底基板100上的正投影的形状为I型，且上述晶体管的第二极对伸入对应的第一极中。

[0229] 又例如，第三晶体管M3的第一极D3、第四晶体管M4的第一极D4、第六晶体管M6的第一极D6、第十晶体管M10的第一极D10、第十一晶体管M11的第一极D11在衬底基板100上的正投影的形状包括多个U型，第三晶体管M3的第二极S3、第四晶体管M4的第二极S4、第六晶体管M6的第二极S6、第十晶体管M10的第二极S10、第十一晶体管M11的第二极S11在衬底基板100上的正投影的形状包括多个U型，其上述晶体管的第一极与第二极彼此交叉。

[0230] 例如，如图9A和图9C所示，该移位寄存器单元200中的任意一个晶体管的栅极在衬底基板100上的正投影覆盖该晶体管的有源层在衬底基板上的正投影。例如，在一个示例中，可以使得任意一个晶体管的栅极在衬底基板100上的正投影与该晶体管的有源层在衬底基板上的正投影重合。

[0231] 在本公开的实施例中，例如，半导体层603的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体(例如氧化铟镓锌(IGZO))，多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。

[0232] 图12为对应于图6所示的多个移位寄存器单元级联的示意图的布局图。图13A、图13B、图13C分别为对应图12中的第一导电层、第二导电层以及半导体层的布局图。

[0233] 例如，如图12所示，多个移位寄存器单元包括在第一方向R1上相邻设置的第一移位寄存器单元200(1)和第二移位寄存器单元200(2)，第一移位寄存器单元200(1)与第二移位寄存器单元200(2)共用同一条第一电压连接走线CL2，且相对于第一电压连接走线CL2轴对称分布。类似地，第三移位寄存器单元200(3)与第四移位寄存器单元200(4)共用同一条第一电压连接走线CL2，且相对于第一电压连接走线CL2轴对称分布；第五移位寄存器单元200(5)与第六移位寄存器单元200(6)共用同一条第一电压连接走线CL2，且相对于第一电压连接走线CL2轴对称分布。

[0234] 在本公开的实施例提供的显示基板10中，相邻的两个移位寄存器单元共用同一条第一电压连接走线可以使得第一电压连接走线的数量节省一半，从而也节省了第一电压连接走线对应的布局空间，使得该显示基板10的布局更加紧凑，节省布局空间，从而可以减小该显示基板10中的周边区域所占用的面积，从而可以减小包括该显示基板10的显示装置的边框尺寸，从而有利于实现窄边框的显示装置。

[0235] 例如，如图12、图13A‑图13C所示，多个移位寄存器单元包括在第一方向R1上依次相邻设置的第一移位寄存器单元200(1)、第二移位寄存器单元200(2)、第三移位寄存器单元200(3)以及第四移位寄存器单元200(4)。第四移位寄存器单元200(4)中的输入电路210(输入信号连接走线CL3)与第一移位寄存器单元200(1)的输出电路220(第十三转接电极TE13)连接，以将第一移位寄存器单元200(1)的输出信号作为第四移位寄存器单元200(4)的输入信号。关于多个移位寄存器单元级联的详细描述可以参考关于图6的描述，这里不再赘述。

[0236] 本公开的至少一实施例还提供一种显示装置1，如图14所示，该显示装置1包括本公开的实施例提供的任一显示基板10。

[0237] 需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、QLED面板、QLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限制。

[0238] 本公开的实施例提供的显示装置1的技术效果，可以参考上述实施例中关于移位寄存器单元200以及显示基板10的相应描述，这里不再赘述。

[0239] 以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。