提升耐压工艺窗口的超结器件转让专利
申请号 : CN202111487782.2
文献号 : CN113889525B
文献日 : 2022-03-18
发明人 : 李吕强 , 陈辉 , 王加坤
申请人 : 杭州芯迈半导体技术有限公司
摘要 :
权利要求 :
1.一种提升耐压工艺窗口的超结器件,其特征在于,所述超结器件包括:半导体衬底;
沉积于所述半导体衬底上的外延层,所述外延层包括第一半导体层及层叠于其上的第二半导体层,且所述第一半导体层的禁带宽度大于所述第二半导体层的禁带宽度;
形成于所述外延层中的超结结构,所述超结结构包括至少一个第一导电类型的第一外延柱及至少一个第二导电类型的第二外延柱,所述第一外延柱与所述第二外延柱横向交替排布,且所述超结结构沿所述第二半导体层上表面向下至少延伸至所述第一半导体层的下表面,其中,所述第一导电类型与所述第二导电类型相反;
所述外延层还包括位于所述第一半导体层下表面的第三半导体层,且所述超结结构沿所述第二半导体层上表面向下延伸至所述第三半导体层的下表面,所述第一半导体层的禁带宽度大于所述第三半导体层的禁带宽度。
2.根据权利要求1所述的提升耐压工艺窗口的超结器件,其特征在于:所述半导体衬底为硅衬底,所述第一半导体层的材料为碳化硅或金刚石,所述第二半导体层的材料为硅。
3.根据权利要求2所述的提升耐压工艺窗口的超结器件,其特征在于:所述第一半导体层的厚度大于所述第二半导体层的厚度。
4.根据权利要求1所述的提升耐压工艺窗口的超结器件,其特征在于:所述半导体衬底为硅衬底,所述第一半导体层的材料为碳化硅或金刚石,所述第二半导体层的材料为硅,所述第三半导体层的材料为硅。
5.根据权利要求4所述的提升耐压工艺窗口的超结器件,其特征在于:所述第一半导体层的厚度大于所述第二半导体层的厚度,且大于所述第三半导体层的厚度。
6.根据权利要求1所述的提升耐压工艺窗口的超结器件,其特征在于:所述第一外延柱及所述第二外延柱为互补的倾斜柱。
7.根据权利要求1所述的提升耐压工艺窗口的超结器件,其特征在于:所述第一导电类型为N型或P型,所述第二导电类型为P型或N型。
8.根据权利要求1所述的提升耐压工艺窗口的超结器件,其特征在于:所述超结器件应用于超结二极管器件中,或IGBT中,或VDMOS中。
说明书 :
提升耐压工艺窗口的超结器件
技术领域
背景技术
即可完全耗尽,击穿电压仅与耗尽层厚度及临界电场有关。因此,在相同耐压条件下,超结
结构漂移区的掺杂浓度可以提高一个数量级,大大降低了导通电阻。
平衡,则会导致击穿电压迅速降低。然而,在实际的工艺制备过程中,很难做到电荷平衡的P
区域和N区域。目前常采用通过控制超结沟槽倾斜角或渐变掺杂分布梯度,抬升超结结构中
部区域的电场,使超结结构两端区域的电场降低,以达到扩展器件耐压工艺窗口的效果,但
是由于超结结构中部区域的过强电场也会导致器件更易击穿,导致器件耐压的降低。
发明内容
致耐压降低等的问题。
交替排布,且所述超结结构沿所述第二半导体层上表面向下至少延伸至所述第一半导体层
的下表面,其中,所述第一导电类型与所述第二导电类型相反。
半导体层的禁带宽度大于所述第三半导体层的禁带宽度。
宽度,从而可提高第一半导体层所在区域的临界电场,当超结结构在中部区域电场高于两
端的电场时,由于第一半导体层的临界电场大于第二半导体层的临界电场,可以保证中部
区域不提前击穿,从而可以在保证超结结构的高耐压下扩大耐压工艺窗口。
附图说明
具体实施方式
施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离
本发明的精神下进行各种修饰或改变。
目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可根据实际需要进行改变,
且其组件布局型态也可能更为复杂。
电压Vb。而在实际工艺中很难做到P区域和N区域之间电荷的平衡,为了避免该非平衡导致
击穿电压的迅速降低,目前常采用将超结结构的沟槽设置为倾斜槽,如图2所示,将超结沟
槽设置为θ角的倾斜,将超结结构中部区域的电场抬升,使超结结构上下两端区域的电场降
低,以达到扩展器件耐压工艺窗口的效果;另外还可通过将超结结构从上向下设置为渐变
掺杂分布梯度,例如,P柱掺杂上高下低,N柱掺杂上低下高,也可以将超结结构中部区域的
电场抬升,使超结结构上下两端区域的电场降低。虽然通过将中部区域的电场抬升可以达
到扩展器件耐压工艺窗口的效果,但是中部区域的过强电场也会导致器件更易击穿,拉低
器件的耐压性能。
工艺窗口指的是,定义超结器件中P柱与N柱内部的电荷总量比为电荷非平衡度,当P柱/N柱
内部电荷总量相等,即电荷平衡时,器件可取得最高的击穿电压BVmax,如此,耐压工艺窗口
可表述为器件耐压值可维持在BVmax 预设百分比*BVmax范围内的电荷非平衡度的范围。
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上的第二半导体层112,且所述第一半导体层111的禁带宽度大于所述第二半导体层112的
禁带宽度;形成于所述外延层11中的超结结构,所述超结结构包括至少一个第一导电类型
的第一外延柱121及至少一个第二导电类型的第二外延柱122,所述第一外延柱121与所述
第二外延柱122横向交替排布,且所述超结结构沿所述第二半导体层112上表面向下至少延
伸至所述第一半导体层111的下表面,其中,所述第一导电类型与所述第二导电类型相反。
临界电场,当超结结构在中部区域电场高于两端的电场时,由于第一半导体层的临界电场
大于第二半导体层的临界电场,可以保证中部区域不提前击穿,从而可以在保证超结结构
的高耐压下扩大耐压工艺窗口。
层113的下表面,所述第一半导体层111的禁带宽度大于所述第三半导体层113的禁带宽度。
即在两窄禁带宽度的半导体层之间增加一宽禁带宽度的半导体层,沿超结结构厚度的方向
Y,当其两端区域的电场小于中部区域的电场时,超结结构的耐压主要落在中部区域上,而
中部区域采用禁带宽度大的半导体材料层,所以中部区域半导体材料层的临界电场可得到
有效提高,从而可以保证中部区域不被提前击穿,达到可以在保证高耐压下扩大耐压工艺
窗口。
单独的硅材料层形成。单纯使用硅材料层作为超结结构的半导体材料层,由于硅的禁带宽
度小于碳化硅的禁带宽度,因而碳化硅的临界电场大于硅的临界电场,所以在图5中,超结
结构中部区域的临界电场值由硅材料的最大电场承受值Ec(Si)决定,当超结结构中部区域
的电场值大于Ec(Si)时,超结结构则面临被击穿的风险,而在图4中,超结结构中部区域的
临界电场值由碳化硅材料的最大电场承受值Ec(SiC)决定,当超结结构中部区域的电场值
大于Ec(Si)时,超结结构还是具有一定的抗击穿能力,保证超结结构不会提前击穿,达到可
以在保证高耐压下扩大耐压工艺窗口的效果。
导体层112的材料为硅(如图3所示);当所述外延层11为三层叠层时,所述第一半导体层111
的材料为碳化硅或金刚石,所述第二半导体层112的材料为硅,所述第三半导体层113的材
料为硅(如图4所示)。考虑不同材料之间的晶格匹配与热匹配参数,所述第一半导体层111
的材料优选选择为碳化硅。
导体层111的厚度大于所述第二半导体层112的厚度,且大于所述第三半导体层113的厚度。
相反。但也不限于此,所述述第一外延柱121及第二外延柱122也可以为没有倾斜的外延柱,
可通过将外延柱从上向下设置为渐变掺杂分布梯度,以使超结结构的中部区域的电场大于
两端区域的电场。
制备超结结构的工艺均可应用于本实施例中。
二导电类型为N型。
的N型区,超结结构之上为P型掺杂的P型区13,N型区及P型区13两端分别为金属引出层14。
IGBT器件及VDMOS器件也为现有常规结构器件,其具体结构在此不再赘述。
的禁带宽度,从而可提高第一半导体层所在区域的临界电场,当超结结构在中部区域电场
高于两端的电场时,由于第一半导体层的临界电场大于第二半导体层的临界电场,可以保
证中部区域不提前击穿,从而可以在保证超结结构的高耐压下扩大耐压工艺窗口。所以,本
发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。