显示基板及显示装置转让专利
申请号 : CN202111235749.0
文献号 : CN113920937B
文献日 : 2022-09-09
发明人 : 刘苗 , 郝学光 , 许静波 , 姚星 , 王景泉 , 吴新银 , 李新国 , 王志冲
申请人 : 北京京东方技术开发有限公司 , 京东方科技集团股份有限公司
摘要 :
一种显示基板，包括：扫描驱动控制电路。扫描驱动控制电路包括：输入电路、输出控制电路和输出电路。输入电路配置为在第一时钟信号端的控制下，将信号输入端的信号传输至输出控制电路，以及将第一时钟信号端或第一电压端的信号传输至输出控制电路。输出控制电路配置为在输入电路的控制下，存储第一信号端的信号，在输入电路和第二时钟信号端的控制下，向第一节点传输第二信号端的信号；或者，在输入电路的控制下，存储第二时钟信号端的信号，并在第二节点的控制下，向第一节点传输第二电压端的信号。输出电路配置为在第二节点的控制下，向信号输出端输出第一电压端的信号，或者，在第一节点的控制下，向信号输出端输出第二电压端的信号。
权利要求 :
1.一种显示基板，包括扫描驱动控制电路，所述扫描驱动控制电路包括：输入电路、输出控制电路和输出电路；
所述输入电路，与信号输入端、第一时钟信号端、第一电压端和输出控制电路连接，配置为在第一时钟信号端的控制下，将信号输入端的信号传输至输出控制电路，以及将第一时钟信号端或第一电压端的信号传输至输出控制电路；
所述输出控制电路，与第一信号端、第二信号端、第二时钟信号端、第二电压端、第一节点、第二节点和输入电路连接，配置为在输入电路的控制下，存储第一信号端的信号，在输入电路和第二时钟信号端的控制下，向第一节点传输第二信号端的信号；或者，在输入电路的控制下，存储第二时钟信号端的信号，并在第二节点的控制下，向第一节点传输第二电压端的信号；
所述输出电路，与第一电压端、第二电压端、信号输出端、第一节点和第二节点连接，配置为在第二节点的控制下，向信号输出端输出第一电压端的信号，或者，在第一节点的控制下，向信号输出端输出第二电压端的信号。
2.根据权利要求1所述的显示基板，其特征在于，所述输入电路包括：第一输入子电路和第二输入子电路；所述输出控制电路包括：第一输出控制子电路、第二输出控制子电路和第三输出控制子电路；所述输出电路包括：第一输出子电路和第二输出子电路；
所述第一输入子电路，与信号输入端、第一时钟信号端和第一输出控制子电路连接，配置为在第一时钟信号端的控制下，将信号输入端的信号传输至第一输出控制子电路；
所述第二输入子电路，与第一电压端、第一时钟信号端、第一输入子电路和第二输出控制子电路连接，配置为在第一输入子电路或第一时钟信号端的控制下，将第一时钟信号端或第一电压端的信号传输至第二输出控制子电路；
所述第一输出控制子电路，与第一信号端、第二时钟信号端、第二节点、第一输入子电路和第二输入子电路连接，配置为在第一输入子电路或第二输入子电路的控制下，存储第一信号端或第二时钟信号端的信号；
所述第二输出控制子电路，与第二信号端、第二时钟信号端、第一节点和第二输入子电路连接，配置为在第二输入子电路和第二时钟信号端的控制下，向第一节点传输第二信号端的信号；
所述第三输出控制子电路，与第二电压端、第一节点和第二节点连接，配置为在第二节点的控制下，向第一节点传输第二电压端的信号；
所述第一输出子电路，与第一电压端、信号输出端和第二节点连接，配置为在第二节点的控制下，向信号输出端输出第一电压端的信号；
所述第二输出子电路，与第二电压端、信号输出端和第一节点连接，配置为在第一节点的控制下，向信号输出端输出第二电压端的信号。
3.根据权利要求2所述的显示基板，其特征在于，所述第一输入子电路包括：第一晶体管；所述第一晶体管的控制极与第一时钟信号端连接，第一极与信号输入端连接，第二极与第二节点连接；
所述第二输入子电路包括：第二晶体管和第三晶体管；所述第二晶体管的控制极与第二节点连接，第一极与第一时钟信号端连接，第二极与第三节点连接；所述第三晶体管的控制极与第一时钟信号端连接，第一极与第一电压端连接，第二极与第三节点连接；
所述第一输出控制子电路包括：第四晶体管和第五晶体管；所述第四晶体管的控制极与第二节点连接，所述第四晶体管的第一极与第二时钟信号端连接，所述第四晶体管的第二极与所述第五晶体管的第二极连接；所述第五晶体管的控制极与第三节点连接，所述第五晶体管的第一极与第一信号端连接；
所述第一输出子电路包括：第十晶体管；所述第十晶体管的控制极与第二节点连接，第一极与第一电压端连接，第二极与信号输出端连接。
4.根据权利要求2所述的显示基板，其特征在于，所述第一输入子电路包括：第一晶体管；所述第一晶体管的控制极与第一时钟信号端连接，第一极与信号输入端连接，第二极与第四节点连接；
所述第二输入子电路包括：第二晶体管和第三晶体管；所述第二晶体管的控制极与第四节点连接，第一极与第一时钟信号端连接，第二极与第三节点连接；所述第三晶体管的控制极与第一时钟信号端连接，第一极与第一电压端连接，第二极与第三节点连接；
所述第一输出控制子电路包括：第四晶体管、第五晶体管和第十一晶体管；所述第四晶体管的控制极与第二节点连接，所述第四晶体管的第一极与第二时钟信号端连接，所述第四晶体管的第二极与所述第五晶体管的第二极连接；所述第五晶体管的控制极与第三节点连接，所述第五晶体管的第一极与第一信号端连接；所述第十一晶体管的控制极与第一电压端连接，所述第十一晶体管的第一极与第四节点连接，所述第十一晶体管的第二极与第二节点连接；
所述第一输出子电路包括：第十晶体管；所述第十晶体管的控制极与第二节点连接，第一极与第一电压端连接，第二极与信号输出端连接。
5.根据权利要求3或4所述的显示基板，其特征在于，所述第二输出控制子电路还包括：第四电容；所述第四电容的第一极与第四晶体管和第十晶体管的控制极连接。
6.根据权利要求5所述的显示基板，其特征在于，所述第四电容的第二极与第五晶体管连接。
7.根据权利要求3或4所述的显示基板，其特征在于，所述第一输出控制子电路还包括：第二电容；所述第二电容的第一极与第二节点连接。
8.根据权利要求7所述的显示基板，其特征在于，所述第二电容的第二极与信号输出端连接。
9.根据权利要求2所述的显示基板，其特征在于，所述第二输入子电路与第三节点连接；
所述第二输出控制子电路包括：第六晶体管、第七晶体管和第一电容；
所述第六晶体管的控制极与第三节点连接，所述第六晶体管的第一极与第二信号端连接，所述第六晶体管的第二极与所述第七晶体管的第二极连接；所述第七晶体管的控制极与第二时钟信号端连接，所述第七晶体管的第一极与第一节点连接；
所述第一电容的第一极与所述第六晶体管的控制极连接，所述第一电容的第二极与所述第七晶体管连接。
10.根据权利要求2所述的显示基板，其特征在于，所述第二输入子电路与第五节点连接；
所述第二输出控制子电路包括：第一电容、第六晶体管、第七晶体管和第十二晶体管；
所述第六晶体管的控制极与第三节点连接，所述第六晶体管的第一极与第二信号端连接，所述第六晶体管的第二极与所述第七晶体管的第二极连接；所述第七晶体管的控制极与第二时钟信号端连接，所述第七晶体管的第一极与第一节点连接；
所述第十二晶体管的控制极与第一电压端连接，第一极与第五节点连接，第二极与第三节点连接；
所述第一电容的第一极与第六晶体管的控制极连接，所述第一电容的第二极与第七晶体管连接。
11.根据权利要求2所述的显示基板，其特征在于，所述第三输出控制子电路包括：第八晶体管和第三电容；
所述第八晶体管的控制极与第二节点连接，第一极与第二电压端连接，第二极与第一节点连接；
所述第三电容的第一极与第一节点连接，第二极与第二电压端连接；
所述第二输出子电路包括：第九晶体管；所述第九晶体管的控制极与第一节点连接，第一极与第二电压端连接，第二极与信号输出端连接。
12.根据权利要求1或2所述的显示基板，其特征在于，所述第一信号端与第二电压端或第一时钟信号端连接。
13.根据权利要求1或2所述的显示基板，其特征在于，所述第二信号端与第一电压端或第二时钟信号端连接。
14.一种显示基板的驱动方法，应用于如权利要求1至13中任一项所述的显示基板，所述驱动方法包括：输入电路在第一时钟信号端的控制下，将信号输入端的信号传输至输出控制电路，并将第一时钟信号端或第一电压端的信号传输至输出控制电路；
所述输出控制电路在输入电路的控制下，存储第一信号端的信号，在输入电路和第二时钟信号端的控制下，向第一节点传输第二信号端的信号，所述输出电路在第一节点的控制下，向信号输出端输出第二电压端的信号；
所述输出控制电路在输入电路的控制下，存储第二时钟信号端的信号，并在第二节点的控制下，向第一节点传输第二电压端的信号；所述输出电路在第二节点的控制下，向信号输出端输出第一电压端的信号。
15.一种显示装置，其特征在于，包括如权利要求1至13中任一项所述的显示基板。
说明书 :
显示基板及显示装置
[0001] 本申请是申请日为2021年7月9日，申请号为202110774729.4，发明名称为“显示基板及显示装置”的申请的分案申请。
技术领域
[0002] 本文涉及但不限于显示技术领域，尤指一种显示基板及显示装置。
背景技术
[0003] 有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum‑dot Light Emitting Diode，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明内容
[0004] 以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0005] 本公开实施例提供了一种显示基板及显示装置。
[0006] 一方面，本公开实施例提供一种显示基板，包括：衬底基板和设置在衬底基板的非显示区域的扫描驱动控制电路。扫描驱动控制电路包括：输入电路、输出控制电路和输出电路。输出控制电路与输入电路和输出电路连接。输出控制电路包括：第一节点控制电容和第二节点控制电容。第一节点控制电容在第一方向上的长度LC1k、第二节点控制电容在第一方向上的长度LC2k、以及扫描驱动控制电路在第一方向上的长度LY满足：
[0007]
[0008] 在一些示例性实施方式中，所述第一节点控制电容包括：第一电容和第三电容。所述第一电容、所述第三电容、所述第二节点控制电容和所述扫描驱动控制电路在第一方向上的长度满足：
[0009]
[0010]
[0011] 其中，LC1为所述第一电容在第一方向上的长度，LC3为所述第三电容在第一方向上的长度，LC2k为所述第二节点控制电容在第一方向上的长度，LY为所述扫描驱动控制电路在第一方向上的长度。
[0012] 在一些示例性实施方式中，所述第一电容和所述扫描驱动控制电路在第一方向上的长度满足：
[0013]
[0014] 所述第二节点控制电容和所述扫描驱动控制电路在第一方向上的长度满足：
[0015]
[0016] 所述第三电容和所述扫描驱动控制电路在第一方向上的长度满足：
[0017]
[0018] 在一些示例性实施方式中， 为以下之一：0.09、0.10、0.14；
[0019] 为以下之一：0.22、0.35、0.48；
[0020] 为以下之一：0.07、0.06、0.05。
[0021] 在一些示例性实施方式中，
[0022] 在一些示例性实施方式中，
[0023] 在一些示例性实施方式中，
[0024] 在一些示例性实施方式中，所述第一电容、所述第二节点控制电容以及所述第三电容在第一方向上的长度满足：
[0025]
[0026] 在一些示例性实施方式中，所述第三电容与第一电源线连接；所述第三电容与第一电源线在所述衬底基板上的投影存在交叠，且交叠面积满足：
[0027]
[0028] 其中，SC3为所述第三电容在所述衬底基板上的投影面积，SC3‑1为所述第三电容和第一电源线在所述衬底基板上的投影的交叠面积；所述第二节点控制电容包括第二电容，SC2为所述第二电容在所述衬底基板上的投影面积。
[0029] 在一些示例性实施方式中，所述第二节点控制电容与第一电源线在所述衬底基板上的投影存在交叠，且交叠面积满足：
[0030]
[0031] 其中，SC2k‑1为所述第二节点控制电容和第一电源线在所述衬底基板上的投影的交叠面积，X2为所述第一电源线在第一方向上的长度，L5为所述第二节点控制电容的其中一个电容与第一电源线在所述衬底基板上的投影的交叠区域在第二方向上的长度；所述第二
方向与所述第一方向交叉。
方向与所述第一方向交叉。
[0032] 在一些示例性实施方式中，所述输入电路与第二电源线连接；所述第二节点控制电容与第二电源线在所述衬底基板上的投影存在交叠，且交叠面积满足：
[0033]
[0034] 其中，SC2k‑2为所述第二节点控制电容和第二电源线在所述衬底基板上的投影的交叠面积，X3为所述第二电源线在第一方向上的长度，L6为所述第二节点控制电容的其中一个电容与第二电源线在所述衬底基板上的投影的交叠区域在第二方向上的长度；所述第二
方向与所述第一方向交叉。
方向与所述第一方向交叉。
[0035] 在一些示例性实施方式中，所述第一电容在所述衬底基板上的投影位于所述第一电源线和第二电源线在所述衬底基板上的投影之间。所述第一电容在第一方向上的中心与
所述第一电源线在第一方向上远离所述第一电容的侧边之间的距离L7，大于所述第一电容
在第一方向上的中心与所述第二电源线在第一方向上靠近所述第一电容的侧边之间的距
离L8，且L7≥2*L8。
所述第一电源线在第一方向上远离所述第一电容的侧边之间的距离L7，大于所述第一电容
在第一方向上的中心与所述第二电源线在第一方向上靠近所述第一电容的侧边之间的距
离L8，且L7≥2*L8。
[0036] 在一些示例性实施方式中，所述输入电路包括：第一晶体管；所述第一晶体管的控制极与第一时钟信号线连接，第一极与信号输入端连接，第二极与第二节点连接。所述第一晶体管的有源层和第二电源线相邻。所述第一晶体管的有源层的沟道区靠近所述第二电源线的侧边与所述第二电源线远离所述第一晶体管的侧边之间的距离L2满足：0≤L2≤4WPL2；
其中，WPL2为所述第二电源线的宽度。
其中，WPL2为所述第二电源线的宽度。
[0037] 在一些示例性实施方式中，所述输入电路包括：第三晶体管；所述第三晶体管的控制极与第一时钟信号线连接，第一极与第二电源线连接，第二极与第三节点连接。所述第二电源线位于所述第三晶体管远离第一时钟信号线或第二时钟信号线的一侧。所述第三晶体管的有源层的沟道区靠近所述第二电源线的侧边与所述第二电源线远离所述第三晶体管
的侧边之间的距离L3满足：0≤L3≤4WPL2；其中，WPL2为所述第二电源线的宽度。
的侧边之间的距离L3满足：0≤L3≤4WPL2；其中，WPL2为所述第二电源线的宽度。
[0038] 在一些示例性实施方式中，所述输入电路与第一时钟信号线和第二电源线连接，所述输出控制电路与第二时钟信号线连接；所述输入电路包括：第二晶体管；所述第二晶体管的控制极与第二节点连接，第一极与第一时钟信号线连接，第二极与第三节点连接。所述第二电源线位于所述第二晶体管远离所述第一时钟信号线的一侧。所述第二晶体管的有源
层和所述第二电源线相邻；所述第二晶体管的有源层的沟道区靠近所述第二电源线的侧边
与所述第二电源线远离所述第二晶体管的侧边之间的距离L4满足：0≤L4≤3WPL2；其中，WPL2为所述第二电源线的宽度。
层和所述第二电源线相邻；所述第二晶体管的有源层的沟道区靠近所述第二电源线的侧边
与所述第二电源线远离所述第二晶体管的侧边之间的距离L4满足：0≤L4≤3WPL2；其中，WPL2为所述第二电源线的宽度。
[0039] 在一些示例性实施方式中，所述输出控制电路包括：第一输出控制子电路。所述第一输出控制子电路包括：第四晶体管和第五晶体管；所述第四晶体管的控制极与第二节点连接，第四晶体管的第一极与第五晶体管的第二极连接，第四晶体管的第二极与第二时钟
信号线连接；所述第五晶体管的控制极与第三节点连接，第一极与第一电源线连接。所述第四晶体管和第五晶体管位于第二电源线远离第二时钟信号线的一侧。所述第四晶体管的有
源层的延伸方向与第五晶体管的有源层的延伸方向的夹角大于85°且小于95°。
信号线连接；所述第五晶体管的控制极与第三节点连接，第一极与第一电源线连接。所述第四晶体管和第五晶体管位于第二电源线远离第二时钟信号线的一侧。所述第四晶体管的有
源层的延伸方向与第五晶体管的有源层的延伸方向的夹角大于85°且小于95°。
[0040] 在一些示例性实施方式中，所述第四晶体管的有源层的沟道区的宽度WT4和所述第五晶体管的有源层的沟道区的宽度WT5满足：2WT4
[0041] 在一些示例性实施方式中，所述第四晶体管的有源层的延伸方向与所述输入电路的第一晶体管的有源层的延伸方向的夹角大于85°且小于95°。
[0042] 在一些示例性实施方式中，所述输出控制电路包括第二输出控制子电路，所述第二输出控制子电路包括第七晶体管。所述第七晶体管的控制极与第一电容的第二极连接，
第七晶体管的第一极与第一节点连接。所述第七晶体管与所述第一电容相邻，且所述第七
晶体管位于所述第一电容和第一电源线之间。
第七晶体管的第一极与第一节点连接。所述第七晶体管与所述第一电容相邻，且所述第七
晶体管位于所述第一电容和第一电源线之间。
[0043] 在一些示例性实施方式中，所述第二输出控制子电路还包括：第六晶体管；所述第六晶体管的控制极与第一电容的第一极连接，第六晶体管的第二极与第七晶体管的第二极连接，第六晶体管的第一极与第二信号端连接。所述第七晶体管的有源层的延伸方向与所
述第六晶体管的有源层的延伸方向近似平行。
述第六晶体管的有源层的延伸方向近似平行。
[0044] 在一些示例性实施方式中，所述输出控制电路包括：第三输出控制子电路，所述第三输出控制子电路包括第八晶体管和第三电容；所述第八晶体管的控制极与第二节点连接，第一极与第一电源线连接，第二极与第一节点连接；所述第三电容的第一极与第一节点连接，第二极与第一电源线连接。所述输入电路包括第一晶体管。所述第一晶体管、所述第八晶体管和第三电容沿着第一方向依次排布，所述第一晶体管的有源层的延伸方向与所述
第八晶体管的有源层的延伸方向近似平行。
第八晶体管的有源层的延伸方向近似平行。
[0045] 在一些示例性实施方式中，所述第八晶体管的有源层靠近第三电容的侧边与第三电容靠近第八晶体管的侧边之间的距离L9满足：WCLK
[0046] 在一些示例性实施方式中，所述输入电路与第一时钟信号线连接；所述输出控制电路与第二时钟信号线和第一电源线连接；所述输出电路与第一电源线和第三电源线连
接。所述第一时钟信号线、第二时钟信号线、初始信号线、第一电源线和第三电源线沿第一方向依次排布。
接。所述第一时钟信号线、第二时钟信号线、初始信号线、第一电源线和第三电源线沿第一方向依次排布。
[0047] 在一些示例性实施方式中，所述第一电容、第三电容和第二节点控制电容的电容值满足：
[0048] C1＜C3＜C2k；
[0049]
[0050] 其中，C1为第一电容的电容值，C3为第三电容的电容值，C2k为第二节点控制电容的电容值。
[0051] 在一些示例性实施方式中，所述第一电容的第一极与第三节点连接，所述第一电容的第二极与第七晶体管连接。所述第三电容的第一极与第一节点连接，所述第三电容的
第二极与第一电源线连接。所述第二节点控制电容的第一极与第二节点连接。所述第一电
容和第三电容的电容值之和小于所述第二节点控制电容的电容值。
第二极与第一电源线连接。所述第二节点控制电容的第一极与第二节点连接。所述第一电
容和第三电容的电容值之和小于所述第二节点控制电容的电容值。
[0052] 在一些示例性实施方式中，所述第二节点控制电容包括第二电容，所述第二电容的第一极与第二节点连接，所述第二电容的第二极与信号输出端连接。
[0053] 在一些示例性实施方式中，所述第二节点控制电容还包括：第四电容，所述第四电容的第一极与第二节点连接，所述第四电容的第二极与第四晶体管和第五晶体管连接。
[0054] 在一些示例性实施方式中，本级扫描驱动控制电路的第二电容的第一极与下一级扫描驱动控制电路的第四电容的第一极为一体结构。
[0055] 在一些示例性实施方式中，所述输出电路包括第十晶体管；所述第二节点控制电容包括第二电容，所述第二电容的第一极与第十晶体管的控制极为一体结构。
[0056] 另一方面，本公开实施例提供一种显示装置，包括如上所述的显示基板。
[0057] 另一方面，本公开实施例提供一种显示基板，包括扫描驱动控制电路。所述扫描驱动控制电路，包括：输入电路、输出控制电路和输出电路。所述输入电路，与信号输入端、第一时钟信号端、第一电压端和输出控制电路连接，配置为在第一时钟信号端的控制下，将信号输入端的信号传输至输出控制电路，以及将第一时钟信号端或第一电压端的信号传输至输出控制电路。所述输出控制电路，与第一信号端、第二信号端、第二时钟信号端、第二电压端、第一节点、第二节点和输入电路连接，配置为在输入电路的控制下，存储第一信号端的信号，在输入电路和第二时钟信号端的控制下，向第一节点传输第二信号端的信号；或者，在输入电路的控制下，存储第二时钟信号端的信号，并在第二节点的控制下，向第一节点传输第二电压端的信号。所述输出电路，与第一电压端、第二电压端、信号输出端、第一节点和第二节点连接，配置为在第二节点的控制下，向信号输出端输出第一电压端的信号，或者，在第一节点的控制下，向信号输出端输出第二电压端的信号。
[0058] 在一些示例性实施方式中，所述输入电路包括：第一输入子电路和第二输入子电路；所述输出控制电路包括：第一输出控制子电路、第二输出控制子电路和第三输出控制子电路；所述输出电路包括：第一输出子电路和第二输出子电路。所述第一输入子电路，与信号输入端、第一时钟信号端和第一输出控制子电路连接，配置为在第一时钟信号端的控制
下，将信号输入端的信号传输至第一输出控制子电路。所述第二输入子电路，与第一电压
端、第一时钟信号端、第一输入子电路和第二输出控制子电路连接，配置为在第一输入子电路或第一时钟信号端的控制下，将第一时钟信号端或第一电压端的信号传输至第二输出控
制子电路。所述第一输出控制子电路，与第一信号端、第二时钟信号端、第二节点、第一输入子电路和第二输入子电路连接，配置为在第一输入子电路或第二输入子电路的控制下，存
储第一信号端或第二时钟信号端的信号。所述第二输出控制子电路，与第二信号端、第二时钟信号端、第一节点和第二输入子电路连接，配置为在第二输入子电路和第二时钟信号端
的控制下，向第一节点传输第二信号端的信号。所述第三输出控制子电路，与第二电压端、第一节点和第二节点连接，配置为在第二节点的控制下，向第一节点传输第二电压端的信
号。所述第一输出子电路，与第一电压端、信号输出端和第二节点连接，配置为在第二节点的控制下，向信号输出端输出第一电压端的信号。所述第二输出子电路，与第二电压端、信号输出端和第一节点连接，配置为在第一节点的控制下，向信号输出端输出第二电压端的
信号。
下，将信号输入端的信号传输至第一输出控制子电路。所述第二输入子电路，与第一电压
端、第一时钟信号端、第一输入子电路和第二输出控制子电路连接，配置为在第一输入子电路或第一时钟信号端的控制下，将第一时钟信号端或第一电压端的信号传输至第二输出控
制子电路。所述第一输出控制子电路，与第一信号端、第二时钟信号端、第二节点、第一输入子电路和第二输入子电路连接，配置为在第一输入子电路或第二输入子电路的控制下，存
储第一信号端或第二时钟信号端的信号。所述第二输出控制子电路，与第二信号端、第二时钟信号端、第一节点和第二输入子电路连接，配置为在第二输入子电路和第二时钟信号端
的控制下，向第一节点传输第二信号端的信号。所述第三输出控制子电路，与第二电压端、第一节点和第二节点连接，配置为在第二节点的控制下，向第一节点传输第二电压端的信
号。所述第一输出子电路，与第一电压端、信号输出端和第二节点连接，配置为在第二节点的控制下，向信号输出端输出第一电压端的信号。所述第二输出子电路，与第二电压端、信号输出端和第一节点连接，配置为在第一节点的控制下，向信号输出端输出第二电压端的
信号。
[0059] 在一些示例性实施方式中，所述第一输入子电路包括：第一晶体管；所述第一晶体管的控制极与第一时钟信号端连接，第一极与信号输入端连接，第二极与第二节点连接。所述第二输入子电路包括：第二晶体管和第三晶体管；所述第二晶体管的控制极与第二节点连接，第一极与第一时钟信号端连接，第二极与第三节点连接；所述第三晶体管的控制极与第一时钟信号端连接，第一极与第一电压端连接，第二极与第三节点连接。所述第一输出控制子电路包括：第四晶体管和第五晶体管；所述第四晶体管的控制极与第二节点连接，所述第四晶体管的第一极与第二时钟信号端连接，所述第四晶体管的第二极与第五晶体管的第
二极连接；所述第五晶体管的控制极与第三节点连接，所述第五晶体管的第一极与第一信
号端连接。所述第一输出子电路包括：第十晶体管；所述第十晶体管的控制极与第二节点连接，第一极与第一电压端连接，第二极与信号输出端连接。
二极连接；所述第五晶体管的控制极与第三节点连接，所述第五晶体管的第一极与第一信
号端连接。所述第一输出子电路包括：第十晶体管；所述第十晶体管的控制极与第二节点连接，第一极与第一电压端连接，第二极与信号输出端连接。
[0060] 在一些示例性实施方式中，所述第一输入子电路包括：第一晶体管；所述第一晶体管的控制极与第一时钟信号端连接，第一极与信号输入端连接，第二极与第四节点连接。所述第二输入子电路包括：第二晶体管和第三晶体管；所述第二晶体管的控制极与第四节点连接，第一极与第一时钟信号端连接，第二极与第三节点连接；所述第三晶体管的控制极与第一时钟信号端连接，第一极与第一电压端连接，第二极与第三节点连接。所述第一输出控制子电路包括：第四晶体管、第五晶体管和第十一晶体管；所述第四晶体管的控制极与第二节点连接，所述第四晶体管的第一极与第二时钟信号端连接，所述第四晶体管的第二极与
第五晶体管的第二极连接；所述第五晶体管的控制极与第三节点连接，第一极与第一信号
端连接；所述第十一晶体管的控制极与第一电压端连接，第一极与第四节点连接，第二极与第二节点连接。所述第一输出子电路包括：第十晶体管；所述第十晶体管的控制极与第二节点连接，第一极与第一电压端连接，第二极与信号输出端连接。
第五晶体管的第二极连接；所述第五晶体管的控制极与第三节点连接，第一极与第一信号
端连接；所述第十一晶体管的控制极与第一电压端连接，第一极与第四节点连接，第二极与第二节点连接。所述第一输出子电路包括：第十晶体管；所述第十晶体管的控制极与第二节点连接，第一极与第一电压端连接，第二极与信号输出端连接。
[0061] 在一些示例性实施方式中，所述第二输出控制子电路还包括：第四电容；所述第四电容的第一极与第四晶体管和第十晶体管的控制极连接。
[0062] 在一些示例性实施方式中，所述第四电容的第二极与第五晶体管连接。
[0063] 在一些示例性实施方式中，所述第一输出控制子电路还包括：第二电容；所述第二电容的第一极与第二节点连接。
[0064] 在一些示例性实施方式中，所述第二电容的第二极与信号输出端连接。
[0065] 在一些示例性实施方式中，所述第二输入子电路与第三节点连接。所述第二输出控制子电路包括：第六晶体管、第七晶体管和第一电容。所述第六晶体管的控制极与第三节点连接，所述第六晶体管的第一极与第二信号端连接，所述第六晶体管的第二极与第七晶
体管的第二极连接；所述第七晶体管的控制极与第二时钟信号端连接，第一极与第一节点
连接。所述第一电容的第一极与第六晶体管的控制极连接，第二极与第七晶体管连接。
体管的第二极连接；所述第七晶体管的控制极与第二时钟信号端连接，第一极与第一节点
连接。所述第一电容的第一极与第六晶体管的控制极连接，第二极与第七晶体管连接。
[0066] 在一些示例性实施方式中，所述第二输入子电路与第五节点连接。所述第二输出控制子电路包括：第一电容、第六晶体管、第七晶体管和第十二晶体管。所述第六晶体管的控制极与第三节点连接，所述第六晶体管的第一极与第二信号端连接，所述第六晶体管的
第二极与第七晶体管的第二极连接；所述第七晶体管的控制极与第二时钟信号端连接，第
一极与第一节点连接。所述第十二晶体管的控制极与第一电压端连接，第一极与第五节点
连接，第二极与第三节点连接。所述第一电容的第一极与第六晶体管的控制极连接，第二极与第七晶体管连接。
第二极与第七晶体管的第二极连接；所述第七晶体管的控制极与第二时钟信号端连接，第
一极与第一节点连接。所述第十二晶体管的控制极与第一电压端连接，第一极与第五节点
连接，第二极与第三节点连接。所述第一电容的第一极与第六晶体管的控制极连接，第二极与第七晶体管连接。
[0067] 在一些示例性实施方式中，所述第三输出控制子电路包括：第八晶体管和第三电容。所述第八晶体管的控制极与第二节点连接，第一极与第二电压端连接，第二极与第一节点连接。所述第三电容的第一极与第一节点连接，第二极与第二电压端连接。所述第二输出子电路包括：第九晶体管；所述第九晶体管的控制极与第一节点连接，第一极与第二电压端连接，第二极与信号输出端连接。
[0068] 在一些示例性实施方式中，所述第一信号端与第二电压端或第一时钟信号端连接。
[0069] 在一些示例性实施方式中，所述第二信号端与第一电压端或第二时钟信号端连接。
[0070] 另一方面，本公开实施例提供一种显示基板的驱动方法，应用于如上所述的显示基板，所述驱动方法包括：输入电路在第一时钟信号端的控制下，将信号输入端的信号传输至输出控制电路，并将第一时钟信号端或第一电压端的信号传输至输出控制电路；所述输
出控制电路在输入电路的控制下，存储第一信号端的信号，在输入电路和第二时钟信号端
的控制下，向第一节点传输第二信号端的信号，所述输出电路在第一节点的控制下，向信号输出端输出第二电压端的信号；所述输出控制电路在输入电路的控制下，存储第二时钟信
号端的信号，并在第二节点的控制下，向第一节点传输第二电压端的信号；所述输出电路在第二节点的控制下，向信号输出端输出第一电压端的信号。
出控制电路在输入电路的控制下，存储第一信号端的信号，在输入电路和第二时钟信号端
的控制下，向第一节点传输第二信号端的信号，所述输出电路在第一节点的控制下，向信号输出端输出第二电压端的信号；所述输出控制电路在输入电路的控制下，存储第二时钟信
号端的信号，并在第二节点的控制下，向第一节点传输第二电压端的信号；所述输出电路在第二节点的控制下，向信号输出端输出第一电压端的信号。
[0071] 在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
[0072] 附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附
图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
[0073] 图1为本公开至少一实施例的扫描驱动控制电路的结构示意图；
[0074] 图2为本公开至少一实施例的扫描驱动控制电路的结构示意图；
[0075] 图3为本公开至少一实施例的扫描驱动控制电路的第一输入子电路、第二输入子电路、第一输出控制子电路和第一输出子电路的一种等效电路图；
[0076] 图4为本公开至少一实施例的扫描驱动控制电路的第一输入子电路、第二输入子电路、第一输出控制子电路和第一输出子电路的另一种等效电路图；
[0077] 图5为本公开至少一实施例的扫描驱动控制电路的第二输出控制子电路的一种等效电路图；
[0078] 图6为本公开至少一实施例的扫描驱动控制电路的第二输出控制子电路的另一等效电路图；
[0079] 图7为本公开至少一实施例的扫描驱动控制电路的第三输出控制子电路和第二输出子电路的等效电路图；
[0080] 图8为本公开至少一实施例的扫描驱动控制电路的一种等效电路图；
[0081] 图9为图8所示的扫描驱动控制电路的一种工作时序图；
[0082] 图10为图8所示的扫描驱动控制电路的另一种工作时序图；
[0083] 图11为本公开至少一实施例的扫描驱动控制电路的另一种等效电路图；
[0084] 图12为本公开至少一实施例的扫描驱动控制电路的另一种等效电路图；
[0085] 图13为本公开至少一实施例的显示基板的驱动方法的流程图；
[0086] 图14为本公开至少一实施例的扫描驱动控制电路的级联示意图；
[0087] 图15为本公开至少一实施例的扫描驱动控制电路的一种俯视示意图；
[0088] 图16为图15中沿P‑P’方向的局部剖面示意图；
[0089] 图17为本公开至少一实施例的形成第一半导层后的扫描驱动控制电路的俯视图；
[0090] 图18为本公开至少一实施例的形成第一导电层后的扫描驱动控制电路的俯视图；
[0091] 图19为本公开至少一实施例的形成第二导电层后的扫描驱动控制电路的俯视图；
[0092] 图20为本公开至少一实施例的形成第三绝缘层后的扫描驱动控制电路的俯视图；
[0093] 图21为本公开至少一实施例的形成第三导电层后的扫描驱动控制电路的俯视图；
[0094] 图22为本公开至少一实施例的两个级联的扫描驱动控制电路的俯视图；
[0095] 图23为图22中的第一导电层的俯视图；
[0096] 图24为本公开至少一实施例的扫描驱动控制电路的另一俯视图；
[0097] 图25为本公开至少一实施例的扫描驱动控制电路的另一俯视图；
[0098] 图26为本公开至少一实施例的显示装置的结构示意图；
[0099] 图27为本公开至少一实施例的显示装置的另一结构示意图。
具体实施方式
[0100] 下文将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以
在不脱离本公开的宗旨及其范围的条件下被变换为一种或多种形式。因此，本公开不应该
被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施
例及实施例中的特征可以相互任意组合。
在不脱离本公开的宗旨及其范围的条件下被变换为一种或多种形式。因此，本公开不应该
被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施
例及实施例中的特征可以相互任意组合。
[0101] 在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
[0102] 本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
[0103] 在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
[0104] 在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。其中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有一种或多种功能的元件等。
[0105] 在本公开中，晶体管是指至少包括栅电极(栅极)、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏极)与源电极(源电极端子、源区域或源极)之间具有沟道区，并且电流能够流过漏电极、沟道区以及源电极。在本公开中，沟道区是指电流主要流过的区域。
[0106] 在本公开中，为区分晶体管除栅电极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源电极或者漏电极，第二极可以为漏电极或源电极，另外，将晶体管的栅电极称为控制极。在使用极性相反的晶体管的情况或电路工作中的电流
方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
[0107] 在本公开中，“平行”是指两条直线形成的角度为‑10°以上且10°以下的状态，因此，可以包括该角度为‑5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，可以包括85°以上且95°以下的角度的状态。
[0108] 在本公开中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
[0109] 本公开中的“约”、“大致”、“近似”，是指不严格限定界限，允许工艺和测量误差范围内的情况。
[0110] 在一些示例性实施方式中，显示基板可以包括：显示区域和非显示区域。例如，非显示区域可以位于显示区域的外围。然而，本实施例对此并不限定。显示区域至少包括：规则排布的多个像素电路、沿第一方向延伸的多条栅线(例如包括：扫描线、复位线、发光控制线)、沿第二方向延伸的多条数据线和电源线。其中，第一方向和第二方向位于同一平面内，且第一方向与第二方向交叉，例如，第一方向垂直于第二方向。
[0111] 在一些示例性实施方式中，非显示区域设置有多个扫描驱动控制电路，扫描驱动控制电路可以配置为向显示区域的像素电路提供栅极驱动信号。
[0112] 图1为本公开至少一实施例的扫描驱动控制电路的结构示意图。如图1所示，本实施例提供的扫描驱动控制电路包括：输入电路、输出控制电路和输出电路。
[0113] 输入电路，与信号输入端IN、第一时钟信号端CK、第一电压端V1和输出控制电路连接，配置为在第一时钟信号端CK的控制下，将信号输入端IN的信号传输至输出控制电路，以及将第一时钟信号端CK或第一电压端V1的信号传输至输出控制电路。
[0114] 输出控制电路，与第一信号端SIG1、第二信号端SIG2、第二时钟信号端CB、第二电压端V2、第一节点N1、第二节点N2和输入电路连接，配置为在输入电路的控制下，存储第一信号端SIG1的信号，在输入电路和第二时钟信号端CB的控制下，向第一节点N1传输第二信号端SIG2的信号；或者，在输入电路的控制下，存储第二时钟信号端CB的信号，并在第二节点N2的控制下，向第一节点N1传输第二电压端V2的信号。
[0115] 输出电路，与第一电压端V1、第二电压端V2、信号输出端OUT、第一节点N1和第二节点N2连接，配置为在第二节点N2的控制下，向信号输出端OUT输出第一电压端V1的信号，或者，在第一节点N1的控制下，向信号输出端OUT输出第二电压端V2的信号。
[0116] 在一些示例性实施方式中，信号输入端IN、第一时钟信号端CK和第二时钟信号端CB的输入信号可以为脉冲信号。第一电压端V1可以持续提供低电平信号，第二电压端V2可
以持续提供高电平信号。然而，本实施例对此并不限定。
以持续提供高电平信号。然而，本实施例对此并不限定。
[0117] 在一些示例性实施方式中，第一信号端SIG1可以与第二电压端V2或第一时钟信号端CK连接。第二信号端SIG2可以与第一电压端V1或第二时钟信号端CB连接。然而，本实施例对此并不限定。
[0118] 在一些示例性实施方式中，本实施例提供的扫描驱动控制电路的输出信号可以作为栅极驱动信号(例如，扫描信号或复位信号，或者发光控制信号)提供给显示区域的像素
电路。在一些示例中，本实施例的扫描驱动控制电路可以适用于低温多晶氧化物(LTPO，Low Temperature Polycrystalline Oxide)显示基板，可以给显示区域的像素电路中的N型晶
体管提供栅极驱动信号。然而，本实施例对此并不限定。
电路。在一些示例中，本实施例的扫描驱动控制电路可以适用于低温多晶氧化物(LTPO，Low Temperature Polycrystalline Oxide)显示基板，可以给显示区域的像素电路中的N型晶
体管提供栅极驱动信号。然而，本实施例对此并不限定。
[0119] 本实施例提供的扫描驱动控制电路，通过输出控制电路可以提高第一节点N1和第二节点N2的稳定性，进而提高输出电路的输出稳定性。
[0120] 图2为本公开至少一实施例的扫描驱动控制电路的示例性结构示意图。在一些示例性实施方式中，如图2所示，输入电路包括：第一输入子电路和第二输入子电路；输出控制电路包括：第一输出控制子电路、第二输出控制子电路和第三输出控制子电路；输出电路包括：第一输出子电路和第二输出子电路。第一输入子电路，与信号输入端IN、第一时钟信号端CK和第一输出控制子电路连接，配置为在第一时钟信号端CK的控制下，将信号输入端IN
的信号传输至第一输出控制子电路。第二输入子电路，与第一电压端V1、第一时钟信号端
CK、第一输入子电路和第二输出控制子电路连接，配置为在第一输入子电路或第一时钟信
号端CK的控制下，将第一时钟信号端CK或第一电压端V1的信号传输至第二输出控制子电
路。第一输出控制子电路，与第一信号端SIG1、第二时钟信号端CB、第二节点N2、第一输入子电路和第二输入子电路连接，配置为在第一输入子电路或第二输入子电路的控制下，存储
第一信号端SIG1或第二时钟信号端CB的信号。第二输出控制子电路，与第二信号端SIG2、第二时钟信号端CB、第一节点N1和第二输入子电路连接，配置为在第二输入子电路和第二时
钟信号端CB的控制下，向第一节点N1传输第二信号端SIG2的信号。第三输出控制子电路，与第二电压端V2、第一节点N1和第二节点N2连接，配置为在第二节点N2的控制下，向第一节点N1传输第二电压端V2的信号。
的信号传输至第一输出控制子电路。第二输入子电路，与第一电压端V1、第一时钟信号端
CK、第一输入子电路和第二输出控制子电路连接，配置为在第一输入子电路或第一时钟信
号端CK的控制下，将第一时钟信号端CK或第一电压端V1的信号传输至第二输出控制子电
路。第一输出控制子电路，与第一信号端SIG1、第二时钟信号端CB、第二节点N2、第一输入子电路和第二输入子电路连接，配置为在第一输入子电路或第二输入子电路的控制下，存储
第一信号端SIG1或第二时钟信号端CB的信号。第二输出控制子电路，与第二信号端SIG2、第二时钟信号端CB、第一节点N1和第二输入子电路连接，配置为在第二输入子电路和第二时
钟信号端CB的控制下，向第一节点N1传输第二信号端SIG2的信号。第三输出控制子电路，与第二电压端V2、第一节点N1和第二节点N2连接，配置为在第二节点N2的控制下，向第一节点N1传输第二电压端V2的信号。
[0121] 第一输出子电路，与第一电压端V1、信号输出端OUT和第二节点N2连接，配置为在第二节点N2的控制下，向信号输出端OUT输出第一电压端V1的信号。第二输出子电路，与第二电压端V2、信号输出端OUT和第一节点N1连接，配置为在第一节点N1的控制下，向信号输出端OUT输出第二电压端V2的信号。
[0122] 在一些示例性实施方式中，第一输入子电路和第一输出控制子电路均与第二节点N2连接。第二输入子电路、第一输出控制子电路以及第二输出控制子电路均与第三节点连
接。然而，本实施例对此并不限定。
接。然而，本实施例对此并不限定。
[0123] 图3为本公开至少一实施例的扫描驱动控制电路的输入电路、第一输出控制子电路和第一输出子电路的一种等效电路图。如图3所示，本示例性实施例提供的扫描驱动控制电路的第一输入子电路包括：第一晶体管T1。第一晶体管T1的控制极与第一时钟信号端CK
连接，第一极与信号输入端IN连接，第二极与第二节点N2连接。
连接，第一极与信号输入端IN连接，第二极与第二节点N2连接。
[0124] 如图3所示，第二输入子电路包括：第二晶体管T2和第三晶体管T3。第二晶体管T2的控制极与第二节点N2连接，第一极与第一时钟信号端CK连接，第二极与第三节点N3连接。
第三晶体管T3的控制极与第一时钟信号端CK连接，第一极与第一电压端V1连接，第二极与
第三节点N3连接。
第三晶体管T3的控制极与第一时钟信号端CK连接，第一极与第一电压端V1连接，第二极与
第三节点N3连接。
[0125] 如图3所示，第一输出子电路包括：第十晶体管T10。第十晶体管T10的控制极与第二节点N2连接，第一极与第一电压端V1连接，第二极与信号输出端OUT连接。
[0126] 如图3所示，第一输出控制子电路包括：第四晶体管T4、第五晶体管T5、第二电容C2和第四电容C4。第四晶体管T4的控制极与第二节点N2连接，第四晶体管T4的第一极与第二时钟信号端CB连接，第四晶体管T4的第二极与第五晶体管T5的第二极连接。第五晶体管T5
的控制极与第三节点N3连接，第五晶体管T5的第一极与第一信号端SIG1连接。第二电容C2
的第一极与第二节点N2连接，第二电容C2的第二极与信号输出端OUT连接。第四电容C4的第一极与第四晶体管T4的控制极和第十晶体管T10的控制极连接(即与第二节点N2连接)，第
四电容C4的第二极与第五晶体管T5的第二极和第四晶体管T4的第二极连接。
的控制极与第三节点N3连接，第五晶体管T5的第一极与第一信号端SIG1连接。第二电容C2
的第一极与第二节点N2连接，第二电容C2的第二极与信号输出端OUT连接。第四电容C4的第一极与第四晶体管T4的控制极和第十晶体管T10的控制极连接(即与第二节点N2连接)，第
四电容C4的第二极与第五晶体管T5的第二极和第四晶体管T4的第二极连接。
[0127] 本示例性实施方式中，通过串联设置的第二电容C2和第四电容C4，可以使得第二节点N2的电位在第十晶体管T10导通时保持稳定，以使第一输出子电路提供稳定输出。
[0128] 在本示例性实施例中，图3示出了输入电路、第一输出控制子电路和第一输出子电路的一种示例性结构。本领域技术人员容易理解的是，输入电路、第一输出控制子电路和第一输出子电路的实现方式不限于此，只要能够实现其功能即可。
[0129] 图4为本公开至少一实施例的扫描驱动控制电路的输入电路、第一输出控制子电路和第一输出子电路的另一种等效电路图。如图4所示，本示例性实施例提供的扫描驱动控制电路的第一输入子电路包括：第一晶体管T1。第一晶体管T1的控制极与第一时钟信号端
CK连接，第一极与信号输入端IN连接，第二极与第四节点N4连接。
CK连接，第一极与信号输入端IN连接，第二极与第四节点N4连接。
[0130] 如图4所示，第二输入子电路包括：第二晶体管T2和第三晶体管T3。第二晶体管T2的控制极与第四节点N4连接，第一极与第一时钟信号端CK连接，第二极与第三节点N3连接。
第三晶体管T3的控制极与第一时钟信号端CK连接，第一极与第一电压端V1连接，第二极与
第三节点N3连接。
第三晶体管T3的控制极与第一时钟信号端CK连接，第一极与第一电压端V1连接，第二极与
第三节点N3连接。
[0131] 如图4所示，第一输出子电路包括：第十晶体管T10。第十晶体管T10的控制极与第二节点N2连接，第一极与第一电压端V1连接，第二极与信号输出端OUT连接。
[0132] 如图4所示，第一输出控制子电路包括：第四晶体管T4、第五晶体管T5、第十一晶体管T11、第二电容C2和第四电容C4。第四晶体管T4的控制极与第二节点N2连接，第四晶体管T4的第一极与第二时钟信号端CB连接，第四晶体管T4的第二极与第五晶体管T5的第二极连接。第五晶体管T5的控制极与第三节点N3连接，第一极与第一信号端SIG1连接。第十一晶体管T11的控制极与第一电压端V1连接，第一极与第四节点N4连接，第二极与第二节点N2连
接。第二电容C2的第一极与第二节点N2连接，第二电容C2的第二极与信号输出端OUT连接。
第四电容C4的第一极与第四晶体管T4的控制极和第十晶体管T10的控制极连接(即与第二
节点N2连接)，第四电容C4的第二极与第四晶体管T4的第二极和第五晶体管T5的第二极连
接。
接。第二电容C2的第一极与第二节点N2连接，第二电容C2的第二极与信号输出端OUT连接。
第四电容C4的第一极与第四晶体管T4的控制极和第十晶体管T10的控制极连接(即与第二
节点N2连接)，第四电容C4的第二极与第四晶体管T4的第二极和第五晶体管T5的第二极连
接。
[0133] 在本示例性实施方式中，通过串联设置的第二电容C2和第四电容C4，可以使得第二节点N2的电位在第十晶体管T10导通时保持稳定，以使第一输出子电路提供稳定输出。通过设置第十一晶体管T11，可以隔离第二节点N2对第四节点N4的影响。
[0134] 在本示例性实施例中，图4示出了输入电路、第一输出控制子电路和第一输出子电路的一种示例性结构。本领域技术人员容易理解的是，输入电路、第一输出控制子电路和第一输出子电路的实现方式不限于此，只要能够实现其功能即可。
[0135] 图5为本公开至少一实施例的扫描驱动控制电路的第二输出控制子电路的一种等效电路图。如图5所示，本示例性实施例提供的扫描驱动控制电路的第二输出控制子电路包括：第六晶体管T6、第七晶体管T7和第一电容C1。第六晶体管T6的控制极与第三节点N3连
接，第六晶体管T6的第一极与第二信号端SIG2连接，第六晶体管T6的第二极与第七晶体管
T7的第二极连接。第七晶体管T7的控制极与第二时钟信号端CB连接，第一极与第一节点N1
连接。第一电容C1的第一极与第六晶体管T6的控制极连接，第二极与第七晶体管T7的控制
极连接。
接，第六晶体管T6的第一极与第二信号端SIG2连接，第六晶体管T6的第二极与第七晶体管
T7的第二极连接。第七晶体管T7的控制极与第二时钟信号端CB连接，第一极与第一节点N1
连接。第一电容C1的第一极与第六晶体管T6的控制极连接，第二极与第七晶体管T7的控制
极连接。
[0136] 在一些示例性实施方式中，第二信号端SIG2可以提供低电平信号，使得第一节点N1的电位在第二输出子电路的晶体管导通时保持稳定，以使第二输出子电路提供稳定输
出。
出。
[0137] 在本示例性实施例中，图5中示出了第二输出控制子电路的一种示例性结构。本领域技术人员容易理解的是，第二输出控制子电路的实现方式不限于此，只要能够实现其功
能即可。
能即可。
[0138] 图6为本公开至少一实施例的扫描驱动控制电路的第二输出控制子电路的另一种等效电路图。如图6所示，本示例性实施例提供的扫描驱动控制电路的第二输出控制子电路包括：第六晶体管T6、第七晶体管T7、第十二晶体管T12和第一电容C1。第六晶体管T6的控制极与第三节点N3连接，第六晶体管T6的第一极与第二信号端SIG2连接，第六晶体管T6的第
二极与第七晶体管T7的第二极连接。第七晶体管T7的控制极与第二时钟信号端CB连接，第
一极与第一节点N1连接。第一电容C1的第一极与第六晶体管T6的控制极连接，第二极与第
七晶体管T7的控制极连接。第十二晶体管T12的控制极与第一电源端V1连接，第一极与第五节点N5连接，第二极与第三节点N3连接。第五节点N5还与第一输入子电路和第一输出控制
子电路连接。
二极与第七晶体管T7的第二极连接。第七晶体管T7的控制极与第二时钟信号端CB连接，第
一极与第一节点N1连接。第一电容C1的第一极与第六晶体管T6的控制极连接，第二极与第
七晶体管T7的控制极连接。第十二晶体管T12的控制极与第一电源端V1连接，第一极与第五节点N5连接，第二极与第三节点N3连接。第五节点N5还与第一输入子电路和第一输出控制
子电路连接。
[0139] 在一些示例性实施方式中，第二信号端SIG2可以提供低电平信号，使得第一节点N1的电位在第二输出子电路的晶体管导通时保持稳定，以使第二输出子电路提供稳定输
出。在本示例性实施方式中，通过设置第十二晶体管T12，可以隔离第三节点N3对第五节点N5的影响。
出。在本示例性实施方式中，通过设置第十二晶体管T12，可以隔离第三节点N3对第五节点N5的影响。
[0140] 在本示例性实施例中，图6中示出了第二输出控制子电路的另一种示例性结构。本领域技术人员容易理解的是，第二输出控制子电路的实现方式不限于此，只要能够实现其
功能即可。
功能即可。
[0141] 图7为本公开至少一实施例的扫描驱动控制电路的第三输出控制子电路和第二输出子电路的等效电路图。如图7所示，本示例性实施例提供的扫描驱动控制电路的第三输出控制子电路包括：第八晶体管T8和第三电容C3。第八晶体管T8的控制极与第二节点N2连接，第一极与第二电压端V2连接，第二极与第一节点N1连接。第三电容C3的第一极与第一节点
N1连接，第二极与第二电压端V2连接。
N1连接，第二极与第二电压端V2连接。
[0142] 如图7所示，第二输出子电路包括：第九晶体管T9。第九晶体管T9的控制极与第一节点N1连接，第一极与第二电压端V2连接，第二极与信号输出端OUT连接。
[0143] 在本示例性实施例中，图7中示出了第三输出控制子电路和第二输出子电路的一种示例性结构。本领域技术人员容易理解的是，第三输出控制子电路和第二输出子电路的
实现方式不限于此，只要能够实现其功能即可。
实现方式不限于此，只要能够实现其功能即可。
[0144] 图8为本公开至少一实施例的扫描驱动控制电路的一种等效电路图。如图8所示，本示例性实施例提供的扫描驱动控制电路包括：第一输入子电路、第二输入子电路、第一输出控制子电路、第二输出控制子电路、第三输出控制子电路、第一输出子电路和第二输出子电路。第一输入子电路包括第一晶体管T1。第二输入子电路包括第二晶体管T2和第三晶体
管T3。第一输出控制子电路包括：第四晶体管T4、第五晶体管T5、第二电容C2和第四电容C4。
第二输出控制子电路包括：第六晶体管T6、第七晶体管T7和第一电容C1。第三输出控制子电路包括：第八晶体管T8和第三电容C3。第一输出子电路包括第十晶体管T10。第二输出子电路包括第九晶体管T9。在本示例性实施方式中，第一信号端SIG1与第二电压端V2连接，第二信号端SIG2与第一电压端V1连接。
管T3。第一输出控制子电路包括：第四晶体管T4、第五晶体管T5、第二电容C2和第四电容C4。
第二输出控制子电路包括：第六晶体管T6、第七晶体管T7和第一电容C1。第三输出控制子电路包括：第八晶体管T8和第三电容C3。第一输出子电路包括第十晶体管T10。第二输出子电路包括第九晶体管T9。在本示例性实施方式中，第一信号端SIG1与第二电压端V2连接，第二信号端SIG2与第一电压端V1连接。
[0145] 在本示例性实施方式中，第一晶体管T1的控制极与第一时钟信号端CK连接，第一极与信号输入端IN连接，第二极与第二节点N2连接。第二晶体管T2的控制极与第二节点N2
连接，第一极与第一时钟信号端CK连接，第二极与第三节点N3连接。第三晶体管T3的控制极与第一时钟信号端CK连接，第一极与第一电压端V1连接，第二极与第三节点N3连接。第四晶体管T4的控制极与第二节点N2连接，第四晶体管T4的第一极与第二时钟信号端CB连接，第
四晶体管T4的第二极与第五晶体管T5的第二极连接。第五晶体管T5的控制极与第三节点N3
连接，第一极与第二电压端V2连接。第六晶体管T6的控制极与第三节点N3连接，第六晶体管T6的第一极与第一电压端V1连接，第六晶体管T6的第二极与第七晶体管T7的第一极连接。
第七晶体管T7的控制极与第二时钟信号端CB连接，第二极与第一节点N1连接。第八晶体管
T8的控制极与第二节点N2连接，第一极与第二电压端V2连接，第二极与第一节点N1连接。第九晶体管T9的控制极与第一节点N1连接，第一极与第二电压端V2连接，第二极与信号输出
端OUT连接。第十晶体管T10的控制极与第二节点N2连接，第一极与第一电压端V1连接，第二极与信号输出端OUT连接。第一电容C1的第一极与第三节点N3连接，第二极与第七晶体管T7的控制极连接。第二电容C2的第一极与第二节点N2连接，第二电极与信号输出端OUT连接。
第三电容C3的第一极与第一节点N1连接，第二极与第二电压端V2连接。第四电容C4的第一
极与第二节点N2连接，第二极与第五晶体管T5的第二极连接。
连接，第一极与第一时钟信号端CK连接，第二极与第三节点N3连接。第三晶体管T3的控制极与第一时钟信号端CK连接，第一极与第一电压端V1连接，第二极与第三节点N3连接。第四晶体管T4的控制极与第二节点N2连接，第四晶体管T4的第一极与第二时钟信号端CB连接，第
四晶体管T4的第二极与第五晶体管T5的第二极连接。第五晶体管T5的控制极与第三节点N3
连接，第一极与第二电压端V2连接。第六晶体管T6的控制极与第三节点N3连接，第六晶体管T6的第一极与第一电压端V1连接，第六晶体管T6的第二极与第七晶体管T7的第一极连接。
第七晶体管T7的控制极与第二时钟信号端CB连接，第二极与第一节点N1连接。第八晶体管
T8的控制极与第二节点N2连接，第一极与第二电压端V2连接，第二极与第一节点N1连接。第九晶体管T9的控制极与第一节点N1连接，第一极与第二电压端V2连接，第二极与信号输出
端OUT连接。第十晶体管T10的控制极与第二节点N2连接，第一极与第一电压端V1连接，第二极与信号输出端OUT连接。第一电容C1的第一极与第三节点N3连接，第二极与第七晶体管T7的控制极连接。第二电容C2的第一极与第二节点N2连接，第二电极与信号输出端OUT连接。
第三电容C3的第一极与第一节点N1连接，第二极与第二电压端V2连接。第四电容C4的第一
极与第二节点N2连接，第二极与第五晶体管T5的第二极连接。
[0146] 在本示例性实施方式中，第一节点N1、第二节点N2和第三节点N3，是表示电路图中相关电连接的汇合点。换言之，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
[0147] 在一些示例性实施方式中，扫描驱动控制电路中的第一晶体管T1至第十晶体管T10可以均为P型薄膜晶体管，例如可以为低温多晶体硅(LTPS，Low Temperature Poly‑
silicon)薄膜晶体管。另外，本公开实施例可以选择底栅结构的薄膜晶体管或者顶栅结构
的薄膜晶体管，只要能够实现开关功能即可。本实施例对此并不限定。
silicon)薄膜晶体管。另外，本公开实施例可以选择底栅结构的薄膜晶体管或者顶栅结构
的薄膜晶体管，只要能够实现开关功能即可。本实施例对此并不限定。
[0148] 下面通过扫描驱动控制电路的工作过程进一步说明本实施例的技术方案。下面以第一级扫描驱动控制电路的工作过程为例进行说明，第一级扫描驱动控制电路的信号输入
端IN与初始信号线STV连接。图9为图8所示的扫描驱动控制电路的一种工作时序图。如图8
和图9所示，本示例性实施例的扫描驱动控制电路包括10个晶体管单元(例如第一晶体管T1
至第十晶体管T10)、4个电容单元(即第一电容C1至第四电容C4)、3个输入端(即信号输入端IN、第一时钟信号端CK、第二时钟信号端CB)、1个输出端(即信号输出端OUT)以及2个电源端(即第一电压端V1和第二电压端V2)。在一些示例中，第一电压端V1持续提供低电平信号，例如电压为VGL；第二电压端V2持续提供高电平信号，例如电压为VGH。
端IN与初始信号线STV连接。图9为图8所示的扫描驱动控制电路的一种工作时序图。如图8
和图9所示，本示例性实施例的扫描驱动控制电路包括10个晶体管单元(例如第一晶体管T1
至第十晶体管T10)、4个电容单元(即第一电容C1至第四电容C4)、3个输入端(即信号输入端IN、第一时钟信号端CK、第二时钟信号端CB)、1个输出端(即信号输出端OUT)以及2个电源端(即第一电压端V1和第二电压端V2)。在一些示例中，第一电压端V1持续提供低电平信号，例如电压为VGL；第二电压端V2持续提供高电平信号，例如电压为VGH。
[0149] 下面以本实施例的扫描驱动控制电路给像素电路的N型晶体管提供扫描信号或复位信号为例，说明扫描驱动控制电路的工作过程。本示例性实施例提供的扫描驱动控制电
路的工作过程包括以下多个阶段。
路的工作过程包括以下多个阶段。
[0150] 在第一阶段t11，第一时钟信号端CK输入高电平信号，第二时钟信号端CB输入低电平信号，信号输入端IN输入低电平信号。
[0151] 第一时钟信号端CK输入高电平信号，第一晶体管T1和第三晶体管T3截止，第二节点N2保持上一阶段的低电位，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管
T10导通。第一时钟信号端CK输入的高电平信号经过导通的第二晶体管T2传输到第三节点
N3，使得第五晶体管T5和第六晶体管T6截止。第二时钟信号端CB输入的低电平信号经过导
通的第四晶体管T4传输到第四电容C4的第二极，由于电容保持作用，使得第四电容C4的第
一极(即第二节点N2)保持更低的电位。第八晶体管T8导通，使得第一节点N1的电位为高电
位(例如，VGH)，第九晶体管T9截止。第十晶体管T10导通，使得信号输出端OUT输出第一电压端V1提供的低电平信号。
T10导通。第一时钟信号端CK输入的高电平信号经过导通的第二晶体管T2传输到第三节点
N3，使得第五晶体管T5和第六晶体管T6截止。第二时钟信号端CB输入的低电平信号经过导
通的第四晶体管T4传输到第四电容C4的第二极，由于电容保持作用，使得第四电容C4的第
一极(即第二节点N2)保持更低的电位。第八晶体管T8导通，使得第一节点N1的电位为高电
位(例如，VGH)，第九晶体管T9截止。第十晶体管T10导通，使得信号输出端OUT输出第一电压端V1提供的低电平信号。
[0152] 在第二阶段t12，第一时钟信号端CK输入低电平信号，第二时钟信号端CB输入高电平信号，信号输入端IN输入高电平信号。
[0153] 第一时钟信号端CK输入低电平信号，第一晶体管T1和第三晶体管T3导通，导通的第一晶体管T1将信号输入端IN提供的高电平信号传输至第二节点N2，使得第二节点N2的电
位被拉升为VGH。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10截止。导通的第三晶体管T3将第一电压端V1输入的低电平信号传输至第三节点N3，第五晶体管T5和第
六晶体管T6导通。第二电压端V2提供的高电平信号经过导通的第五晶体管T5传输至第四电
容C4的第二极，在第四电容C4的跳变作用下，第四电容的第一极(即第二节点N2)保持稳定
的高电位。第二时钟信号端CB输入高电平信号，第七晶体管T7截止，第一节点N1在第三电容C3的存储作用下保持在第二电压端V2提供的高电位，第九晶体管T9截止。由于第九晶体管
T9和第十晶体管T10均截止，信号输出端OUT保持之前的低电平输出。
位被拉升为VGH。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10截止。导通的第三晶体管T3将第一电压端V1输入的低电平信号传输至第三节点N3，第五晶体管T5和第
六晶体管T6导通。第二电压端V2提供的高电平信号经过导通的第五晶体管T5传输至第四电
容C4的第二极，在第四电容C4的跳变作用下，第四电容的第一极(即第二节点N2)保持稳定
的高电位。第二时钟信号端CB输入高电平信号，第七晶体管T7截止，第一节点N1在第三电容C3的存储作用下保持在第二电压端V2提供的高电位，第九晶体管T9截止。由于第九晶体管
T9和第十晶体管T10均截止，信号输出端OUT保持之前的低电平输出。
[0154] 在第三阶段t13，第一时钟信号端CK输入高电平信号，第二时钟信号端CB输入低电平信号，信号输入端IN输入低电平信号。
[0155] 第一时钟信号端CK输入高电平信号，第一晶体管T1和第三晶体管T3截止，第二节点N2保持上一阶段的高电位。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管
T10截止。第二时钟信号端CB输入低电平信号，第一电容C1的第一极(即第三节点N3)的电位由上一阶段的低电位VGL跳变为更低的电位2VGL‑VGH。第五晶体管T5和第六晶体管T6导通。
第二电压端V2提供的高电平信号经过导通的第五晶体管T5传输到第四电容C4的第二极，使
得第二节点N2保持稳定的高电位。第二时钟信号端CB输入低电平信号，第七晶体管T7导通，第一电压端V1输入的低电平信号经过导通的第六晶体管T6和第七晶体管T7传输到第一节
点N1，第九晶体管T9导通，向信号输出端OUT输出第二电压端V2提供的高电平信号。
T10截止。第二时钟信号端CB输入低电平信号，第一电容C1的第一极(即第三节点N3)的电位由上一阶段的低电位VGL跳变为更低的电位2VGL‑VGH。第五晶体管T5和第六晶体管T6导通。
第二电压端V2提供的高电平信号经过导通的第五晶体管T5传输到第四电容C4的第二极，使
得第二节点N2保持稳定的高电位。第二时钟信号端CB输入低电平信号，第七晶体管T7导通，第一电压端V1输入的低电平信号经过导通的第六晶体管T6和第七晶体管T7传输到第一节
点N1，第九晶体管T9导通，向信号输出端OUT输出第二电压端V2提供的高电平信号。
[0156] 在第四阶段t14，第一时钟信号端CK输入低电平信号，第二时钟信号端CB输入高电平信号，信号输入端IN输入低电平信号。
[0157] 第一时钟信号端CK输入低电平信号，第一晶体管T1和第三晶体管T3导通，导通的第一晶体管T1将信号输入端IN输入的低电平信号传输至第二节点N2，使得第二节点N2的电
位被拉低至VGL。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10导通。导通的第八晶体管T8将第二电压端V2提供的高电平信号传输至第一节点N1，第九晶体管T9截
止。导通的第十晶体管T10将第一电压端V1提供的低电平信号传输至信号输出端OUT。导通
的第二晶体管T2将第一时钟信号端CK提供的低电平信号传输至第三节点N3，第五晶体管T5
和第六晶体管T6导通。第二时钟信号端CB输入高电平信号，第七晶体管T7截止。
位被拉低至VGL。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10导通。导通的第八晶体管T8将第二电压端V2提供的高电平信号传输至第一节点N1，第九晶体管T9截
止。导通的第十晶体管T10将第一电压端V1提供的低电平信号传输至信号输出端OUT。导通
的第二晶体管T2将第一时钟信号端CK提供的低电平信号传输至第三节点N3，第五晶体管T5
和第六晶体管T6导通。第二时钟信号端CB输入高电平信号，第七晶体管T7截止。
[0158] 在第五阶段t15，第一时钟信号端CK输入高电平信号，第二时钟信号端CB输入低电平信号，信号输入端IN输入低电平信号。
[0159] 第一时钟信号端CK输入高电平信号，第一晶体管T1和第三晶体管T3截止。第二节点N2保持上一节点的低电位，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管
T10导通。导通的第四晶体管T4将第二时钟信号端CB输入的低电平信号传输到第四电容C4
的第二极，使得第四电容C4的第一极(即第二节点N2)的电位变为比VGL更低的电位。导通的第二晶体管T2将第一时钟信号端CK提供的高电平信号传输到第三节点N3，使得第五晶体管
T5和第六晶体管T6截止。导通的第八晶体管T8将第二电压端V2提供的高电平信号传输到第
一节点N1，第一节点N1的电位为VGH，第九晶体管T9截止。第十晶体管T10导通，向信号输出端OUT提供第一电压端V1提供的低电平信号。
T10导通。导通的第四晶体管T4将第二时钟信号端CB输入的低电平信号传输到第四电容C4
的第二极，使得第四电容C4的第一极(即第二节点N2)的电位变为比VGL更低的电位。导通的第二晶体管T2将第一时钟信号端CK提供的高电平信号传输到第三节点N3，使得第五晶体管
T5和第六晶体管T6截止。导通的第八晶体管T8将第二电压端V2提供的高电平信号传输到第
一节点N1，第一节点N1的电位为VGH，第九晶体管T9截止。第十晶体管T10导通，向信号输出端OUT提供第一电压端V1提供的低电平信号。
[0160] 在第五阶段t15之后，可以重复第四阶段t14和第五阶段t15，直至信号输入端IN输入高电平信号，再从第二阶段t12重新开始。
[0161] 根据上述扫描驱动控制电路的工作过程可知，在第三阶段t13，信号输出端OUT输出高电平信号，在其余阶段，信号输出端OUT输出低电平信号。
[0162] 在一些示例性实施方式中，第一时钟信号端CK输入的第一时钟信号和第二时钟信号端CB输入的第二时钟信号均为脉冲信号，且第一时钟信号的脉宽和第二时钟信号的脉宽
可以大致相同。第一时钟信号和第二时钟信号的占空比可以大于1/2，例如可以约为1/3。在本实施例中，占空比是指一个脉冲周期(包括高电平时长和低电平时长)内高电平时长在整
个脉冲周期所占的比例。
可以大致相同。第一时钟信号和第二时钟信号的占空比可以大于1/2，例如可以约为1/3。在本实施例中，占空比是指一个脉冲周期(包括高电平时长和低电平时长)内高电平时长在整
个脉冲周期所占的比例。
[0163] 图10为图8所示的扫描驱动控制电路的另一种工作时序图。下面参照图8和图10，以本实施例的扫描驱动控制电路给像素电路提供发光控制信号为例，说明扫描驱动控制电
路的工作过程。本示例性实施例提供的扫描驱动控制电路的工作过程可以包括以下多个阶
段。
路的工作过程。本示例性实施例提供的扫描驱动控制电路的工作过程可以包括以下多个阶
段。
[0164] 在第一阶段t21，第一时钟信号端CK输入高电平信号，第二时钟信号端CB输入低电平信号，信号输入端IN输入低电平信号。
[0165] 第一时钟信号端CK输入高电平信号，第一晶体管T1和第三晶体管T3截止，第二节点N2保持上一阶段的低电位，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管
T10导通。第一时钟信号端CK输入的高电平信号经过导通的第二晶体管T2传输到第三节点
N3，使得第五晶体管T5和第六晶体管T6截止。第二时钟信号端CB输入的低电平信号经过导
通的第四晶体管T4传输到第四电容C4的第二极，由于电容保持作用，使得第四电容C4的第
一极(即第二节点N2)保持更低的电位。第八晶体管T8导通，使得第一节点N1的电位被拉升
至VGH，第九晶体管T9截止。第十晶体管T10导通，使得信号输出端OUT输出第一电压端V1提供的低电平信号。
T10导通。第一时钟信号端CK输入的高电平信号经过导通的第二晶体管T2传输到第三节点
N3，使得第五晶体管T5和第六晶体管T6截止。第二时钟信号端CB输入的低电平信号经过导
通的第四晶体管T4传输到第四电容C4的第二极，由于电容保持作用，使得第四电容C4的第
一极(即第二节点N2)保持更低的电位。第八晶体管T8导通，使得第一节点N1的电位被拉升
至VGH，第九晶体管T9截止。第十晶体管T10导通，使得信号输出端OUT输出第一电压端V1提供的低电平信号。
[0166] 在第二阶段t22，第一时钟信号端CK输入低电平信号，第二时钟信号端CB输入高电平信号，信号输入端IN输入高电平信号。
[0167] 第一时钟信号端CK输入低电平信号，第一晶体管T1和第三晶体管T3导通。导通的第一晶体管T1将信号输入端IN提供的高电平信号传输至第二节点N2，使得第二节点N2的电
位被拉升至VGH。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10截止。导通的第三晶体管T3将第一电压端V1输入的低电平信号传输至第三节点N3，第五晶体管T5和第
六晶体管T6导通。第二电压端V2提供的高电平信号经过导通的第五晶体管T5传输至第四电
容C4的第二极，在第四电容C4的跳变作用下，第四电容的第一极(即第二节点N2)保持稳定
的高电平。第二时钟信号端CB输入高电平信号，第七晶体管T7截止，第一节点N1在第三电容C3的存储作用下保持第二电压端V2提供的高电位VGH，第九晶体管T9截止。由于第九晶体管T9和第十晶体管T10均截止，信号输出端OUT保持之前的低电平输出。
位被拉升至VGH。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10截止。导通的第三晶体管T3将第一电压端V1输入的低电平信号传输至第三节点N3，第五晶体管T5和第
六晶体管T6导通。第二电压端V2提供的高电平信号经过导通的第五晶体管T5传输至第四电
容C4的第二极，在第四电容C4的跳变作用下，第四电容的第一极(即第二节点N2)保持稳定
的高电平。第二时钟信号端CB输入高电平信号，第七晶体管T7截止，第一节点N1在第三电容C3的存储作用下保持第二电压端V2提供的高电位VGH，第九晶体管T9截止。由于第九晶体管T9和第十晶体管T10均截止，信号输出端OUT保持之前的低电平输出。
[0168] 在第三阶段t23，第一时钟信号端CK输入高电平信号，第二时钟信号端CB输入低电平信号，信号输入端IN输入高电平信号。
[0169] 第一时钟信号端CK输入高电平信号，第一晶体管T1和第三晶体管T3截止，第二节点N2保持上一阶段的高电位。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管
T10截止。第二时钟信号端CB输入低电平信号，第一电容C1的第一极(即第三节点N3)的电位由上一阶段的低电位VGL跳变为更低的电位2VGL‑VGH。第五晶体管T5和第六晶体管T6导通。
第二电压端V2提供的高电平信号经过导通的第五晶体管T5传输到第四电容C4的第二极，使
得第二节点N2保持稳定的高电位。第二时钟信号端CB输入低电平信号，第七晶体管T7导通，第一电压端V1输入的低电平信号经过导通的第六晶体管T6和第七晶体管T7传输到第一节
点N1，第九晶体管T9导通，向信号输出端OUT提供第二电压端V2提供的高电平信号。
T10截止。第二时钟信号端CB输入低电平信号，第一电容C1的第一极(即第三节点N3)的电位由上一阶段的低电位VGL跳变为更低的电位2VGL‑VGH。第五晶体管T5和第六晶体管T6导通。
第二电压端V2提供的高电平信号经过导通的第五晶体管T5传输到第四电容C4的第二极，使
得第二节点N2保持稳定的高电位。第二时钟信号端CB输入低电平信号，第七晶体管T7导通，第一电压端V1输入的低电平信号经过导通的第六晶体管T6和第七晶体管T7传输到第一节
点N1，第九晶体管T9导通，向信号输出端OUT提供第二电压端V2提供的高电平信号。
[0170] 在第四阶段t24，第一时钟信号端CK输入低电平信号，第二时钟信号端CB输入高电平信号，信号输入端IN输入高电平信号。
[0171] 第一时钟信号端CK输入低电平信号，第一晶体管T1和第三晶体管T3导通。导通的第一晶体管T1将信号输入端IN输入的高电平信号传输至第二节点N2，第二节点N2的电位保
持上一阶段的高电位VGH。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10截止。导通的第三晶体管T3将第一电压端V1提供的低电平信号传输至第三节点N3，第五晶体
管T5和第六晶体管T6导通。导通的第五晶体管T5将第二电压端V2提供的高电平信号传输至
第四电容C4的第二极，在第四电容C4的跳变作用下，第四电容C4的第一极(即第二节点N2)
保持稳定的高电位。第二时钟信号端CB输入高电平信号，第七晶体管T7截止，第一节点N1在第三电容C3的存储作用下保持为上一阶段的低电位，第九晶体管T9导通，信号输出端OUT输出第二电压端V2提供的高电平信号。
持上一阶段的高电位VGH。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10截止。导通的第三晶体管T3将第一电压端V1提供的低电平信号传输至第三节点N3，第五晶体
管T5和第六晶体管T6导通。导通的第五晶体管T5将第二电压端V2提供的高电平信号传输至
第四电容C4的第二极，在第四电容C4的跳变作用下，第四电容C4的第一极(即第二节点N2)
保持稳定的高电位。第二时钟信号端CB输入高电平信号，第七晶体管T7截止，第一节点N1在第三电容C3的存储作用下保持为上一阶段的低电位，第九晶体管T9导通，信号输出端OUT输出第二电压端V2提供的高电平信号。
[0172] 在第五阶段t25，第一时钟信号端CK输入高电平信号，第二时钟信号端CB输入低电平信号，信号输入端IN输入低电平信号。
[0173] 第一时钟信号端CK输入高电平信号，第一晶体管T1和第三晶体管T3截止，第二节点N2保持上一阶段的高电位。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管
T10截止。第二时钟信号端CB输入低电平信号，第一电容C1的第二极的电位由上一阶段的
VGH跳变为VGL，由于第一电容C1的跳变作用，第一电容C1的第一极(即第三节点N3)的电位
由上一阶段的VGL跳变为更低的2VGL‑VGH，第五晶体管T5和第六晶体管T6导通。导通的第五晶体管T5将第二电压端V2提供的高电平信号传输至第四电容C4的第二极，使得第二节点N2
保持稳定的高电位。第二时钟信号端CB输入低电平信号，第七晶体管T7导通。导通的第六晶体管T6和第七晶体管T7将第一电压端V1提供的低电平信号传输至第一节点N1，第九晶体管
T9导通，信号输出端OUT输出第二电压端V2提供的高电平信号。
T10截止。第二时钟信号端CB输入低电平信号，第一电容C1的第二极的电位由上一阶段的
VGH跳变为VGL，由于第一电容C1的跳变作用，第一电容C1的第一极(即第三节点N3)的电位
由上一阶段的VGL跳变为更低的2VGL‑VGH，第五晶体管T5和第六晶体管T6导通。导通的第五晶体管T5将第二电压端V2提供的高电平信号传输至第四电容C4的第二极，使得第二节点N2
保持稳定的高电位。第二时钟信号端CB输入低电平信号，第七晶体管T7导通。导通的第六晶体管T6和第七晶体管T7将第一电压端V1提供的低电平信号传输至第一节点N1，第九晶体管
T9导通，信号输出端OUT输出第二电压端V2提供的高电平信号。
[0174] 在第六阶段t26，第一时钟信号端CK输入低电平信号，第二时钟信号端CB输入高电平信号，信号输入端IN输入低电平信号。
[0175] 第一时钟信号端CK输入低电平信号，第一晶体管T1和第三晶体管T3导通。导通的第一晶体管T1将信号输入端IN输入的低电平信号传输至第二节点N2，第二节点N2的电位被
拉低至VGL。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10导通。导通的第八晶体管T8将第二电压端V2提供的高电平信号传输至第一节点N1，第九晶体管T9截止。导
通的第十晶体管T10将第一电压端V1提供的低电平信号传输至信号输出端OUT。导通的第二
晶体管T2将第一时钟信号端CK提供的低电平信号传输至第三节点N3，第五晶体管T5和第六
晶体管T6导通。第二时钟信号端CB输入高电平信号，第七晶体管T7截止。
拉低至VGL。第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管T10导通。导通的第八晶体管T8将第二电压端V2提供的高电平信号传输至第一节点N1，第九晶体管T9截止。导
通的第十晶体管T10将第一电压端V1提供的低电平信号传输至信号输出端OUT。导通的第二
晶体管T2将第一时钟信号端CK提供的低电平信号传输至第三节点N3，第五晶体管T5和第六
晶体管T6导通。第二时钟信号端CB输入高电平信号，第七晶体管T7截止。
[0176] 在第七阶段t27，第一时钟信号端CK输入高电平信号，第二时钟信号端CB输入低电平信号，信号输入端IN输入低电平信号。
[0177] 第一时钟信号端CK输入高电平信号，第一晶体管T1和第三晶体管T3截止。第二节点N2保持上一节点的低电位，第二晶体管T2、第四晶体管T4、第八晶体管T8和第十晶体管
T10导通。导通的第四晶体管T4将第二时钟信号端CB输入的低电平信号传输到第四电容C4
的第二极，使得第四电容C4的第一极(即第二节点N2)的电位变为比VGL更低的电位。导通的第二晶体管T2将第一时钟信号端CK提供的高电平信号传输到第三节点N3，使得第五晶体管
T5和第六晶体管T6截止。导通的第八晶体管T8将第二电压端V2提供的高电平信号传输到第
一节点N1，第一节点N1的电位为VGH，第九晶体管T9截止。第十晶体管T10导通，向信号输出端OUT输出第一电压端V1提供的低电平信号。
T10导通。导通的第四晶体管T4将第二时钟信号端CB输入的低电平信号传输到第四电容C4
的第二极，使得第四电容C4的第一极(即第二节点N2)的电位变为比VGL更低的电位。导通的第二晶体管T2将第一时钟信号端CK提供的高电平信号传输到第三节点N3，使得第五晶体管
T5和第六晶体管T6截止。导通的第八晶体管T8将第二电压端V2提供的高电平信号传输到第
一节点N1，第一节点N1的电位为VGH，第九晶体管T9截止。第十晶体管T10导通，向信号输出端OUT输出第一电压端V1提供的低电平信号。
[0178] 在第七阶段t27之后，可以重复第六阶段t26和第七阶段t27，直至信号输入端OUT输入高电平信号，再从第二阶段t22重新开始。
[0179] 根据上述扫描驱动控制电路的工作过程可知，在第三阶段t23至第五阶段t25，信号输出端OUT可以输出高电平信号，其余阶段，信号输出端OUT输出低电平信号。
[0180] 本示例性实施例提供的扫描驱动控制电路，通过第一输出控制子电路可以在第十晶体管T10导通时保持第二节点N2的电位稳定，以提高第十晶体管T10的输出稳定性，通过
第二输出控制子电路可以在第九晶体管T9导通时保持第一节点N1的电位稳定，以提高第九
晶体管T9的输出稳定性。
第二输出控制子电路可以在第九晶体管T9导通时保持第一节点N1的电位稳定，以提高第九
晶体管T9的输出稳定性。
[0181] 图11为本公开至少一实施例的扫描驱动控制电路的另一种等效电路图。如图11所示，本示例性实施例提供的扫描驱动控制电路包括：第一输入子电路、第二输入子电路、第一输出控制子电路、第二输出控制子电路、第三输出控制子电路、第一输出子电路和第二输出子电路。第一输入子电路包括第一晶体管T1。第二输入子电路包括第二晶体管T2和第三
晶体管T3。第一输出控制子电路包括：第四晶体管T4、第五晶体管T5、第十一晶体管T11、第二电容C2和第四电容C4。第二输出控制子电路包括：第十二晶体管T12、第六晶体管T6、第七晶体管T7和第一电容C1。第三输出控制子电路包括：第八晶体管T8和第三电容C3。第一输出子电路包括：第十晶体管T10。第二输出子电路包括第九晶体管T9。在本示例性实施方式中，第一信号端与第二电压端V2连接，第二信号端与第一电压端V1连接。
晶体管T3。第一输出控制子电路包括：第四晶体管T4、第五晶体管T5、第十一晶体管T11、第二电容C2和第四电容C4。第二输出控制子电路包括：第十二晶体管T12、第六晶体管T6、第七晶体管T7和第一电容C1。第三输出控制子电路包括：第八晶体管T8和第三电容C3。第一输出子电路包括：第十晶体管T10。第二输出子电路包括第九晶体管T9。在本示例性实施方式中，第一信号端与第二电压端V2连接，第二信号端与第一电压端V1连接。
[0182] 在本示例性实施方式中，第一晶体管T1的控制极与第一时钟信号端CK连接，第一极与信号输入端IN连接，第二极与第四节点N4连接。第二晶体管T2的控制极与第四节点N4
连接，第一极与第一时钟信号端CK连接，第二极与第三节点N3连接。第三晶体管T3的控制极与第一时钟信号端CK连接，第一极与第一电压端V1连接，第二极与第五节点N5连接。第四晶体管T4的控制极与第二节点N2连接，第四晶体管T4的第一极与第二时钟信号端CB连接，第
四晶体管T4的第二极与第五晶体管T5的第二极连接。第五晶体管T5的控制极与第五节点N5
连接，第一极与第二电压端V2连接。第六晶体管T6的控制极与第三节点N3连接，第六晶体管T6的第一极与第一电压端V1连接，第六晶体管T6的第二极与第七晶体管T7的第一极连接。
第七晶体管T7的控制极与第二时钟信号端CB连接，第二极与第一节点N1连接。第八晶体管
T8的控制极与第二节点N2连接，第一极与第二电压端V2连接，第二极与第一节点N1连接。第九晶体管T9的控制极与第一节点N1连接，第一极与第二电压端V2连接，第二极与信号输出
端OUT连接。第十晶体管T10的控制极与第二节点N2连接，第一极与第一电压端V1连接，第二极与信号输出端OUT连接。第十一晶体管T11的控制极与第一电压端V1连接，第一极与第四
节点N4连接，第二极与第二节点N2连接。第十二晶体管T12的控制极与第一电压端V1连接，第一极与第五节点N5连接，第二极与第三节点N3连接。第一电容C1的第一极与第三节点N3
连接，第二极与第七晶体管T7的控制极连接。第二电容C2的第一极与第二节点N2连接，第二电极与信号输出端OUT连接。第三电容C3的第一极与第一节点N1连接，第二极与第二电压端V2连接。第四电容C4的第一极与第二节点N2连接，第二极与第五晶体管T5的第二极连接。
连接，第一极与第一时钟信号端CK连接，第二极与第三节点N3连接。第三晶体管T3的控制极与第一时钟信号端CK连接，第一极与第一电压端V1连接，第二极与第五节点N5连接。第四晶体管T4的控制极与第二节点N2连接，第四晶体管T4的第一极与第二时钟信号端CB连接，第
四晶体管T4的第二极与第五晶体管T5的第二极连接。第五晶体管T5的控制极与第五节点N5
连接，第一极与第二电压端V2连接。第六晶体管T6的控制极与第三节点N3连接，第六晶体管T6的第一极与第一电压端V1连接，第六晶体管T6的第二极与第七晶体管T7的第一极连接。
第七晶体管T7的控制极与第二时钟信号端CB连接，第二极与第一节点N1连接。第八晶体管
T8的控制极与第二节点N2连接，第一极与第二电压端V2连接，第二极与第一节点N1连接。第九晶体管T9的控制极与第一节点N1连接，第一极与第二电压端V2连接，第二极与信号输出
端OUT连接。第十晶体管T10的控制极与第二节点N2连接，第一极与第一电压端V1连接，第二极与信号输出端OUT连接。第十一晶体管T11的控制极与第一电压端V1连接，第一极与第四
节点N4连接，第二极与第二节点N2连接。第十二晶体管T12的控制极与第一电压端V1连接，第一极与第五节点N5连接，第二极与第三节点N3连接。第一电容C1的第一极与第三节点N3
连接，第二极与第七晶体管T7的控制极连接。第二电容C2的第一极与第二节点N2连接，第二电极与信号输出端OUT连接。第三电容C3的第一极与第一节点N1连接，第二极与第二电压端V2连接。第四电容C4的第一极与第二节点N2连接，第二极与第五晶体管T5的第二极连接。
[0183] 在本示例性实施方式中，第一节点N1、第二节点N2、第三节点N3、第四节点N4和第五节点N5表示电路图中相关电连接的汇合点。换言之，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
[0184] 在一些示例性实施方式中，扫描驱动控制电路中的第一晶体管T1至第十二晶体管T12可以均为P型薄膜晶体管，例如可以为低温多晶体硅(LTPS，Low Temperature Poly‑
silicon)薄膜晶体管。另外，本公开实施例可以选择底栅结构的薄膜晶体管或者顶栅结构
的薄膜晶体管，只要能够实现开关功能即可。本实施例对此并不限定。
silicon)薄膜晶体管。另外，本公开实施例可以选择底栅结构的薄膜晶体管或者顶栅结构
的薄膜晶体管，只要能够实现开关功能即可。本实施例对此并不限定。
[0185] 本示例性实施例提供的扫描驱动控制电路中，通过第十一晶体管T11可以隔离第二节点N2对第四节点N4的影响，通过第十二晶体管T12可以隔离第三节点N3对第五节点N5
的影响。
的影响。
[0186] 关于本实施例的扫描驱动控制电路的工作过程可以参照前述实施例的说明，故于此不再赘述。
[0187] 图12为本公开至少一实施例的扫描驱动控制电路的另一种等效电路图。如图12所示，本示例性实施例提供的扫描驱动控制电路包括：第一输入子电路、第二输入子电路、第一输出控制子电路、第二输出控制子电路、第三输出控制子电路、第一输出子电路和第二输出子电路。第一输入子电路包括第一晶体管T1。第二输入子电路包括第二晶体管T2和第三
晶体管T3。第一输出控制子电路包括：第四晶体管T4、第五晶体管T5、第十一晶体管T11、第二电容C2和第四电容C4。第二输出控制子电路包括：第十二晶体管T12、第六晶体管T6、第七晶体管T7和第一电容C1。第三输出控制子电路包括：第八晶体管T8和第三电容C3。第一输出子电路包括：第十晶体管T10。第二输出子电路包括第九晶体管T9。在本示例性实施方式中，第一信号端与第一时钟信号端CK连接，第二信号端与第二时钟信号端CB连接。即，第五晶体管T5的第二极与第一时钟信号端CK连接，第六晶体管T6的第一极与第二时钟信号端CB连
接。
晶体管T3。第一输出控制子电路包括：第四晶体管T4、第五晶体管T5、第十一晶体管T11、第二电容C2和第四电容C4。第二输出控制子电路包括：第十二晶体管T12、第六晶体管T6、第七晶体管T7和第一电容C1。第三输出控制子电路包括：第八晶体管T8和第三电容C3。第一输出子电路包括：第十晶体管T10。第二输出子电路包括第九晶体管T9。在本示例性实施方式中，第一信号端与第一时钟信号端CK连接，第二信号端与第二时钟信号端CB连接。即，第五晶体管T5的第二极与第一时钟信号端CK连接，第六晶体管T6的第一极与第二时钟信号端CB连
接。
[0188] 关于本实施例的扫描驱动控制电路的电路结构和工作过程可以参照前述实施例的说明，故于此不再赘述。
[0189] 在另一些示例性实施方式中，扫描驱动控制电路的第一信号端SIG1可以与第一时钟信号端CK连接，第二信号端SIG2可以为第一电压端V1或第二时钟信号端CB连接；或者，第一信号端SIG1可以与第二电压端V2连接，第二信号端SIG2可以与第一电压端V1或第二时钟
信号端CB连接。然而，本实施例对此并不限定。
信号端CB连接。然而，本实施例对此并不限定。
[0190] 本公开实施例还提供一种显示基板的驱动方法。图13为本公开一实施例的显示基板的驱动方法的流程图。如图13所示，本实施例提供的显示基板的驱动方法，应用于上述实施例提供的显示基板中。本实施例提供的驱动方法可以包括以下多个步骤。
[0191] 步骤S101、输入电路在第一时钟信号端的控制下，将信号输入端的信号传输至输出控制电路，并将第一时钟信号端或第一电压端的信号传输至输出控制电路；
[0192] 步骤S102、输出控制电路在输入电路的控制下，存储第一信号端的信号，在输入电路和第二时钟信号端的控制下，向第一节点传输第二信号端的信号，输出电路在第一节点的控制下，向信号输出端输出第二电压端的信号；
[0193] 步骤S103、输出控制电路在输入电路的控制下，存储第二时钟信号端的信号，并在第二节点的控制下，向第一节点传输第二电压端的信号，输出电路在第二节点的控制下，向信号输出端输出第一电压端的信号。
[0194] 本示例性实施例提供的显示基板的驱动方法、扫描驱动控制电路的结构及其工作过程，已在上述实施例中说明，这里不再赘述。
[0195] 本公开实施例还提供一种栅极驱动电路。图14为本公开至少一实施例的栅极驱动电路的示意图。如图14所示，本示例性实施例提供的栅极驱动电路包括多个级联的扫描驱
动控制电路GOA。扫描驱动控制电路可以如前述实施例所述，其实现原理和实现效果类型，故于此不再赘述。
动控制电路GOA。扫描驱动控制电路可以如前述实施例所述，其实现原理和实现效果类型，故于此不再赘述。
[0196] 在本示例性实施方式中，第一级扫描驱动控制电路的信号输入端IN与初始信号线STV连接，第n+1级扫描驱动控制电路的信号输入端与第n级扫描驱动控制电路的信号输出
端连接，其中，n为整数。
端连接，其中，n为整数。
[0197] 在一些示例性实施方式中，多个扫描驱动控制电路的第一时钟信号端CK与第一时钟信号线CKL连接，配置为接收第一时钟信号，第二时钟信号端CB与第二时钟信号线CBL连
接，配置为接收第二时钟信号。第一电压端V1与持续提供低电平信号VGL的电源线连接，第二电压端V2与持续提供高电平信号VGH的电源线连接。然而，本实施例对此并不限定。
接，配置为接收第二时钟信号。第一电压端V1与持续提供低电平信号VGL的电源线连接，第二电压端V2与持续提供高电平信号VGH的电源线连接。然而，本实施例对此并不限定。
[0198] 图15为本公开至少一实施例的扫描驱动控制电路的一种俯视图。图16为图15中沿P‑P’方向的局部剖面示意图。图15所示的扫描驱动控制电路的等效电路图可以如图8所示。
在本示例性实施方式中，第一信号端与第二电压端连接，第二信号端与第一电压端连接，第一时钟信号端CK与第一时钟信号线CKL连接，第二时钟信号端CB与第二时钟信号线CBL连
接。第二电压端与提供高电平信号的第一电源线PL1连接。第一输出子电路连接的第一电压端与提供低电平信号的第三电源线PL3连接。第二输入子电路和第二输出控制子电路连接
的第一电压端与提供低电平信号的第二电源线PL2连接。
在本示例性实施方式中，第一信号端与第二电压端连接，第二信号端与第一电压端连接，第一时钟信号端CK与第一时钟信号线CKL连接，第二时钟信号端CB与第二时钟信号线CBL连
接。第二电压端与提供高电平信号的第一电源线PL1连接。第一输出子电路连接的第一电压端与提供低电平信号的第三电源线PL3连接。第二输入子电路和第二输出控制子电路连接
的第一电压端与提供低电平信号的第二电源线PL2连接。
[0199] 在本示例性实施方式中，以扫描驱动控制电路中的多个晶体管均为P型晶体管，且为低温多晶硅薄膜晶体管为例进行说明。然而，本实施例对此并不限定。
[0200] 在一些示例性实施方式中，如图15所示，在平行于显示基板的平面内，第一时钟信号线CKL、第二时钟信号线CBL、初始信号线STV、第二电源线PL2、第一电源线PL1和第三电源线PL3沿第一方向X依次排布。第一时钟信号线CKL、第二时钟信号线CBL、初始信号线STV、第二电源线PL2、第一电源线PL1和第三电源线PL3均沿第二方向Y延伸。其中，第一方向X与第二方向Y交叉，例如，第一方向X垂直于第二方向Y。
[0201] 在一些示例性实施方式中，如图15所示，在平行于显示基板的平面内，信号输出端OUT在第二方向Y上位于第十晶体管T10远离第九晶体管T9的一侧。信号输出端OUT可以沿第一方向X延伸。然而，本实施例对此并不限定。
[0202] 在一些示例性实施方式中，如图15所示，在平行于显示基板的平面内，第二输入子电路(包括第二晶体管T2和第三晶体管T3)在第一方向X上位于初始信号线STV和第二电源线PL2之间。第一输出子电路(包括第十晶体管T10)和第二输出子电路(包括第九晶体管T9)
在第一方向X上位于第一电源线PL1和第三电源线PL3之间。第二晶体管T2和第三晶体管T3
在第二方向Y上相邻。第九晶体管T9和第十晶体管T10在第二方向Y上相邻。第一晶体管T1、第四晶体管T4和第五晶体管T5位于第二电源线PL2远离第二时钟信号线CBL的一侧。第七晶
体管T7与第一电容C1相邻，且第七晶体管T7位于第一电容C1和第一电源线PL1之间。第六晶体管T6与第一电源线PL1相邻，且第六晶体管T6位于第七晶体管T7和第一电源线PL1之间。
第八晶体管T8位于第一电源线PL1和第一晶体管T1之间。第一电容C1位于第一电源线PL1和
第二电源线PL2之间，第一电容C1在衬底基板上的正投影位于第一电源线PL1和第二电源线
PL2在衬底基板上的投影之间，且第一电容C1在衬底基板上的投影与第一电源线PL1和第二
电源线PL2在衬底基板上的投影没有交叠。在本实施例中，“A和B相邻”表示A和B之间没有其他的晶体管或电容。
在第一方向X上位于第一电源线PL1和第三电源线PL3之间。第二晶体管T2和第三晶体管T3
在第二方向Y上相邻。第九晶体管T9和第十晶体管T10在第二方向Y上相邻。第一晶体管T1、第四晶体管T4和第五晶体管T5位于第二电源线PL2远离第二时钟信号线CBL的一侧。第七晶
体管T7与第一电容C1相邻，且第七晶体管T7位于第一电容C1和第一电源线PL1之间。第六晶体管T6与第一电源线PL1相邻，且第六晶体管T6位于第七晶体管T7和第一电源线PL1之间。
第八晶体管T8位于第一电源线PL1和第一晶体管T1之间。第一电容C1位于第一电源线PL1和
第二电源线PL2之间，第一电容C1在衬底基板上的正投影位于第一电源线PL1和第二电源线
PL2在衬底基板上的投影之间，且第一电容C1在衬底基板上的投影与第一电源线PL1和第二
电源线PL2在衬底基板上的投影没有交叠。在本实施例中，“A和B相邻”表示A和B之间没有其他的晶体管或电容。
[0203] 在一些示例性实施方式中，如图16所示，在垂直于显示基板的平面内，显示基板的非显示区域可以包括：衬底基板30、依次设置在衬底基板30上的第一半导体层、第一导电层、第二导电层以及第三导电层。其中，第一绝缘层31设置在第一导电层和第一半导体层之间。第二绝缘层32设置在第一导电层和第二导电层之间。第三绝缘层33设置在第二导电层
和第三导电层之间。在一些示例中，第一绝缘层31至第三绝缘层33可以均为无机绝缘层。然而，本实施例对此并不限定。
和第三导电层之间。在一些示例中，第一绝缘层31至第三绝缘层33可以均为无机绝缘层。然而，本实施例对此并不限定。
[0204] 图17为本公开至少一实施例的形成第一半导体层后的扫描驱动控制电路的俯视图。如图15至图17所示，非显示区域的第一半导体层至少包括：扫描驱动控制电路的多个晶体管的有源层。例如，第一半导体层至少包括：第一晶体管T1的有源层110、第二晶体管T2的有源层120、第三晶体管T3的有源层130、第四晶体管T4的有源层140、第五晶体管T5的有源层150、第六晶体管T6的有源层160、第七晶体管T7的有源层170、第八晶体管T8的有源层
180、第九晶体管T9的有源层第十晶体管T10的有源层。
180、第九晶体管T9的有源层第十晶体管T10的有源层。
[0205] 在一些示例性实施方式中，如图17所示，第三晶体管T3的有源层130、第一晶体管T1的有源层110、第五晶体管T5的有源层150、第六晶体管T6的有源层160、第七晶体管T7的有源层170、第八晶体管T8的有源层180、第九晶体管T9的有源层以及第十晶体管T10的有源层可以沿第二方向Y延伸。第四晶体管T4的有源层140可以沿第一方向X延伸。在一些示例
中，第四晶体管T4的有源层140的延伸方向与第一晶体管T1的有源层110的延伸方向的夹角
大于85°且小于95°。第四晶体管T4的有源层140的延伸方向和第五晶体管T5的有源层150的
延伸方向的夹角大于85°且小于95°。然而，本实施例对此并不限定。
中，第四晶体管T4的有源层140的延伸方向与第一晶体管T1的有源层110的延伸方向的夹角
大于85°且小于95°。第四晶体管T4的有源层140的延伸方向和第五晶体管T5的有源层150的
延伸方向的夹角大于85°且小于95°。然而，本实施例对此并不限定。
[0206] 在一些示例性实施方式中，如图17所示，第三晶体管T3的有源层130和第二晶体管T2的有源层120在第二方向Y上相邻。第一晶体管T1的有源层110在第一方向X上位于第三晶
体管T3的有源层130和第八晶体管T8的有源层180之间。第四晶体管T4的有源层140在第二
方向Y上位于第一晶体管T1的有源层110和第五晶体管T5的有源层150之间。第六晶体管T6
的有源层160在第一方向X上位于第七晶体管T7的有源层170远离第五晶体管T5的有源层
150的一侧。第九晶体管T9的有源层和第十晶体管T10的有源层在第二方向Y上依次排布。第九晶体管T9的有源层在第一方向X上位于第八晶体管T8的有源层180远离第一晶体管T1的
有源层110的一侧，第十晶体管T10的有源层在第一方向X上位于第六晶体管T6的有源层160
远离第七晶体管T7的有源层170的一侧。
体管T3的有源层130和第八晶体管T8的有源层180之间。第四晶体管T4的有源层140在第二
方向Y上位于第一晶体管T1的有源层110和第五晶体管T5的有源层150之间。第六晶体管T6
的有源层160在第一方向X上位于第七晶体管T7的有源层170远离第五晶体管T5的有源层
150的一侧。第九晶体管T9的有源层和第十晶体管T10的有源层在第二方向Y上依次排布。第九晶体管T9的有源层在第一方向X上位于第八晶体管T8的有源层180远离第一晶体管T1的
有源层110的一侧，第十晶体管T10的有源层在第一方向X上位于第六晶体管T6的有源层160
远离第七晶体管T7的有源层170的一侧。
[0207] 在一些示例性实施方式中，如图17所示，第九晶体管T9的有源层包括第一分区190‑1和第二分区190‑2；第十晶体管T10的有源层包括第三分区200‑1和第四分区200‑2。其中，第九晶体管T9的有源层的第一分区190‑1和第十晶体管T10的有源层的第三分区200‑1可以为一体结构，例如可以为矩形。第九晶体管T9的有源层的第二分区190‑2和第十晶体管T10的有源层的第四分区200‑2可以为一体结构，例如可以为矩形。本示例性实施方式中，通过将第九晶体管T9和第十晶体管T10的有源层分区，可以实现更好的散热效果，或者，可以防止过热。然而，本实施例对于第九晶体管T9和第十晶体管T10的有源层的分区数目以及至少一个分区的形状并不限定。
[0208] 在一些示例性实施方式中，如图17所示，第二晶体管T2的有源层120在衬底基板上的正投影可以为U型。第一晶体管T1的有源层110、第三晶体管T3的有源层130、第四晶体管T4的有源层140、第五晶体管T5的有源层150和第六晶体管T6的有源层160在衬底基板上的
正投影可以为哑铃型。第七晶体管T7的有源层170和第八晶体管T8的有源层180可以为一体
结构。然而，本实施例对此并不限定。
正投影可以为哑铃型。第七晶体管T7的有源层170和第八晶体管T8的有源层180可以为一体
结构。然而，本实施例对此并不限定。
[0209] 在一些示例性实施方式中，第一半导体层的材料例如可以包括多晶硅。有源层可以包括至少一个沟道区和多个掺杂区。沟道区可以不掺杂杂质，并具有半导体特性。多个掺杂区可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。
[0210] 在一些示例性实施方式中，有源层的掺杂区可以被解释为晶体管的源电极或漏电极。例如，第一晶体管T1的源电极可以与有源层110的沟道区110a的周边、掺杂有杂质的第一掺杂区110b对应，第一晶体管T1的漏电极可以与有源层110的沟道区110a的周边、掺杂有杂质的第二掺杂区110c对应。另外，晶体管之间的有源层的部分可以被解释为掺杂有杂质
的布线，可以用于电连接晶体管。
的布线，可以用于电连接晶体管。
[0211] 在一些示例性实施方式中，晶体管的输出能力与晶体管沟道区的宽与长的比有关，输出能力强的晶体管的沟道区的宽与长的比较大。如图17所示，第四晶体管T4的有源层
140的沟道区140a的宽度(即沟道区140a沿第二方向Y的长度)为WT4，第五晶体管T5的有源层
150的沟道区150a的宽度(即沟道区150a沿第一方向X的长度)为WT5。第五晶体管T5的有源层
150的沟道区150a的宽度和第四晶体管T4的有源层140的沟道区140a的宽度满足：2WT4
140的沟道区140a的宽度(即沟道区140a沿第二方向Y的长度)为WT4，第五晶体管T5的有源层
150的沟道区150a的宽度(即沟道区150a沿第一方向X的长度)为WT5。第五晶体管T5的有源层
150的沟道区150a的宽度和第四晶体管T4的有源层140的沟道区140a的宽度满足：2WT4
[0212] 在本公开实施例中，A的“宽度”表示A在垂直于延伸方向的特征尺寸。
[0213] 图18为本公开至少一实施例的形成第一导电层后的扫描驱动控制电路的俯视图。如图15至图18所示，非显示区域的第一导电层至少包括：扫描驱动控制电路的多个晶体管
的控制极、多个电容的第一极。例如，第一导电层可以包括：第一晶体管T1的控制极113、第二晶体管T2的控制极123、第三晶体管T3的控制极133、第四晶体管T4的控制极143、第五晶体管T5的控制极153、第六晶体管T6的控制极163、第七晶体管T7的控制极173、第八晶体管T8的控制极183、第九晶体管T9的控制极193a和193b、第十晶体管T10的控制极203、第一电容C1的第一极C1‑1、第二电容C2的第一极C2‑1、第三电容C3的第一极C3‑1以及第四电容C4的第一极C4‑1。
的控制极、多个电容的第一极。例如，第一导电层可以包括：第一晶体管T1的控制极113、第二晶体管T2的控制极123、第三晶体管T3的控制极133、第四晶体管T4的控制极143、第五晶体管T5的控制极153、第六晶体管T6的控制极163、第七晶体管T7的控制极173、第八晶体管T8的控制极183、第九晶体管T9的控制极193a和193b、第十晶体管T10的控制极203、第一电容C1的第一极C1‑1、第二电容C2的第一极C2‑1、第三电容C3的第一极C3‑1以及第四电容C4的第一极C4‑1。
[0214] 在一些示例性实施方式中，如图18所示，第三晶体管T3的控制极133与第一晶体管T1的控制极113可以为一体结构。第二晶体管T2的控制极123、第十晶体管T10的控制极203
和第二电容C2的第一极C2‑1可以为一体结构。第五晶体管T5的控制极153、第六晶体管T6的控制极163和第一电容C1的第一极C1‑1可以为一体结构。第八晶体管T8的控制极183、第四晶体管T4的控制极143和第四电容C4的第一极C4‑1可以为一体结构。第九晶体管T9的控制
极193a和193b和第三电容C3的第一极C3‑1可以为一体结构。然而，本实施例对此并不限定。
和第二电容C2的第一极C2‑1可以为一体结构。第五晶体管T5的控制极153、第六晶体管T6的控制极163和第一电容C1的第一极C1‑1可以为一体结构。第八晶体管T8的控制极183、第四晶体管T4的控制极143和第四电容C4的第一极C4‑1可以为一体结构。第九晶体管T9的控制
极193a和193b和第三电容C3的第一极C3‑1可以为一体结构。然而，本实施例对此并不限定。
[0215] 在一些示例性实施方式中，第九晶体管T9可以为双栅晶体管，以防止和减少漏电流的发生。然而，本实施例对此并不限定。
[0216] 图19为本公开至少一实施例的形成第二导电层后的扫描驱动控制电路的俯视图。如图15至图19所示，非显示区域的第二导电层至少包括：扫描驱动控制电路的多个电容的
第二极、信号输入端和信号输入端。例如，第二导电层可以包括：第一电容C1的第二极C1‑2、第二电容C2的第二极C2‑2、第三电容C3的第二极C3‑2、第四电容C4的第二极C4‑2、信号输入端IN和信号输出端OUT。其中，第二电容C2的第二极C2‑2与信号输出端OUT可以为一体结构。
然而，本实施例对此并不限定。
第二极、信号输入端和信号输入端。例如，第二导电层可以包括：第一电容C1的第二极C1‑2、第二电容C2的第二极C2‑2、第三电容C3的第二极C3‑2、第四电容C4的第二极C4‑2、信号输入端IN和信号输出端OUT。其中，第二电容C2的第二极C2‑2与信号输出端OUT可以为一体结构。
然而，本实施例对此并不限定。
[0217] 在一些示例性实施方式中，如图19所示，第一电容C1的第二极C1‑2在衬底基板上的投影与第一极C1‑1在衬底基板上的投影存在交叠。第二电容C2的第二极C2‑2在衬底基板上的投影与第一极C2‑1在衬底基板上的投影存在交叠。第三电容C3的第二极C3‑2在衬底基板上的投影与第一极C3‑1在衬底基板上的投影存在交叠。第四电容C4的第二极C4‑2在衬底基板上的投影与第一极C4‑1在衬底基板上的投影存在交叠。
[0218] 图20为本公开至少一实施例的形成第三绝缘层后的扫描驱动控制电路的俯视图。如图15至图20所示，非显示区域的第三绝缘层33上形成有多个过孔。例如，多个过孔可以包括：多个第一过孔F1至F25、多个第二过孔K1至K10、以及多个第三过孔D1至D5。多个第一过孔F1至F25内的第三绝缘层33、第二绝缘层32和第一绝缘层31被刻蚀掉，暴露出第一半导体层的表面。多个第二过孔K1至K10内的第三绝缘层33和第二绝缘层32被刻蚀掉，暴露出第一导电层的表面。多个第三过孔D1至D5内的第三绝缘层33被刻蚀掉，暴露出第二导电层的表
面。
面。
[0219] 图21为本公开至少一实施例的形成第三导电层后的扫描驱动控制电路的俯视图。如图15至图21所示，非显示区域的第三导电层至少包括：扫描驱动控制电路的多个晶体管
的第一极和第二极、多条时钟信号线和多条电源线。例如，第三导电层可以包括：第一晶体管T1至第十晶体管T10的第一极和第二极、第一时钟信号线CKL、第二时钟信号线CBL、初始信号线STV、第一电源线PL1、第二电源线PL2、第三电源线PL3、第一连接电极211以及第二连接电极212。
的第一极和第二极、多条时钟信号线和多条电源线。例如，第三导电层可以包括：第一晶体管T1至第十晶体管T10的第一极和第二极、第一时钟信号线CKL、第二时钟信号线CBL、初始信号线STV、第一电源线PL1、第二电源线PL2、第三电源线PL3、第一连接电极211以及第二连接电极212。
[0220] 在一些示例性实施方式中，如图21所示，第三晶体管T3的第一极131、第六晶体管T6的第一极161和第二电源线PL2可以为一体结构。第二晶体管T2的第二极121和第三晶体
管T3的第二极132可以为一体结构。第四晶体管T4的第二极142和第五晶体管T5的第二极
152可以为一体结构。第五晶体管T5的第一极151、第八晶体管T8的第一极181、第九晶体管T9的第一极191和第一电源线PL1可以为一体结构。第六晶体管T6的第二极162和第七晶体
管T7的第二极172可以为一体结构。第九晶体管T9的第二极192和第十晶体管T10的第二极
202可以为一体结构。第十晶体管T10的第一极201和第三电源线PL3可以为一体结构。
管T3的第二极132可以为一体结构。第四晶体管T4的第二极142和第五晶体管T5的第二极
152可以为一体结构。第五晶体管T5的第一极151、第八晶体管T8的第一极181、第九晶体管T9的第一极191和第一电源线PL1可以为一体结构。第六晶体管T6的第二极162和第七晶体
管T7的第二极172可以为一体结构。第九晶体管T9的第二极192和第十晶体管T10的第二极
202可以为一体结构。第十晶体管T10的第一极201和第三电源线PL3可以为一体结构。
[0221] 在一些示例性实施方式中，如图21所示，第一连接电极211通过第二过孔K9与第二电容C2的第一极C2‑1连接，通过第二过孔K7与第四电容C4的第一极C4‑1连接，通过第一过孔F6与第一晶体管T1的有源层110的第二掺杂区110c连接，还通过第二过孔K6与第四晶体
管T4的控制极143连接。第一连接电极211在衬底基板上的投影位于第一电源线PL1和第二
电源线PL2在衬底基板上的投影之间。第二连接电极212通过第三过孔D3与第一电容C1的第
二极C1‑2连接，还通过第二过孔K5与第七晶体管T7的控制极173连接。第一电源线PL1通过竖排设置的多个(例如，三个)第三过孔D4与第三电容C3的第二极C3‑2连接。然而，本实施例对此并不限定。
管T4的控制极143连接。第一连接电极211在衬底基板上的投影位于第一电源线PL1和第二
电源线PL2在衬底基板上的投影之间。第二连接电极212通过第三过孔D3与第一电容C1的第
二极C1‑2连接，还通过第二过孔K5与第七晶体管T7的控制极173连接。第一电源线PL1通过竖排设置的多个(例如，三个)第三过孔D4与第三电容C3的第二极C3‑2连接。然而，本实施例对此并不限定。
[0222] 在一些示例性实施方式中，如图15至图21所示，第一晶体管T1包括：有源层110、控制极113、第一极111和第二极112。第一晶体管T1的有源层110包括：沟道区110a、第一掺杂区110b和第二掺杂区110c。第一晶体管T1的有源层110和第二电源线PL2相邻。第一晶体管T1的有源层110的沟道区110a靠近第二电源线PL2的侧边与第二电源线PL2远离第一晶体管
T1的侧边之间的距离L2满足：0≤L2≤4WPL2；其中，WPL2为第二电源线PL2的宽度(即第二电源线PL2沿第一方向X的长度X3)。第一晶体管T1的第一极111通过第一过孔F5和第一晶体管T1
的有源层110的第一掺杂区110b连接，还通过第三过孔D1与信号输入端IN连接。第一晶体管T1的控制极113和第三晶体管T3的控制极133为一体结构，第一时钟信号线CKL通过竖排设
置的两个第二过孔K1与第一晶体管T1的控制极113连接，以实现第一晶体管T1的控制极113
接收第一时钟信号。
T1的侧边之间的距离L2满足：0≤L2≤4WPL2；其中，WPL2为第二电源线PL2的宽度(即第二电源线PL2沿第一方向X的长度X3)。第一晶体管T1的第一极111通过第一过孔F5和第一晶体管T1
的有源层110的第一掺杂区110b连接，还通过第三过孔D1与信号输入端IN连接。第一晶体管T1的控制极113和第三晶体管T3的控制极133为一体结构，第一时钟信号线CKL通过竖排设
置的两个第二过孔K1与第一晶体管T1的控制极113连接，以实现第一晶体管T1的控制极113
接收第一时钟信号。
[0223] 在本公开实施例中，“并排设置”可以表示沿第一方向X依次设置，“竖排设置”可以表示沿第二方向Y依次设置。
[0224] 在一些示例性实施方式中，如图15至图21所示，第二晶体管T2包括：有源层120、控制极123、第一极121和第二极122。第二晶体管T2的有源层120包括：沟道区120a、第一掺杂区120b和第二掺杂区120c。第二晶体管T2的控制极123、第二电容C2的第一极C2‑1和第十晶体管T10的控制极203为一体结构。第二晶体管T2的第一极121通过第一过孔F4与第二晶体管T2的有源层120的第一掺杂区120b连接，还通过第二过孔K2与第一晶体管T1的控制极113
连接，以实现与第一时钟信号线CKL的电连接。第二晶体管T2的第二极122与第三晶体管T3
的第二极132为一体结构。第二晶体管T2的第二极122通过第一过孔F3与第二晶体管T2的有
源层120的第二掺杂区120c连接，还通过第二过孔K8与第五晶体管T5的控制极153连接。
连接，以实现与第一时钟信号线CKL的电连接。第二晶体管T2的第二极122与第三晶体管T3
的第二极132为一体结构。第二晶体管T2的第二极122通过第一过孔F3与第二晶体管T2的有
源层120的第二掺杂区120c连接，还通过第二过孔K8与第五晶体管T5的控制极153连接。
[0225] 在一些示例中，第二电源线PL2位于第二晶体管T2远离第一时钟信号线CKL的一侧。第二晶体管T2的有源层120和第二电源线PL2相邻。第二晶体管T2的有源层120的沟道区
120a靠近第二电源线PL2的侧边与第二电源线PL2远离第二晶体管T2的侧边之间的距离L4
满足：0≤L4≤3WPL2；其中，WPL2为第二电源线PL2的宽度。
120a靠近第二电源线PL2的侧边与第二电源线PL2远离第二晶体管T2的侧边之间的距离L4
满足：0≤L4≤3WPL2；其中，WPL2为第二电源线PL2的宽度。
[0226] 在一些示例性实施方式中，如图15至图21所示，第三晶体管T3包括：有源层130、控制极133、第一极131和第二极132。第三晶体管T3的有源层130包括：沟道区130a、第一掺杂区130b和第二掺杂区130c。第三晶体管T3的第一极131与第二电源线PL2为一体结构。第三晶体管T3的第一极131通过第一过孔F1与第三晶体管T3的有源层130的第一掺杂区130b连
接。第三晶体管T3的第二极132通过第一过孔F2与第三晶体管T3的有源层130的第二掺杂区
130c连接。在一些示例中，第二电源线PL2位于第三晶体管T3远离初始信号线STV的一侧。第三晶体管T3的有源层130的沟道区130a靠近第二电源线PL2的侧边与第二电源线PL2远离第
三晶体管T3的侧边之间的距离L3满足：0≤L3≤4WPL2；其中，WPL2为第二电源线PL2的宽度。
接。第三晶体管T3的第二极132通过第一过孔F2与第三晶体管T3的有源层130的第二掺杂区
130c连接。在一些示例中，第二电源线PL2位于第三晶体管T3远离初始信号线STV的一侧。第三晶体管T3的有源层130的沟道区130a靠近第二电源线PL2的侧边与第二电源线PL2远离第
三晶体管T3的侧边之间的距离L3满足：0≤L3≤4WPL2；其中，WPL2为第二电源线PL2的宽度。
[0227] 在一些示例性实施方式中，如图15至图21所示，第四晶体管T4包括：有源层140、控制极143、第一极141和第二极142。第四晶体管T4的有源层140包括：沟道区140a、第一掺杂区140b和第二掺杂区140c。第四晶体管T4的控制极143和第四电容C4的第一极C4‑1为一体结构。第四晶体管T4的第一极141通过第一过孔F7与第四晶体管T4的有源层140的第一掺杂
区140b连接，还通过第二过孔K4与第七晶体管T7的控制极173连接。第四晶体管T4的第二极
142与第五晶体管T5的第二极152为一体结构。第四晶体管T4的第二极142通过第一过孔F8
与第四晶体管T4的有源层140的第二掺杂区140c连接，还通过第三过孔D2与第四电容C4的
第二极C4‑2连接。
区140b连接，还通过第二过孔K4与第七晶体管T7的控制极173连接。第四晶体管T4的第二极
142与第五晶体管T5的第二极152为一体结构。第四晶体管T4的第二极142通过第一过孔F8
与第四晶体管T4的有源层140的第二掺杂区140c连接，还通过第三过孔D2与第四电容C4的
第二极C4‑2连接。
[0228] 在一些示例性实施方式中，如图15至图21所示，第五晶体管T5包括：有源层150、控制极153、第一极151和第二极152。第五晶体管T5的有源层150包括：沟道区150a、第一掺杂区150b和第二掺杂区150c。第五晶体管T5的控制极153和第六晶体管T6的控制极163为一体结构。第五晶体管T5的第一极151与第一电源线PL1为一体结构。第五晶体管T5的第一极151通过第一过孔F10与第五晶体管T5的有源层150的第一掺杂区150b连接。第五晶体管T5的第
二极152通过第一过孔F9与第五晶体管T5的有源层150的第二掺杂区150c连接。
二极152通过第一过孔F9与第五晶体管T5的有源层150的第二掺杂区150c连接。
[0229] 在一些示例性实施方式中，如图15至图21所示，第六晶体管T6包括：有源层160、控制极163、第一极161和第二极162。第六晶体管T6的有源层160包括：沟道区160a、第一掺杂区160b和第二掺杂区160c。第六晶体管T6的第一极161与第二电源线PL2为一体结构。第六晶体管T6的第一极161通过第一过孔F14与第六晶体管T6的有源层160的第一掺杂区160b连
接。第六晶体管T6的第二极162和第七晶体管T7的第二极172为一体结构。第六晶体管T6的
第二极162通过第一过孔F15与第六晶体管T6的有源层160的第二掺杂区160c连接。
接。第六晶体管T6的第二极162和第七晶体管T7的第二极172为一体结构。第六晶体管T6的
第二极162通过第一过孔F15与第六晶体管T6的有源层160的第二掺杂区160c连接。
[0230] 在一些示例性实施方式中，如图15至图21所示，第七晶体管T7包括：有源层170、控制极173、第一极171和第二极172。第七晶体管T7的有源层170和第八晶体管T8的有源层180为一体结构。第七晶体管T7的有源层170包括：沟道区170a、第一掺杂区170b和第二掺杂区170c。第七晶体管T7的有源层170的第一掺杂区170b和第八晶体管T8的有源层180的第二掺
杂区180c连接。第七晶体管T7的第一极171通过第一过孔F12与第七晶体管T7的有源层170
的第一掺杂区170b连接，还通过第二过孔K10与第三电容C3的第一极C3‑1连接。第七晶体管T7的第二极172通过第一过孔F13与第七晶体管T7的有源层170的第二掺杂区170c连接。第
二时钟信号线CBL通过竖排设置的两个第二过孔K3与第七晶体管T7的控制极173连接。
杂区180c连接。第七晶体管T7的第一极171通过第一过孔F12与第七晶体管T7的有源层170
的第一掺杂区170b连接，还通过第二过孔K10与第三电容C3的第一极C3‑1连接。第七晶体管T7的第二极172通过第一过孔F13与第七晶体管T7的有源层170的第二掺杂区170c连接。第
二时钟信号线CBL通过竖排设置的两个第二过孔K3与第七晶体管T7的控制极173连接。
[0231] 在一些示例性实施方式中，如图15至图21所示，第八晶体管T8包括：有源层180、控制极183和第一极181。第八晶体管T8的有源层180包括：沟道区180a、第一掺杂区180b和第二掺杂区180c。第八晶体管T8的控制极183和第四电容C4的第一极C4‑1为一体结构。第八晶体管T8的第一极181与第一电源线PL1为一体结构。第八晶体管T8的第一极181通过第一过孔F11与第八晶体管T8的有源层180的第一掺杂区180b连接。
[0232] 在一些示例性实施方式中，如图15至图21所示，第九晶体管T9包括：有源层、控制极193a和193b、第一极191和第二极192。第九晶体管T9的有源层包括第一分区190‑1和第二分区190‑2。第九晶体管T9的第一分区190‑1包括：沟道区190‑1a1和190‑1a2、第一掺杂区190‑1b、第二掺杂区190‑1c和第三掺杂区190‑1d。第九晶体管T9的第二分区190‑2包括：沟道区190‑2a1和190‑2a2、第一掺杂区190‑2b、第二掺杂区190‑2c和第三掺杂区190‑2d。第九晶体管T9的第一极191和第一电源线PL1为一体结构。第九晶体管T9的第一极191通过并排
设置的多个(例如，三个)第一过孔F18与第九晶体管T9的第一分区190‑1的第一掺杂区190‑
1b连接，还通过并排设置的多个(例如，三个)第一过孔F19与第九晶体管T9的第二分区190‑
2的第一掺杂区190‑2b连接。第九晶体管T9的第二极192和第十晶体管T10的第二极202为一体结构。第九晶体管T9的第二极192通过并排设置的多个(例如，三个)第一过孔F16与第九
晶体管T9的第一分区190‑1的第二掺杂区190‑1c连接，还通过并排设置的多个(例如，三个)第一过孔F17与第九晶体管T9的第二分区190‑2的第二掺杂区190‑2c连接，还通过并排设置的多个(例如，三个)第一过孔F20与第九晶体管T9的第一分区190‑1的第三掺杂区190‑1d连接，还通过并排设置的多个(例如，三个)第一过孔F21与第九晶体管T9的第二分区190‑2的第三掺杂区190‑2d连接。
设置的多个(例如，三个)第一过孔F18与第九晶体管T9的第一分区190‑1的第一掺杂区190‑
1b连接，还通过并排设置的多个(例如，三个)第一过孔F19与第九晶体管T9的第二分区190‑
2的第一掺杂区190‑2b连接。第九晶体管T9的第二极192和第十晶体管T10的第二极202为一体结构。第九晶体管T9的第二极192通过并排设置的多个(例如，三个)第一过孔F16与第九
晶体管T9的第一分区190‑1的第二掺杂区190‑1c连接，还通过并排设置的多个(例如，三个)第一过孔F17与第九晶体管T9的第二分区190‑2的第二掺杂区190‑2c连接，还通过并排设置的多个(例如，三个)第一过孔F20与第九晶体管T9的第一分区190‑1的第三掺杂区190‑1d连接，还通过并排设置的多个(例如，三个)第一过孔F21与第九晶体管T9的第二分区190‑2的第三掺杂区190‑2d连接。
[0233] 在一些示例性实施方式中，如图15至图21所示，第十晶体管T10包括：有源层、控制极203、第一极201和第二极202。第十晶体管T10的有源层包括：第三分区200‑1和第四分析200‑2。第十晶体管T10的第三分区200‑1包括：沟道区200‑1a1和200‑1a2、第一掺杂区200‑
1b、第二掺杂区200‑1c和第三掺杂区200‑1d。第十晶体管T10的第四分区200‑2包括：沟道区
200‑2a、第一掺杂区200‑2b和第二掺杂区200‑2c。第十晶体管T10的第三分区200‑1和第九晶体管T9的第一分区190‑1为一体结构，第三分区200‑1的第二掺杂区200‑1c与第九晶体管的第一分区190‑1的第三掺杂区190‑1d连接。第十晶体管T10的第四分区200‑2和第九晶体管T9的第二分区190‑2为一体结构，第四分区200‑2的第二掺杂区200‑2c与第九晶体管T9的第二分区190‑2的第三掺杂区190‑2d连接。第十晶体管T10的第一极201与第三电源线PL3为一体结构。第十晶体管T10的第一极201通过并排设置的多个(例如，三个)第一过孔F22与第十晶体管T10的第三分区200‑1的第一掺杂区200‑1b连接，还通过并排设置的多个(例如，三个)第一过孔F23与第十晶体管T10的第四分区200‑2的第一掺杂区200‑2b连接。第十晶体管T10的第二极202通过并排设置的多个(例如，三个)第一过孔F24与第十晶体管T10的第三分
区200‑1的第三掺杂区200‑1d连接，还通过并排设置的多个(例如，三个)第一过孔F25与第十晶体管T10的第四分区200‑2的第二掺杂区200‑2c连接。第十晶体管T10的第二极202还通过并排设置的两个第三过孔D5与信号输出端OUT连接。
1b、第二掺杂区200‑1c和第三掺杂区200‑1d。第十晶体管T10的第四分区200‑2包括：沟道区
200‑2a、第一掺杂区200‑2b和第二掺杂区200‑2c。第十晶体管T10的第三分区200‑1和第九晶体管T9的第一分区190‑1为一体结构，第三分区200‑1的第二掺杂区200‑1c与第九晶体管的第一分区190‑1的第三掺杂区190‑1d连接。第十晶体管T10的第四分区200‑2和第九晶体管T9的第二分区190‑2为一体结构，第四分区200‑2的第二掺杂区200‑2c与第九晶体管T9的第二分区190‑2的第三掺杂区190‑2d连接。第十晶体管T10的第一极201与第三电源线PL3为一体结构。第十晶体管T10的第一极201通过并排设置的多个(例如，三个)第一过孔F22与第十晶体管T10的第三分区200‑1的第一掺杂区200‑1b连接，还通过并排设置的多个(例如，三个)第一过孔F23与第十晶体管T10的第四分区200‑2的第一掺杂区200‑2b连接。第十晶体管T10的第二极202通过并排设置的多个(例如，三个)第一过孔F24与第十晶体管T10的第三分
区200‑1的第三掺杂区200‑1d连接，还通过并排设置的多个(例如，三个)第一过孔F25与第十晶体管T10的第四分区200‑2的第二掺杂区200‑2c连接。第十晶体管T10的第二极202还通过并排设置的两个第三过孔D5与信号输出端OUT连接。
[0234] 在一些示例性实施方式中，扫描驱动控制电路的输出控制电路包括：第一节点控制电容和第二节点控制电容。第一节点控制电容可以配置为控制第一节点N1的电位，第二
节点控制电容可以配置为控制第二节点N2的电位。第一节点控制电容包括第一电容C1和第
三电容C3。第二节点控制电容包括第二电容C2和第四电容C4。本示例性实施方式中，通过第二电容C2和第四电容C4的串联设计，可以使得第二节点N2的电位更稳定，从而使得第十晶
体管T10实现稳定输出。
节点控制电容可以配置为控制第二节点N2的电位。第一节点控制电容包括第一电容C1和第
三电容C3。第二节点控制电容包括第二电容C2和第四电容C4。本示例性实施方式中，通过第二电容C2和第四电容C4的串联设计，可以使得第二节点N2的电位更稳定，从而使得第十晶
体管T10实现稳定输出。
[0235] 在一些示例性实施方式中，电容一般的作用是稳定节点的电位，电容的面积与该电容所控制的节点的电位需要保持的范围有关。为了实现窄边框，需要在更小的空间内合
理布局电容来实现其所起的作用。本实施例提供的显示基板，通过设置电容的宽度(例如，沿第一方向的长度)与扫描驱动控制电路宽度的比符合一定的条件，能够实现在高效利用
空间的前提下，确保甚至优化扫描驱动控制电路的性能。
理布局电容来实现其所起的作用。本实施例提供的显示基板，通过设置电容的宽度(例如，沿第一方向的长度)与扫描驱动控制电路宽度的比符合一定的条件，能够实现在高效利用
空间的前提下，确保甚至优化扫描驱动控制电路的性能。
[0236] 在一些示例性实施方式中，第一节点控制电容、第二节点控制电容和扫描驱动控制电路在第一方向上的长度满足：
[0237]
[0238] 其中，LC1k为第一节点控制电容在第一方向上的长度，LC2k为第二节点控制电容在第一方向上的长度，LY为扫描驱动控制电路在第一方向上的长度。
[0239] 在一些示例性实施方式中，扫描驱动控制电路在第一方向上的长度LY为时钟信号线或起始信号线远离显示区域的一侧和电源线靠近显示区域一侧之间的距离。当远离显示
区域的一侧具有时钟信号线和起始信号线，以远离显示区域一侧的走线为准。当靠近显示
区域的一侧具有电源线和其余走线(例如，信号输出端向显示区域延伸的走线)，以靠近显
示区域一侧的走线为准。在一些示例中，如图15所示，扫描驱动控制电路在第一方向X上的长度LY为第一时钟信号线CKL远离显示区域的侧边和第三电源线PL3靠近显示区域的侧边
之间的距离。
区域的一侧具有时钟信号线和起始信号线，以远离显示区域一侧的走线为准。当靠近显示
区域的一侧具有电源线和其余走线(例如，信号输出端向显示区域延伸的走线)，以靠近显
示区域一侧的走线为准。在一些示例中，如图15所示，扫描驱动控制电路在第一方向X上的长度LY为第一时钟信号线CKL远离显示区域的侧边和第三电源线PL3靠近显示区域的侧边
之间的距离。
[0240] 在一些示例性实施方式中，第一节点控制电容在第一方向上的长度LC1k可以为第一电容C1在第一方向上的长度和第三电容C3在第一方向上的长度中的较大者。第二节点控
制电容在第一方向上的长度LC2k可以为第二电容C2在第一方向上的长度和第四电容C4在第
一方向上的长度中的较大者。针对形状不规则的电容，则该电容在第一方向上的长度可以
为该电容在第一方向上的长度的最大值。
制电容在第一方向上的长度LC2k可以为第二电容C2在第一方向上的长度和第四电容C4在第
一方向上的长度中的较大者。针对形状不规则的电容，则该电容在第一方向上的长度可以
为该电容在第一方向上的长度的最大值。
[0241] 在一些示例性实施方式中，第一电容、第三电容、第二节点控制电容和扫描驱动控制电路在第一方向上的长度满足：
[0242]
[0243]
[0244] 其中，LC1为第一电容在第一方向上的长度，LC3为第三电容在第一方向上的长度，LC2k为第二节点控制电容在第一方向上的长度，LY为扫描驱动控制电路在第一方向上的长度。
[0245] 在一些示例性实施方式中，第一电容和扫描驱动控制电路在第一方向上的长度满足：
[0246] 第二节点控制电容和扫描驱动控制电路在第一方向上的长度满足：
[0247]
[0248] 第三电容和扫描驱动控制电路在第一方向上的长度满足：
[0249]
[0250] 在一些示例性实施方式中， 为以下之一：0.09、0.10、0.14；
[0251] 为以下之一：0.22、0.35、0.48；
[0252] 为以下之一：0.07、0.06、0.05。
[0253] 在一些示例性实施方式中，
[0254] 在一些示例性实施方式中，
[0255] 在一些示例性实施方式中，
[0256] 进一步地，为了提高空间利用率，电容可以与电源线或时钟信号线在衬底基板上的投影有交叠。
[0257] 在一些示例性实施方式中，第三电容与第一电源线在衬底基板上的投影存在交叠，且交叠面积满足：
[0258]
[0259] 其中，SC3为第三电容在衬底基板上的投影面积，SC3‑1为第三电容和第一电源线在衬底基板上的投影的交叠面积，SC2为第二电容在衬底基板上的投影面积。
[0260] 在一些示例性实施方式中，第二节点控制电容与第一电源线在衬底基板上的投影存在交叠，且交叠面积满足：
[0261]
[0262] 其中，SC2k‑1为第二节点控制电容和第一电源线在衬底基板上的投影的交叠面积，X2为第一电源线在第一方向上的长度，L5为第二节点控制电容的其中一个电容与第一电源线在衬底基板上的投影的交叠区域在第二方向上的长度。在一些示例性实施方式中，第二
节点控制电容的投影面积可以为第二电容的投影面积和第四电容的投影面积之和。
节点控制电容的投影面积可以为第二电容的投影面积和第四电容的投影面积之和。
[0263] 在一些示例性实施方式中，如图15所示，L5’为第二电容C2与第一电源线PL1在衬底基板上的投影的交叠区域在第二方向Y上的长度。L5”为第四电容C4与第一电源线PL1在
衬底基板上的投影的交叠区域在第二方向Y上的长度。第二节点控制电容的其中一个电容
与第一电源线在衬底基板上的投影的交叠区域在第二方向上的长度L5可以为L5’或L5”。
衬底基板上的投影的交叠区域在第二方向Y上的长度。第二节点控制电容的其中一个电容
与第一电源线在衬底基板上的投影的交叠区域在第二方向上的长度L5可以为L5’或L5”。
[0264] 在一些示例性实施方式中，第二节点控制电容与第二电源线在衬底基板上的投影存在交叠，且交叠面积满足：
[0265]
[0266] 其中，SC2k‑2为第二节点控制电容和第二电源线在衬底基板上的投影的交叠面积，X3为第二电源线在第一方向上的长度，L6为第二节点控制电容的其中一个电容与第二电源线在衬底基板上的投影的交叠区域在第二方向上的长度。
[0267] 在一些示例性实施方式中，如图15所示，L6’为第二电容C2与第二电源线PL2在衬底基板上的投影的交叠区域在第二方向Y上的长度。L6”为第四电容C4与第二电源线PL2在
衬底基板上的投影的交叠区域在第二方向Y上的长度。第二节点控制电容的其中一个电容
与第二电源线在衬底基板上的投影的交叠区域在第二方向上的长度L6可以为L6’或L6”。
衬底基板上的投影的交叠区域在第二方向Y上的长度。第二节点控制电容的其中一个电容
与第二电源线在衬底基板上的投影的交叠区域在第二方向上的长度L6可以为L6’或L6”。
[0268] 在一些示例性实施方式中，如图15所示，第一电容C1在第一方向X上的中心与第一电源线PL1在第一方向X上远离第一电容C1的侧边之间的距离L7，大于第一电容C1在第一方
向X上的中心与第二电源线PL2在第一方向X上靠近第一电容C1的侧边之间的距离L8，且L7
≥2*L8。
向X上的中心与第二电源线PL2在第一方向X上靠近第一电容C1的侧边之间的距离L8，且L7
≥2*L8。
[0269] 在一些示例性实施方式中，如图15所示，第八晶体管T8的有源层180靠近第三电容C3的侧边与第三电容C3靠近第八晶体管T8的侧边之间的距离L9满足：WCLK边。例如，L9可以为第八晶体管T8的有源层180靠近第三电容C3的侧边与第三电容C3最靠近第八晶体管T8的侧边之间的距离。
[0270] 在一些示例性实施方式中，第一电容、第三电容和第二节点控制电容的电容值满足：
[0271] C1＜C3＜C2k；
[0272]
[0273] 其中，C1为第一电容的电容值，C3为第三电容的电容值，C2k为第二节点控制电容的电容值。在一些示例中，第二节点控制电容的电容值可以为第二电容C2和第四电容C4的电容值之和。
[0274] 图22为本公开至少一实施例的级联的扫描驱动控制电路的俯视图。图23为图22所示的第一导电层的示意图。在一些示例性实施方式中，如图22和图23所示，第n级扫描驱动控制电路的第二电容C2的第一极C2‑1和第n+1级扫描驱动控制电路的第四电容C4的第一极
C4‑1可以为一体结构。本示例性实施方式，可以在简化工艺的同时，提升第二节点的稳定性。
C4‑1可以为一体结构。本示例性实施方式，可以在简化工艺的同时，提升第二节点的稳定性。
[0275] 在一些示例性实施方式中，如图22所示，第n级扫描驱动控制电路的信号输出端OUT和第n+1级扫描驱动控制电路的输入端IN可以为一体结构。
[0276] 关于本实施例的扫描驱动控制电路的其余结构可以参照前述实施例的说明，故于此不再赘述。
[0277] 图24为本公开至少一实施例的扫描驱动控制电路的另一俯视图。在一些示例性实施方式中，如图24所示，信号输出端OUT位于第九晶体管T9和第十晶体管T10远离第一电源
线PL1的一侧。信号输出端OUT与第二电容C2的第二极可以为一体结构。信号输出端OUT可以具有三个沿第一方向X向靠近第一电源线PL1一侧凸出的凸出部。第九晶体管T9的第二极
192可以通过第三过孔D6与信号输出端OUT的第一个凸出部连接，还可以通过第三过孔D7与
信号输出端OUT的第二个凸出部连接，第十晶体管T10的第二极202可以通过第三过孔D8与
信号输出端OUT的第三个凸出部连接。然而，本实施例对此并不限定。
线PL1的一侧。信号输出端OUT与第二电容C2的第二极可以为一体结构。信号输出端OUT可以具有三个沿第一方向X向靠近第一电源线PL1一侧凸出的凸出部。第九晶体管T9的第二极
192可以通过第三过孔D6与信号输出端OUT的第一个凸出部连接，还可以通过第三过孔D7与
信号输出端OUT的第二个凸出部连接，第十晶体管T10的第二极202可以通过第三过孔D8与
信号输出端OUT的第三个凸出部连接。然而，本实施例对此并不限定。
[0278] 在本示例性实施方式中，如图24所示，扫描驱动控制电路在第一方向X上的长度LY可以为第一时钟信号线CKL远离显示区域的侧边和信号输出端OUT的延伸走线靠近显示区
域的侧边之间的距离。
域的侧边之间的距离。
[0279] 关于本实施例的扫描驱动控制电路的其余结构可以参照前述实施例的说明，故于此不再赘述。
[0280] 图25为本公开至少一实施例的扫描驱动控制电路的另一俯视图。在一些示例性实施方式中，如图25所示，在第一方向X上，扫描驱动控制电路的第一导电层的边界比第三电源线PL3的侧边更靠近显示区域。在本示例中，扫描驱动控制电路在第一方向X上的长度LY
可以为第一时钟信号线CKL远离显示区域的侧边和扫描驱动控制电路的第一导电层靠近显
示区域的侧边(例如，第十晶体管T10的控制极203靠近显示区域的侧边)之间的距离。
可以为第一时钟信号线CKL远离显示区域的侧边和扫描驱动控制电路的第一导电层靠近显
示区域的侧边(例如，第十晶体管T10的控制极203靠近显示区域的侧边)之间的距离。
[0281] 关于本实施例的扫描驱动控制电路的其余结构可以参照前述实施例的说明，故于此不再赘述。
[0282] 下面参照图15至图21通过显示基板的制备过程的示例说明显示基板的结构。本公开所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶处理。
沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂
中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂
中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
[0283] 本公开所说的“A和B同层设置”是指，A和B通过同一次构图工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“A的投影包含B的投影”，是指B的投影的边界落入A的投影的边界范围内，或者A的投影的边界与B的投影的边界重叠。
[0284] 本示例性实施例的显示基板的制备过程包括以下步骤。
[0285] (1)、提供衬底基板。
[0286] 在一些示例性实施方式中，衬底基板30可以为刚性衬底或柔性衬底。刚性衬底可以包括玻璃、金属箔片中的一种或多种。柔性衬底可以包括聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。
[0287] (2)、形成第一半导体层图案。
[0288] 在一些示例性实施方式中，在衬底基板30上沉积第一半导体薄膜，通过构图工艺对第一半导体薄膜进行构图，形成第一半导体层图案，如图17所示。第一半导体层图案至少包括：扫描驱动控制电路中的多个晶体管(例如，晶体管T1至T10)的有源层。有源层可以包括至少一个沟道区和多个掺杂区。沟道区可以不掺杂杂质，并具有半导体特性。掺杂区掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型(例如，N型或P型)而变化。在一些示例中，第一半导体薄膜的材料可以为多晶硅。
[0289] (3)、形成第一导电层图案。
[0290] 在一些示例性实施方式中，在形成前述图案的衬底基板30上依次沉积第一绝缘薄膜和第一导电薄膜，通过构图工艺对第一导电薄膜进行构图，形成覆盖第一半导体层图案
的第一绝缘层31，以及设置在第一绝缘层31上的第一导电层图案，如图18所示。在一些示例中，第一导电层图案可以包括：扫描驱动控制电路的多个晶体管(例如，晶体管T1至T10)的控制极、扫描驱动控制电路的多个电容(例如，第一电容C1至第四电容C4)的第一极。
的第一绝缘层31，以及设置在第一绝缘层31上的第一导电层图案，如图18所示。在一些示例中，第一导电层图案可以包括：扫描驱动控制电路的多个晶体管(例如，晶体管T1至T10)的控制极、扫描驱动控制电路的多个电容(例如，第一电容C1至第四电容C4)的第一极。
[0291] (4)、形成第二导电层图案。
[0292] 在一些示例性实施方式中，在形成前述图案的衬底基板30上依次沉积第二绝缘薄膜和第二导电薄膜，通过构图工艺对第二导电薄膜进行构图，形成覆盖第一导电层的第二
绝缘层32，以及设置在第二绝缘层32上的第二导电层图案，如图19所示。在一些示例中，第二导电层图案可以包括：扫描驱动控制电路的多个电容(例如，第一电容C1至第四电容C4)
的第二极、信号输入端IN和信号输出端OUT。
绝缘层32，以及设置在第二绝缘层32上的第二导电层图案，如图19所示。在一些示例中，第二导电层图案可以包括：扫描驱动控制电路的多个电容(例如，第一电容C1至第四电容C4)
的第二极、信号输入端IN和信号输出端OUT。
[0293] (5)、形成第三绝缘层图案。
[0294] 在一些示例性实施方式中，在形成前述图案的衬底基板30上沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成覆盖第二导电层的第三绝缘层33图案，如图
20所示。在一些示例中，第三绝缘层33上开设有多个过孔。多个过孔至少包括：多个第一过孔F1至F25、多个第二过孔K1至K10、以及多个第三过孔D1至D5。多个第一过孔F1至F25内的第三绝缘层33、第二绝缘层32和第一绝缘层31被刻蚀掉，暴露出第一半导体层的表面。多个第二过孔K1至K10内的第三绝缘层33和第二绝缘层32被刻蚀掉，暴露出第一导电层的表面。
多个第三过孔D1至D5内的第三绝缘层33被刻蚀掉，暴露出第二导电层的表面。
20所示。在一些示例中，第三绝缘层33上开设有多个过孔。多个过孔至少包括：多个第一过孔F1至F25、多个第二过孔K1至K10、以及多个第三过孔D1至D5。多个第一过孔F1至F25内的第三绝缘层33、第二绝缘层32和第一绝缘层31被刻蚀掉，暴露出第一半导体层的表面。多个第二过孔K1至K10内的第三绝缘层33和第二绝缘层32被刻蚀掉，暴露出第一导电层的表面。
多个第三过孔D1至D5内的第三绝缘层33被刻蚀掉，暴露出第二导电层的表面。
[0295] (6)、形成第三导电层图案。
[0296] 在一些示例性实施方式中，在形成前述图案的衬底基板30上沉积第三导电薄膜，通过构图工艺对第三导电薄膜进行构图，在第三绝缘层33上形成第三导电层图案，如图21
所示。在一些示例中，第三导电层图案可以包括：扫描驱动控制电路的多个晶体管(例如，晶体管T1至T10)的第一极和第二极、第一连接电极211和第二连接电极212。
所示。在一些示例中，第三导电层图案可以包括：扫描驱动控制电路的多个晶体管(例如，晶体管T1至T10)的第一极和第二极、第一连接电极211和第二连接电极212。
[0297] 在一些示例性实施方式中，在非显示区域形成扫描驱动控制电路的同时，可以在显示区域形成像素电路。例如，显示区域的第一半导体层可以包括像素电路的晶体管的有
源层，显示区域的第一导电层可以包括像素电路的晶体管的控制极以及存储电容的第一电
极，显示区域的第二导电层可以至少包括像素电路的存储电容的第二电极，显示区域的第
三导电层可以至少包括像素电路的晶体管的第一极和第二极。在形成第一导电层之后可以
在显示区域形成第二半导体层，第二半导体层和第一导电层之间设置有绝缘层。第二半导
体薄膜的材料可以为金属氧化物，例如，IGZO。然而，本实施例对于第二半导体层的位置并不限定。
源层，显示区域的第一导电层可以包括像素电路的晶体管的控制极以及存储电容的第一电
极，显示区域的第二导电层可以至少包括像素电路的存储电容的第二电极，显示区域的第
三导电层可以至少包括像素电路的晶体管的第一极和第二极。在形成第一导电层之后可以
在显示区域形成第二半导体层，第二半导体层和第一导电层之间设置有绝缘层。第二半导
体薄膜的材料可以为金属氧化物，例如，IGZO。然而，本实施例对于第二半导体层的位置并不限定。
[0298] 在一些示例性实施方式中，在形成第三导电层之后，可以在显示区域依次形成第四绝缘层、阳极层、像素定义层、有机发光层、阴极层和封装层图案。在一些示例中，在形成有前述图案的衬底基底上，涂覆第四绝缘薄膜，通过对第四绝缘薄膜的掩膜、曝光和显影，形成第四绝缘层图案。随后，在形成有前述图案的显示区域的衬底基底上，沉积阳极薄膜，通过构图工艺对阳极薄膜进行构图，在第四绝缘层上形成阳极图案。然后，在形成前述图案的衬底基底上涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层(PDL，Pixel Define Layer)图案，像素定义层形成在在显示区域的每个子像素中，每个子像素中的像素定义层形成有暴露出阳极的像素开口。随后，在前述形成的像素开口内形成有机发光层，有机发光层与阳极连接。随后，沉积阴极薄膜，通过构图工艺对阴极薄膜进行构图，形成阴极图案。随后，在阴极上形成封装层，封装层可以包括无机材料/有机材料/无机材料的叠层结构。
[0299] 在一些示例性实施方式中，第一导电层、第二导电层和第三导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo
等。第一绝缘层31、第二绝缘层32以及第三绝缘层33可以采用硅氧化物(SiOx)、硅氮化物
(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第四绝缘层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。第一绝缘层31和第二绝
缘层32称之为栅绝缘(GI)层，第三绝缘层33称之为层间绝缘(ILD)层，第四绝缘层称之为平坦层。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极可以采用氧化铟锡(ITO)或氧化铟锌(IZO)等透明导电材料。阴极可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或更多种，或采用上述金属中任意一种或多种制成的
合金。然而，本实施例对此并不限定。例如，阳极可以采用金属等反射材料，阴极可以采用透明导电材料。
等。第一绝缘层31、第二绝缘层32以及第三绝缘层33可以采用硅氧化物(SiOx)、硅氮化物
(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第四绝缘层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。第一绝缘层31和第二绝
缘层32称之为栅绝缘(GI)层，第三绝缘层33称之为层间绝缘(ILD)层，第四绝缘层称之为平坦层。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极可以采用氧化铟锡(ITO)或氧化铟锌(IZO)等透明导电材料。阴极可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或更多种，或采用上述金属中任意一种或多种制成的
合金。然而，本实施例对此并不限定。例如，阳极可以采用金属等反射材料，阴极可以采用透明导电材料。
[0300] 本示例性实施例所示结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。本示例性实施例的
制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与现有制备工艺兼容，工艺
实现简单，易于实施，生产效率高，生产成本低，良品率高。
制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与现有制备工艺兼容，工艺
实现简单，易于实施，生产效率高，生产成本低，良品率高。
[0301] 本公开实施例还提供一种显示装置，包括如上所述的显示基板。在一些示例性实施方式中，显示基板可以为OLED显示基板、QLED显示基板、Micro‑LED显示基板、或者Mini‑LED显示基板。显示装置可以为：OLED显示装置、手表、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。然而，本实施例对此并不限定。
[0302] 图25为本公开至少一实施例的显示装置的结构示意图。在一些示例性实施方式中，如图25所示，显示装置可以包括：时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列，像素阵列可以包括多个扫描线(例如GL1到GLn)、多个数据信号线(例如，DL1到
DLn)、多个发光控制线(例如，EL1到ELn)和多个子像素10。每个子像素10可以连接到对应的数据信号线、对应的扫描线和对应的发光控制线。
DLn)、多个发光控制线(例如，EL1到ELn)和多个子像素10。每个子像素10可以连接到对应的数据信号线、对应的扫描线和对应的发光控制线。
[0303] 在一些示例性实施方式中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信
号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提
供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提
供到数据信号线DL1、DL2、DL3、……和DLm的数据电压，m可以是整数。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到
数据信号线DL1至DLm。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等
来产生将提供到扫描线GL1、GL2、GL3、……和GLn的扫描信号，n可以是整数。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描线GL1至GLn。例如，扫描驱动器
可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉
冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号。发光驱动器可以通过
从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光控制线EL1、EL2、
EL3、……和ELn的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光控制线EL1至ELn。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发光停止信号传输到下一级
电路的方式产生发光信号。在一些示例中，发光驱动器可以包括如上述实施例提供的多个
级联的扫描驱动控制电路。在本示例中，扫描驱动控制电路的工作时序可以参照图10所示。
号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提
供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提
供到数据信号线DL1、DL2、DL3、……和DLm的数据电压，m可以是整数。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到
数据信号线DL1至DLm。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等
来产生将提供到扫描线GL1、GL2、GL3、……和GLn的扫描信号，n可以是整数。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描线GL1至GLn。例如，扫描驱动器
可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉
冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号。发光驱动器可以通过
从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光控制线EL1、EL2、
EL3、……和ELn的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光控制线EL1至ELn。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发光停止信号传输到下一级
电路的方式产生发光信号。在一些示例中，发光驱动器可以包括如上述实施例提供的多个
级联的扫描驱动控制电路。在本示例中，扫描驱动控制电路的工作时序可以参照图10所示。
[0304] 在一些示例性实施方式中，子像素10的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排
列；一个像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。
列；一个像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。
[0305] 在一些示例性实施方式中，显示区域内的一个像素单元可以包括三个子像素，三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限
定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
[0306] 在一些示例实施方式中，时序控制器、数据驱动器、扫描驱动器和发光驱动器可以设置在非显示区域。其中，扫描驱动器和发光驱动器可以分别设置在显示区域的相对两侧，例如，显示区域的左侧和右侧；时序控制器和数据驱动器可以设置在显示区域的一侧，例如显示区域的下侧。然而，本实施例对此并不限定。
[0307] 在一些示例性实施方式中，子像素包括像素电路。像素电路可以是3T1C、4T1C、5T1C、5T2C、6T1C或7T1C结构。然而，本实施例对此并不限定。例如，像素电路可以包括N型晶体管和P型晶体管。N型晶体管例如可以为氧化物薄膜晶体管，P型晶体管例如可以为低温多晶硅薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low
Temperature Poly‑Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优
点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶
氧化物(LTPO，Low Temperature Polycrystalline Oxide)显示基板，可以利用两者的优
势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
Temperature Poly‑Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优
点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶
氧化物(LTPO，Low Temperature Polycrystalline Oxide)显示基板，可以利用两者的优
势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
[0308] 图27为本公开至少一实施例的显示装置的另一结构示意图。在一些示例性实施方式中，如图27所示，扫描驱动器可以通过第一组扫描线GL1至GLn向像素电路的P型晶体管提供驱动信号，还可以通过第二组扫描线SL1至SLn向像素电路的N型晶体管提供驱动信号。发光驱动器可以通过发光控制线EL1至ELn向像素电路提供发光信号。在一些示例中，扫描驱
动器可以包括如上述实施例所述的多个级联的扫描驱动控制电路，以通过第二组扫描线
SL1至SLn向像素电路的N型晶体管提供驱动信号。在本示例中，扫描驱动控制电路的工作时序可以参照图9所示。关于本实施例的显示装置的其他说明可以参照前述实施例的说明，故于此不再赘述。
动器可以包括如上述实施例所述的多个级联的扫描驱动控制电路，以通过第二组扫描线
SL1至SLn向像素电路的N型晶体管提供驱动信号。在本示例中，扫描驱动控制电路的工作时序可以参照图9所示。关于本实施例的显示装置的其他说明可以参照前述实施例的说明，故于此不再赘述。
[0309] 本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。本领域
的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本
公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。
的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本
公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。