半导体器件的终端结构版图

摘要

本发明提供了一种半导体器件的终端结构版图，包括：并排设置的有源区及浅沟槽隔离区；栅极结构区，横跨所述有源区和所述浅沟槽隔离区；场板区，横跨所述有源区和所述浅沟槽隔离区，包括第一部分和第二部分，所述第一部分位于所述有源区内，所述第二部分从所述第一部分的端部延伸至所述浅沟槽隔离区内，所述第二部分的宽度小于所述第一部分的宽度，以使所述栅极结构区仅覆盖所述第一部分的部分宽度；第一电连接区，位于所述浅沟槽隔离区内的所述栅极结构区内；本发明提高了半导体器件的击穿电压。

权利要求

1.一种半导体器件的终端结构版图，其特征在于，包括：并排设置的有源区及浅沟槽隔离区；

栅极结构区，横跨所述有源区和所述浅沟槽隔离区；

场板区，横跨所述有源区和所述浅沟槽隔离区，包括第一部分和第二部分，所述第一部分位于所述有源区内，所述第二部分从所述第一部分的端部延伸至所述浅沟槽隔离区内，所述第二部分的宽度小于所述第一部分的宽度，以使所述栅极结构区仅覆盖所述第一部分的部分宽度；

第一电连接区，位于所述浅沟槽隔离区内的所述栅极结构区内。

2.如权利要求1所述的半导体器件的终端结构版图，其特征在于，所述有源区和所述浅沟槽隔离区的交界处与所述第一部分的边缘具有第一间隙。

3.如权利要求2所述的半导体器件的终端结构版图，其特征在于，所述第一间隙的宽度为0.5µm 1.5µm，所述第二部分的宽度为0.5µm 1.0µm。

~ ~

4.如权利要求1所述的半导体器件的终端结构版图，其特征在于，还包括位于所述有源区内的第二电连接区及第三电连接区，所述场板区位于所述栅极结构区与所述第二电连接区之间，且所述第二电连接区与所述场板区之间具有第二间隙，所述第三电连接区位于相邻的所述栅极结构区之间。

5.如权利要求4所述的半导体器件的终端结构版图，其特征在于，还包括位于所述有源区内的源区和漏区，所述源区和所述漏区分别位于所述栅极结构区的两侧，且所述第二电连接区位于所述漏区内，所述第三电连接区位于所述源区内。

6.如权利要求4所述的半导体器件的终端结构版图，其特征在于，所述第一电连接区、所述第二电连接区及所述第三电连接区中均包括多个并列设置的接触孔区。

7.如权利要求4所述的半导体器件的终端结构版图，其特征在于，还包括：隔离区，横跨所述有源区和所述浅沟槽隔离区，所述隔离区位于所述栅极结构区和所述第二电连接区之间，且还覆盖所述场板区的部分宽度。

8.如权利要求7所述的半导体器件的终端结构版图，其特征在于，所述隔离区的形状为矩形。

9.如权利要求8所述的半导体器件的终端结构版图，其特征在于，所述隔离区的长度为

0.5µm 2.5µm，所述隔离区的宽度为0.25µm 0.6µm，所述隔离区和所述栅极结构区之间的间~ ~

距为0.1µm 0.3µm。

~

10.如权利要求7所述的半导体器件的终端结构版图，其特征在于，还包括硅化物阻挡区，位于所述隔离区和所述场板区之外的区域。

说明书

半导体器件的终端结构版图

技术领域

[0001] 本发明涉及半导体技术领域，尤其涉及一种半导体器件的终端结构版图。

背景技术

[0002] BCD工艺是一种集合Bipolar器件、CMOS器件和DMOS器件的芯片制造工艺，BCD工艺具有高跨导、强负载驱动能力、集成度高和低功耗的优点。

[0003] 图1为现有的BCD芯片的组成示意图。请参考图1，在BCD芯片中，DMOS阵列是BCD芯片中的核心部分，一般DMOS阵列所占的BCD芯片面积为总面积的60%以上，目前为了工艺集
成所使用的是LDMOS器件，DMOS阵列的终端结构同样尤为重要。

[0004] 目前，由于芯片设计人员对工艺特性的了解程度不够，所以并没有对DMOS阵列的终端结构进行特别设计，导致制备工艺中的固有问题会影响终端结构的性能，尤其是影响
半导体器件的击穿电压。

发明内容

[0005] 本发明的目的在于提供一种半导体器件的终端结构版图，以提高半导体器件的击穿电压。

[0006] 为了达到上述目的，本发明提供了一种半导体器件的终端结构版图，包括：

[0007] 并排设置的有源区及浅沟槽隔离区；

[0008] 栅极结构区，横跨所述有源区和所述浅沟槽隔离区；

[0009] 场板区，横跨所述有源区和所述浅沟槽隔离区，包括第一部分和第二部分，所述第一部分位于所述有源区内，所述第二部分从所述第一部分的端部延伸至所述浅沟槽隔离区
内，所述第二部分的宽度小于所述第一部分的宽度，以使所述栅极结构区仅覆盖所述第一
部分的部分宽度；

[0010] 第一电连接区，位于所述浅沟槽隔离区内的所述栅极结构区内。

[0011] 可选的，所述有源区和所述浅沟槽隔离区的交界处与所述第一部分的边缘具有第一间隙。

[0012] 可选的，所述第一间隙的宽度为0.5µm 1.5µm，所述第二部分的宽度为0.5µm 1.0µ~ ~
m。

[0013] 可选的，还包括位于所述有源区内的第二电连接区及第三电连接区，所述第二电连接区位于所述栅极结构区的外侧，且与所述场板区之间具有第二间隙，所述第三电连接
区位于相邻的所述栅极结构区之间。

[0014] 可选的，还包括位于所述有源区内的源区和漏区，所述源区和所述漏区分别位于所述栅极结构区的两侧，且所述第二电连接区位于所述漏区内，所述第三电连接区位于所
述源区内。

[0015] 可选的，所述第一电连接区、所述第二电连接区及所述第三电连接区中均包括多个并列设置的接触孔区。

[0016] 可选的，还包括：

[0017] 隔离区，横跨所述有源区和所述浅沟槽隔离区，所述隔离区位于所述栅极结构区和所述第二电连接区之间，且还覆盖所述场板区的部分宽度。

[0018] 可选的，所述隔离区的形状为矩形。

[0019] 可选的，所述隔离区的长度为0.5µm 2.5µm，所述隔离区的宽度为0.25µm 0.6µm，~ ~
所述隔离区和所述栅极结构区之间的间距为0.1µm 0.3µm。
~

[0020] 可选的，还包括硅化物阻挡区，位于所述隔离区和所述场板区之外的区域。

[0021] 在本发明提供的半导体器件的终端结构版图中，包括栅极结构区、场板区、第一电连接区和并排设置的有源区及浅沟槽隔离区，其中栅极结构区和场板区均横跨有源区和浅
沟槽隔离区，场板区包括第一部分和第二部分，第一部分位于有源区内，第二部分从第一部
分的端部延伸至浅沟槽隔离区内，第二部分的宽度小于第一部分的宽度，以使栅极结构区
覆盖第一部分的部分宽度，第一电连接区位于浅沟槽隔离区内的栅极结构区内；在本发明
中，从第一部分和第二部分的位置能够得知栅极结构区不覆盖有源区和浅沟槽隔离区的交
界处的场板区，即便在有源区和浅沟槽隔离区的交界处的边沿会产生尖角，当第一电连接
区接入高电压时，由于栅极结构区不覆盖有源区和浅沟槽隔离区的交界处的场板区，使得
高电压不会直接接入尖角处，而是接入位于有源区内的第一部分上，因此改善了高电压直
接接入尖角处导致的半导体器件的击穿电压降低，从而实现提高半导体器件的击穿电压。

附图说明

[0022] 图1为现有的BCD芯片的组成示意图。

[0023] 图2为一种半导体器件的终端结构版图的示意图。

[0024] 图3为图2中的半导体器件的终端结构版图中产生有源区尖角的示意图。

[0025] 图4为本发明一实施例提供的半导体器件的终端结构版图的示意图。

[0026] 其中，附图标记为：

[0027] 11、101‑有源区；12、102‑浅沟槽隔离区；20、200‑栅极结构区；30‑场板区；40‑电连接区；310‑第一部分；320‑第二部分；410‑第一电连接区；420‑第二电连接区；430‑第三电连
接区；440‑接触孔区；510‑漏区；520‑源区；600‑隔离区。

具体实施方式

[0028] 图2为一种半导体器件的终端结构版图的示意图，图3为图2中的半导体器件的终端结构版图中产生有源区尖角的示意图。请参考图2及图3，图2为图1中DMOS器件的终端结
构版图，有源区11和浅沟槽隔离区12并排设置，场板区30和栅极结构区20横跨有源区11和
浅沟槽隔离区12，栅极结构区20覆盖场板区30的部分宽度（图2中右侧栅极结构区20用虚框
示出，可以看出栅极结构区20覆盖场板区30的部分宽度），电连接区40位于浅沟槽隔离区12
内的栅极结构区20内。

[0029] 在图3中用虚框简单示意出了有源区11和浅沟槽隔离区12的位置，当需要形成的场板区30横跨有源区11和浅沟槽隔离区12时，在场板区30的形成进程中，由于场板区30氧
化生长的特性，会在场板区30覆盖的有源区11和浅沟槽隔离区12的交界处的边沿产生尖角
（图3中椭圆形框内所示，有源区11和浅沟槽隔离区12的交界处对应的有源区11的边沿产生
尖角），此尖角将会成为一个击穿的薄弱点，当电连接区40接入高电压时，高电压会直接通
过栅极结构区20覆盖的有源区11和浅沟槽隔离区12的交界处的场板区30接入到尖角处，导
致半导体器件的击穿电压降低。

[0030] 因此，本实施例提供了一种半导体器件的终端结构版图，从第一部分和第二部分的位置能够得知栅极结构区不覆盖有源区和浅沟槽隔离区的交界处的场板区，即便在有源
区和浅沟槽隔离区的交界处的边沿会产生尖角，当第一电连接区接入高电压时，由于栅极
结构区不覆盖有源区和浅沟槽隔离区的交界处的场板区，使得高电压不会直接接入尖角
处，而是接入位于有源区内的第一部分上，因此改善了高电压直接接入尖角处导致的半导
体器件的击穿电压降低，从而实现提高半导体器件的击穿电压。

[0031] 下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准
的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0032] 图4为本实施例提供的半导体器件的终端结构版图的示意图。请参考图4，本实施例提供了一种半导体器件的终端结构版图，包括：并排设置的有源区101及浅沟槽隔离区
102、栅极结构区200、场板区、隔离区600、第一电连接区410、第二电连接区420及第三电连
接区430，其中有源区101和浅沟槽隔离区102并排相接位于衬底区内，栅极结构区200横跨
有源区101和浅沟槽隔离区102。

[0033] 场板区横跨有源区101和浅沟槽隔离区102，场板区包括第一部分310和第二部分320，第一部分310位于有源区101内，第二部分320与第一部分310的端部相接且从第一部分
310的端部延伸至浅沟槽隔离区102内，即第二部分320横跨有源区101和浅沟槽隔离区102，
第二部分320的宽度小于第一部分310的宽度，且第一部分310和第二部分320远离栅极结构
区200的边缘对齐，栅极结构区200仅覆盖第一部分310的部分宽度（图4中右侧栅极结构区
200用虚框示出，可以看出栅极结构区200覆盖第一部分310的部分宽度），有源区101和浅沟
槽隔离区102的交界处与第一部分310的边缘具有第一间隙d1，且第二部分320的边缘与栅
极结构区200的边缘也具有间隙，因此得知栅极结构区200不覆盖有源区101和浅沟槽隔离
区102的交界处的场板区（即不覆盖有源区101和浅沟槽隔离区102的交界处的第二部分
320）。在本实施例中，第一间隙d1可为0.5µm 1.5µm，第二部分320的宽度d2可为0.5µm 1.0µ
~ ~
m，上述参数主要针对0.18µm 0.35µm的制备工艺，半导体器件的耐压为18V 36V而设定，具
~ ~
体可根据实际应用设定，需要保证栅极结构区200不覆盖有源区101和浅沟槽隔离区102的
交界处场板区。

[0034] 第一电连接区410位于浅沟槽隔离区102内的栅极结构区200内，第二电连接区420及第三电连接区430均位于有源区101内，第二电连接区420位于栅极结构区200的外侧且与
场板区之间具有第二间隙，第三电连接区430位于相邻的栅极结构区200之间且与栅极结构
区200之间具有第三间隙。

[0035] 进一步地，半导体器件的终端结构版图还包括位于有源区101内的源区520和漏区510，源区520和漏区510分别位于栅极结构区200的两侧，且第三电连接区430位于源区520
内，第二电连接区420位于漏区510内。在本实施例中，第一电连接区410、第二电连接区420
较第三电连接区430均包括多个并列设置的接触孔区，并列设置可以是水平并列设置，也可
以是竖直并列设置，例如在图4中第二电连接区420中包括多个竖直并列设置的接触孔区
440，第一电连接区410中的多个接触孔区呈水平并列设置。

[0036] 隔离区600横跨有源区101和浅沟槽隔离区102，且隔离区600位于栅极结构区200和第二电连接区420之间，隔离区600覆盖场板区的部分宽度具体是覆盖第一部分310和第
二部分320的部分宽度，隔离区600覆盖场板区的部分长度，并且隔离区600还覆盖第二电连
接区420和场板区之间的部分间隙，即隔离区600与栅极结构区200和第二电连接区420之间
均具有间隙。在本实施例中，隔离区600的形状可为矩形，隔离区600的长度d3可为0.5µm
~
2.5µm，隔离区600的宽度d4可为0.25µm 0.6µm，隔离区600和栅极结构区200之间的间距d5
~
可为0.1µm 0.3µm，上述参数可根据实际情况设置，需要保证上述对隔离区600的位置要求。
~
在本实施例中，隔离区600相当于高阻区域，高阻区域具有较高的耐压，进一步提高半导体
器件的击穿电压。

[0037] 进一步地，半导体器件的终端结构版图还包括硅化物阻挡区（图中未示出），硅化物阻挡区位于隔离区600和场板区之外的区域，即硅化物阻挡区覆盖栅极结构区200、源区
520及漏区510、有源区101和浅沟槽隔离区102显露的区域。在本实施例中，半导体器件为
DMOS器件，半导体器件的终端结构版图为DMOS器件的终端结构版图。

[0038] 在本实施例中，即便在工艺制备中在有源区101和浅沟槽隔离区102的交界处的边沿会产生尖角，当第一电连接区410接入高电压时，由于栅极结构区200不覆盖有源区101和
浅沟槽隔离区102的交界处的第一部分310或第二部分320，因此高电压不会直接接入尖角
处，而是接入到第一部分310上，因此改善了高电压接入尖角处导致的半导体器件的击穿电
压降低，从而实现提高半导体器件的击穿电压；以及，在本实施例中设置了隔离区600，在隔
离区600内不形成有硅化物阻挡区，隔离区600相当于高阻区域，此高阻区域能够提高该区
域的耐压，从而进一步提高半导体器件的击穿电压。

[0039] 综上，在本发明提供的半导体器件的终端结构版图中，包括栅极结构区、场板区、第一电连接区和并排设置的有源区及浅沟槽隔离区，其中栅极结构区和场板区均横跨有源
区和浅沟槽隔离区，场板区包括第一部分和第二部分，第一部分位于有源区内，第二部分从
第一部分的端部延伸至浅沟槽隔离区内，第二部分的宽度小于第一部分的宽度，以使栅极
结构区覆盖第一部分的部分宽度，第一电连接区位于浅沟槽隔离区内的栅极结构区内；在
本发明中，从第一部分和第二部分的位置能够得知栅极结构区不覆盖有源区和浅沟槽隔离
区的交界处的场板区，即便在有源区和浅沟槽隔离区的交界处的边沿会产生尖角，当第一
电连接区接入高电压时，由于栅极结构区不覆盖有源区和浅沟槽隔离区的交界处的场板
区，使得高电压不会直接接入尖角处，而是接入位于有源区内的第一部分上，因此改善了高
电压直接接入尖角处导致的半导体器件的击穿电压降低，从而实现提高半导体器件的击穿
电压。

[0040] 上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和
技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍
属于本发明的保护范围之内。