外延结构、发光器件和外延结构的制作方法转让专利
申请号 : CN202110183455.1
文献号 : CN114038963B
文献日 : 2022-11-29
发明人 : 翟小林 , 杨顺贵 , 张青洲 , 张海林 , 周毅
申请人 : 重庆康佳光电技术研究院有限公司
摘要 :
本申请涉及一种外延结构、发光器件及外延结构的制作方法，外延结构包括依次形成在衬底上的缓冲层和应力释放层，应力释放层包括第一应力释放层，第一应力释放层的材质为AlGaN，其中，Al组分含量占比为50％‑90％。第一应力释放层的材质为Al组分含量较高的AlGaN，可预先引入压应力，实现高质量无裂纹的GaN薄膜外延生长。高Al组分的第一应力释放层不仅过滤大量位错，而且引入的压应力使得部分位错转弯煙灭，最终实现镜面光滑无裂纹且低位错密度的GaN薄膜，在衬底尺寸较大的情况下控制外延结构的应力水平，进而控制波长均匀性。
权利要求 :
1.一种外延结构，其特征在于，包括：
衬底；
缓冲层，形成在所述衬底上；以及
应力释放层，所述应力释放层包括第一应力释放层，所述第一应力释放层形成在所述缓冲层上，所述第一应力释放层的材质为AlGaN，其中，Al组分含量占比为50％‑90％；
所述应力释放层还包括第二应力释放层、第三应力释放层和第四应力释放层，所述第二应力释放层形成在所述第一应力释放层上，所述第三应力释放层形成在所述第二应力释放层上，所述第四应力释放层形成在所述第三应力释放层上；
其中，所述第二应力释放层的材质为AlN，Ⅴ/Ⅲ比为400‑1000；所述第三应力释放层为第一子应力释放层和第二子应力释放层交替生长形成的超晶格结构，且起始生长所述第一子应力释放层，交替生长周期不大于100，所述第一子应力释放层的材质为AlN，所述第二子应力释放层的材质为GaN；所述第四应力释放层的材质为AlN，Ⅴ/Ⅲ比为30‑100；
其中，Ⅴ/Ⅲ比是指化合物中元素周期表中Ⅴ族元素和Ⅲ族元素的质量占比。
2.一种发光器件，其特征在于，包括如权利要求1所述的外延结构。
3.一种外延结构的制作方法，其特征在于，包括：
在衬底上形成缓冲层；
在所述缓冲层上形成应力释放层；
其中，所述应力释放层包括第一应力释放层，所述第一应力释放层形成在所述缓冲层上，所述第一应力释放层的材质为AlGaN，Al组分含量占比为50％‑90％；
所述应力释放层还包括第二应力释放层、第三应力释放层和第四应力释放层，所述方法还包括：在所述第一应力释放层上形成所述第二应力释放层，在所述第二应力释放层上形成所述第三应力释放层，在所述第三应力释放层上形成所述第四应力释放层；
其中，所述第二应力释放层的材质为AlN，Ⅴ/Ⅲ比为400‑1000；所述第三应力释放层为第一子应力释放层和第二子应力释放层交替生长形成的超晶格结构，且起始生长所述第一子应力释放层，交替生长周期不大于100，所述第一子应力释放层的材质为AlN，所述第二子应力释放层的材质为GaN；所述第四应力释放层的材质为AlN，Ⅴ/Ⅲ比为30‑100；
其中，Ⅴ/Ⅲ比是指化合物中元素周期表中Ⅴ族元素和Ⅲ族元素的质量占比。
4.如权利要求3所述的外延结构的制作方法，其特征在于，在温度大于1000℃，压力小于75mbar的条件下形成所述第一应力释放层，所述第一应力释放层的厚度为50‑150nm。
说明书 :
外延结构、发光器件和外延结构的制作方法
技术领域
[0001] 本申请涉及半导体发光技术领域，尤其涉及一种外延结构、发光器件和外延结构的制作方法。
背景技术
[0002] 为促进Micro‑LED(Micro‑Light Emitting Diode，微发光二极管)商业化进程，大尺寸外延衬底导入降低成本势在必行，然而优选的大尺寸衬底(硅衬底或者蓝宝石衬底)均与外延层主材料GaN之间存在着显著的晶格失配和热失配问题。衬底尺寸增加之后晶格热失配导致的翘曲问题会更加显著，翘曲变化直接影响外延结构的均匀性。要解决此难题需要在底层引入更加合理的应力释放层来抵消因晶格热失配导致的翘曲问题，因此先进应力释放层搭配大尺寸衬底来实现高效率Micro‑LED产品开发势在必行。
[0003] 相比于大尺寸器件，Micro‑LED分光分色比较困难，且Micro‑LED的波长均匀性直接影响显示的色彩精准度，因此需要对Micro‑LED的波长均匀性提出更高的要求。基于技术进步以及工艺成本的考虑，Micro‑LED外延的衬底在不断往大尺寸方向发展。衬底尺寸越大，外延结构生长过程中应力控制更加困难，从而对波长均匀性越难以控制。
[0004] 因此，如何在衬底尺寸较大的情况下控制外延结构的应力水平，进而控制波长均匀性是亟需解决的问题。
发明内容
[0005] 鉴于上述现有技术的不足，本申请的目的在于提供一种外延结构、发光器件和外延结构的制作方法，旨在解决在衬底尺寸较大的情况下控制外延结构的应力水平，进而控制波长均匀性的问题。
[0006] 一种外延结构，包括：
[0007] 衬底；
[0008] 缓冲层，形成在所述衬底上；以及
[0009] 应力释放层，所述应力释放层包括第一应力释放层，所述第一应力释放层形成在所述缓冲层上，所述第一应力释放层的材质为AlGaN，其中，Al组分含量占比为50％‑90％。
[0010] 第一应力释放层的材质为Al组分含量较高的AlGaN，可预先引入压应力，实现高质量无裂纹的GaN薄膜外延生长。基于TEM表征和Hall测试方法，高Al组分的第一应力释放层不仅过滤大量位错，而且引入的压应力使得部分位错转弯煙灭，最终实现镜面光滑无裂纹且低位错密度的GaN薄膜，与未采用此应力释放层的结构相比本申请的外延结构使得薄膜的表面粗糙度改善20‑50％，位错密度降低30‑50％，在衬底尺寸较大的情况下控制外延结构的应力水平，进而控制波长均匀性。
[0011] 一种实施方式中，所述应力释放层还包括第二应力释放层和第四应力释放层，所述第二应力释放层形成在所述第一应力释放层上，所述第四应力释放层形成在所述第二应力释放层上；
[0012] 其中，所述第二应力释放层的材质为AlN，Ⅴ/Ⅲ比为400‑1000，所述第四应力释放层的材质为AlN，Ⅴ/Ⅲ比为30‑100。
[0013] 较高的Ⅴ/Ⅲ比可改变第二应力释放层的生长方式，使之更加趋向于三维生长(3D)模式，而高Ⅴ/Ⅲ下表征晶体质量更进一步的得到改善，缺陷密度也更进一步的减小，最终内量子效率得到显著提升。较低Ⅴ/Ⅲ比的第四应力释放层更加趋向于二维生长(2D)模式，具有光滑的表面为后续层高质量的生长提供基础。
[0014] 一种实施方式中，所述应力释放层还包括第三应力释放层，所述第三应力释放层形成在所述第一应力释放层上；
[0015] 其中，所述第三应力释放层为第一子应力释放层和第二子应力释放层交替生长形成的超晶格结构，且起始生长所述第一子应力释放层，交替生长周期不大于100，所述第一子应力释放层的材质为AlN，所述第二子应力释放层的材质为GaN。
[0016] 通过设置本实施方式的第三应力释放层，处于较大压应变的第一子应力释放层和第二子应力释放层进一步的降低了因晶格失配和热失配导致的张应力，减小多量子阱发光层的压电极化电场，量子限制斯塔克得到削弱，从而提升了电子和空穴辐射复合效率。
[0017] 一种实施方式中，所述应力释放层还包括第二应力释放层、第三应力释放层和第四应力释放层，所述第二应力释放层形成在所述第一应力释放层上，所述第三应力释放层形成在所述第二应力释放层上，所述第四应力释放层形成在所述第三应力释放层上；
[0018] 其中，所述第二应力释放层的材质为AlN，Ⅴ/Ⅲ比为400‑1000；所述第三应力释放层为第一子应力释放层和第二子应力释放层交替生长形成的超晶格结构，且起始生长所述第一子应力释放层，交替生长周期不大于100，所述第一子应力释放层的材质为AlN，所述第二子应力释放层的材质为GaN；所述第四应力释放层的材质为AlN，Ⅴ/Ⅲ比为30‑100。
[0019] 结合以上第一应力释放层到第四应力释放层，本实施方式的外延结构，一方面改善了因大尺寸衬底和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底尤其是硅衬底上生长外延结构存在的裂纹(Crack)问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子发光层存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。
[0020] 一种实施方式中，所述第一应力释放层的厚度为50‑150nm。设置本实施方式的厚度的第一应力释放层，合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0021] 一种实施方式中，所述第二应力释放层的厚度为50‑100nm。设置本实施方式的厚度的第二应力释放层，合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0022] 一种实施方式中，所述第三应力释放层中，所述第一子应力释放层的厚度小于10nm，所述第二子应力释放层的厚度为15‑30nm。设置本实施方式的厚度的第三应力释放层，合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0023] 一种实施方式中，所述第四应力释放层的厚度为20‑50nm。设置本实施方式的厚度的第四应力释放层，合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0024] 一种实施方式中，所述外延结构还包括依次形成在所述应力释放层上的N型GaN层、多量子阱发光层和P型GaN层。
[0025] 基于相同的构思，本申请还提供一种发光器件，包括前述实施方式中任一项所述的外延结构。
[0026] 基于相同的构思，本申请还提供一种外延结构的制作方法，包括：
[0027] 在衬底上形成缓冲层；
[0028] 在所述缓冲层上形成应力释放层；
[0029] 其中，所述应力释放层包括第一应力释放层，所述第一应力释放层形成在所述缓冲层上，所述第一应力释放层的材质为AlGaN，Al组分含量占比为50％‑90％。
[0030] 第一应力释放层的材质为Al组分含量较高的AlGaN，可预先引入压应力，实现高质量无裂纹的GaN薄膜外延生长。基于TEM表征和Hall测试方法，高Al组分的第一应力释放层不仅过滤大量位错，而且引入的压应力使得部分位错转弯煙灭，最终实现镜面光滑无裂纹且低位错密度的GaN薄膜，与未采用此应力释放层的结构相比本申请的外延结构使得薄膜的表面粗糙度改善20‑50％，位错密度降低30‑50％，在衬底尺寸较大的情况下控制外延结构的应力水平，进而控制波长均匀性。
[0031] 一种实施方式中，所述应力释放层还包括第二应力释放层和第四应力释放层，所述方法还包括：
[0032] 在所述第一应力释放层上形成所述第二应力释放层，在所述第二应力释放层上形成所述第四应力释放层；
[0033] 其中，所述第二应力释放层的材质为AlN，Ⅴ/Ⅲ比为400‑1000，所述第四应力释放层的材质为AlN，Ⅴ/Ⅲ比为30‑100。
[0034] 较高的Ⅴ/Ⅲ比可改变第二应力释放层的生长方式，使之更加趋向于三维生长(3D)模式，而高Ⅴ/Ⅲ下表征晶体质量更进一步的得到改善，缺陷密度也更进一步的减小，最终内量子效率得到显著提升。较低Ⅴ/Ⅲ比的第四应力释放层更加趋向于二维生长(2D)模式，具有光滑的表面为后续层高质量的生长提供基础。
[0035] 一种实施方式中，所述应力释放层还包括第三应力释放层，所述方法还包括：
[0036] 在所述第一应力释放层上形成所述第三应力释放层；
[0037] 其中，所述第三应力释放层为第一子应力释放层和第二子应力释放层交替生长形成的超晶格结构，且起始生长所述第一子应力释放层，交替生长周期不大于100，所述第一子应力释放层的材质为AlN，所述第二子应力释放层的材质为GaN。
[0038] 通过设置本实施方式的第三应力释放层，处于较大压应变的第一子应力释放层和第二子应力释放层进一步的降低了因晶格失配和热失配导致的张应力，减小多量子阱发光层的压电极化电场，量子限制斯塔克得到削弱，从而提升了电子和空穴辐射复合效率。
[0039] 一种实施方式中，所述应力释放层还包括第二应力释放层、第三应力释放层和第四应力释放层，所述方法还包括：
[0040] 在所述第一应力释放层上形成所述第二应力释放层，在所述第二应力释放层上形成所述第三应力释放层，在所述第三应力释放层上形成所述第四应力释放层；
[0041] 其中，所述第二应力释放层的材质为AlN，Ⅴ/Ⅲ比为400‑1000；所述第三应力释放层为第一子应力释放层和第二子应力释放层交替生长形成的超晶格结构，且起始生长所述第一子应力释放层，交替生长周期不大于100，所述第一子应力释放层的材质为AlN，所述第二子应力释放层的材质为GaN；所述第四应力释放层的材质为AlN，Ⅴ/Ⅲ比为30‑100。
[0042] 结合以上第一应力释放层到第四应力释放层，本实施方式的外延结构，一方面改善了因大尺寸衬底和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底尤其是硅衬底上生长外延结构存在的裂纹(Crack)问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子发光层存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。
[0043] 一种实施方式中，在温度大于1000℃，压力小于75mbar的条件下形成所述第一应力释放层，所述第一应力释放层的厚度为50‑150nm。设置本实施方式的温度和压力条件，并生成本实施方式的厚度的第一应力释放层，一方面合理的改善了因大尺寸衬底和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底尤其是硅衬底上生长外延结构存在的Crack问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子阱发光层存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0044] 一种实施方式中，在温度大于1050℃，压力小于75mbar的条件下形成所述第二应力释放层，所述第二应力释放层的厚度为50‑100nm。设置本实施方式的温度和压力条件，并生成本实施方式的厚度的第二应力释放层，一方面合理的改善了因大尺寸衬底和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底尤其是硅衬底上生长外延结构存在的Crack问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子阱发光层存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0045] 一种实施方式中，在温度大于1000℃，压力小于200mbar的条件下形成所述第三应力释放层，所述第三应力释放层中，所述第一子应力释放层的厚度小于10nm，所述第二子应力释放层的厚度为15‑30nm。设置本实施方式的温度和压力条件，并生成本实施方式的厚度的第三应力释放层，一方面合理的改善了因大尺寸衬底和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底尤其是硅衬底上生长外延结构存在的Crack问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子阱发光层存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0046] 一种实施方式中，在温度大于1050℃，压力小于75mbar的条件下形成所述第四应力释放层，所述第四应力释放层的厚度为20‑50nm。设置本实施方式的温度和压力条件，并生成本实施方式的厚度的第四应力释放层，一方面合理的改善了因大尺寸衬底和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底尤其是硅衬底上生长外延结构存在的Crack问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子阱发光层存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0047] 一种实施方式中，所述方法还包括：
[0048] 在所述应力释放层上依次形成N型GaN层、多量子阱发光层和P型GaN层。
附图说明
[0049] 图1为一种实施例的外延结构的结构示意图。
[0050] 附图标记说明：
[0051] 10‑衬底，20‑缓冲层，30‑第一应力释放层，40‑第二应力释放层，50‑第三应力释放层，51‑第一子应力释放层，52‑第二子应力释放层，60‑第四应力释放层，70‑N型GaN层，80‑多量子阱发光层，90‑P型GaN层。
具体实施方式
[0052] 为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。
[0053] 除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
[0054] Micro‑LED(Micro‑Light Emitting Diode，微发光二极管)外延结构的晶体质量会直接影响显示效果。与大尺寸的LED芯片相比，Micro‑LED外延结构缺陷、极化电场影响和波长均匀性等问题更为突出。由于Micro‑LED芯片尺寸在50um以下，应用于显示时处于低电流密度，此时由表面缺陷导致的非辐射复合变得尤为重要。并且由于尺寸减小使得同一外延结构上芯片之间的穿透位错密度统计涨落更加显著，因此对于Micro‑LED需要更低缺陷密度的外延结构，或者钝化这些缺陷结构。Micro‑LED有源区的极化电场会导致电子和空穴波函数分离，降低内量子效率，且极化电场会使得电流密度变化时发光峰值波长发生偏移,不利于显示应用，因此需要有效地控制有源区的极化电场。
[0055] 相比于大尺寸器件，Micro‑LED分光分色比较困难，且Micro‑LED的波长均匀性直接影响显示的色彩精准度，因此需要对Micro‑LED的波长均匀性提出更高的要求。基于技术进步以及工艺成本的考虑，Micro‑LED外延的衬底在不断往大尺寸方向发展。衬底尺寸越大，外延结构生长过程中应力控制更加困难，从而对波长均匀性越难以控制。
[0056] 因此，如何在衬底尺寸较大的情况下控制外延结构的应力水平，进而控制波长均匀性是亟需解决的问题。
[0057] 基于此，本申请希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。
[0058] 请参考图1，本申请实施例提供一种外延结构，包括衬底10、缓冲层20和应力释放层。
[0059] 衬底10可为大尺寸(不小于6寸)的基板，材质可为硅。
[0060] 缓冲层20形成在衬底10上，应力释放层形成在缓冲层20上。
[0061] 外延结构还包括依次形成在应力释放层上的N型GaN(氮化镓)层70、多量子阱发光层80和P型GaN层90。
[0062] 实施例一：
[0063] 应力释放层包括第一应力释放层30、第二应力释放层40、第三应力释放层50和第四应力释放层60。第一应力释放层30形成在缓冲层20上，第二应力释放层40形成在第一应力释放层30上，第三应力释放层50形成在第二应力释放层40上，第四应力释放层60形成在第三应力释放层50上，N型GaN层70形成在第四应力释放层60上。
[0064] 其中，第一应力释放层30的材质为AlGaN(氮化镓铝)，其中，Al(铝)组分含量占比为50％‑90％。可选的，Al组分含量占比可为50％、60％、70％、80％、90％等，优选的，Al组分含量占比为75％。
[0065] 第一应力释放层30的材质为Al组分含量较高的AlGaN，可预先引入压应力，实现高质量无裂纹的GaN薄膜外延生长。基于TEM(Transmission electron microscope，透射电子显微镜)表征和Hall(霍尔)测试方法，高Al组分的第一应力释放层30不仅过滤大量位错，而且引入的压应力使得部分位错转弯煙灭，最终实现镜面光滑无裂纹且低位错密度的GaN薄膜，与未采用此应力释放层的结构相比本申请的外延结构使得薄膜的表面粗糙度改善20‑50％，位错密度降低30‑50％，在衬底10尺寸较大的情况下控制外延结构的应力水平，进而控制波长均匀性。
[0066] 制作第一应力释放层30时，在温度大于1000℃，压力小于75mbar的条件下在缓冲层20上生长第一应力释放层30，并使第一应力释放层30的厚度为50‑150nm。可选的，温度可为1020℃、1040℃、1050℃、1060℃、1080℃、1100℃等，优选的，温度为1050℃。可选的，压力为40mbar、45mbar、50mbar、55mbar、60mbar、65mbar、70mbar等，优选的，压力为50mbar。可选的，厚度为50nm、80nm、100nm、120nm、130nm、140nm、150nm等，优选的，厚度为120nm。
[0067] 设置本实施例的温度和压力条件，并生成本实施例的厚度的第一应力释放层30，一方面合理的改善了因大尺寸衬底10和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底10尤其是硅衬底上生长外延结构存在的裂纹(Crack)问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子阱发光层80存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0068] 其中，第二应力释放层40的材质为AlN(氮化铝)，Ⅴ/Ⅲ比为400‑1000。可选的，Ⅴ/Ⅲ比可为400、500、600、700、800、900、1000等，优选的，Ⅴ/Ⅲ比为600。其中，Ⅴ/Ⅲ比是指化合物中元素周期表中Ⅴ族元素和Ⅲ族元素的质量占比。
[0069] 较高的Ⅴ/Ⅲ比可改变第二应力释放层40的生长方式，使之更加趋向于三维生长(3D)模式，而高Ⅴ/Ⅲ下表征晶体质量更进一步的得到改善，缺陷密度也更进一步的减小，最终内量子效率得到显著提升。
[0070] 制作第二应力释放层40时，在温度大于1050℃，压力小于75mbar的条件下形成第二应力释放层40，第二应力释放层40的厚度为50‑100nm。可选的，温度可为1060℃、1080℃、1100℃、1120℃、1140℃、1150℃等，优选的，温度为1100℃。可选的，压力为40mbar、45mbar、
50mbar、55mbar、60mbar、65mbar、70mbar等，优选的，压力为50mbar。可选的，厚度为50nm、
60nm、70nm、80nm、90nm、100nm等，优选的，厚度为80nm。
50mbar、55mbar、60mbar、65mbar、70mbar等，优选的，压力为50mbar。可选的，厚度为50nm、
60nm、70nm、80nm、90nm、100nm等，优选的，厚度为80nm。
[0071] 设置本实施例的温度和压力条件，并生成本实施例的厚度的第二应力释放层40，一方面合理的改善了因大尺寸衬底10和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底10尤其是硅衬底上生长外延结构存在的Crack问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子阱发光层80存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0072] 其中，第三应力释放层50为第一子应力释放层51和第二子应力释放层52交替生长形成的超晶格结构，且起始生长第一子应力释放层51，交替生长周期不大于100，第一子应力释放层51的材质为AlN，第二子应力释放层52的材质为GaN。如图1所示的，一第一子应力释放层51生长在第二应力释放层40上，一第二子应力释放层52生长在第一子应力释放层51上，下一第一子应力释放层51生长在第二子应力释放层52上，依此交替生长，直至生长到第n个第一子应力释放层51或第二子应力释放层52为止，n不大于200，也就是以每生长一个第一子应力释放层51和第二子应力释放层52为一个周期。
[0073] 通过设置本实施例的第三应力释放层50，处于较大压应变的第一子应力释放层51和第二子应力释放层52进一步的降低了因晶格失配和热失配导致的张应力，减小多量子阱发光层80的压电极化电场，量子限制斯塔克得到削弱，从而提升了电子和空穴辐射复合效率。
[0074] 制作第三应力释放层50时，在温度大于1000℃，压力小于200mbar的条件下形成第三应力释放层50，第三应力释放层50中，第一子应力释放层51的厚度小于10nm，第二子应力释放层52的厚度为15‑30nm。
[0075] 可选的，温度可为1020℃、1040℃、1050℃、1060℃、1080℃、1100℃等，优选的，温度为1050℃。可选的，压力为50mbar、80mbar、100mbar、120mbar、150mbar、180mbar、200mbar等，优选的，压力为100mbar。可选的，第一子应力释放层51的厚度为2nm、4nm、5nm、6nm、8nm、9nm等，优选的，第一子应力释放层51的厚度为5nm。可选的，第二子应力释放层52的厚度为
15nm、18nm、20nm、22nm、25nm、28nm、30nm等，优选的，第二子应力释放层52的厚度为22nm。
15nm、18nm、20nm、22nm、25nm、28nm、30nm等，优选的，第二子应力释放层52的厚度为22nm。
[0076] 设置本实施例的温度和压力条件，并生成本实施例的厚度的第三应力释放层50，一方面合理的改善了因大尺寸衬底10和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底10尤其是硅衬底上生长外延结构存在的Crack问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底10下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子阱发光层80存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0077] 其中，第四应力释放层60的材质为AlN，Ⅴ/Ⅲ比为30‑100。可选的，Ⅴ/Ⅲ比可为30、40、50、60、70、80、90、100等，优选的，Ⅴ/Ⅲ比为50。
[0078] 较低Ⅴ/Ⅲ比的第四应力释放层60更加趋向于二维生长(2D)模式，具有光滑的表面为后续层高质量的生长提供基础。
[0079] 制作第四应力释放层60时，在温度大于1050℃，压力小于75mbar的条件下形成第四应力释放层60，第四应力释放层60的厚度为20‑50nm。可选的，温度可为1060℃、1080℃、1100℃、1120℃、1140℃、1150℃等，优选的，温度为1100℃。可选的，压力为40mbar、45mbar、
50mbar、55mbar、60mbar、65mbar、70mbar等，优选的，压力为50mbar。可选的，厚度为20nm、
30nm、35nm、40nm、50nm等，优选的，厚度为35nm。
50mbar、55mbar、60mbar、65mbar、70mbar等，优选的，压力为50mbar。可选的，厚度为20nm、
30nm、35nm、40nm、50nm等，优选的，厚度为35nm。
[0080] 设置本实施例的温度和压力条件，并生成本实施例的厚度的第四应力释放层60，一方面合理的改善了因大尺寸衬底10和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底10尤其是硅衬底上生长外延结构存在的Crack问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底10下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子阱发光层80存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。合理的厚度可以减小因晶格失配导致的缺陷密度，提高了外延结构的晶体质量，从而提升发光效率。
[0081] 结合以上第一应力释放层30到第四应力释放层60，本实施例的外延结构，一方面改善了因大尺寸衬底10和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底10尤其是硅衬底10上生长外延结构存在的裂纹(Crack)问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底10下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子发光层存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。
[0082] 实施例二：
[0083] 本实施例与实施例一基本相同，区别在于，应力释放层只包括第一应力释放层30，而无第二应力释放层40、第三应力释放层50和第四应力释放层60，N型GaN层70形成在第一应力释放层30上。
[0084] 本实施例中，第一应力释放层30的结构、制作条件、生长厚度以及有益效果等可参考实施例一，不再赘述。
[0085] 实施例三：
[0086] 本实施例与实施例一基本相同，区别在于，应力释放层只包括第一应力释放层30和第三应力释放层50，而无第二应力释放层40和第四应力释放层60。其中，第三应力释放层50直接形成在第一应力释放层30上，N型GaN层70形成在第三应力释放层50上。
[0087] 本实施例中，第一应力释放层30和第三应力释放层50的结构、制作条件、生长厚度以及有益效果等可参考实施例一，不再赘述。
[0088] 实施例四：
[0089] 本实施例与实施例一基本相同，区别在于，应力释放层只包括第一应力释放层30，第二应力释放层40和第四应力释放层60，而无第三应力释放层50，N型GaN层70形成在第四应力释放层60上。
[0090] 本实施例中，第一应力释放层30、第二应力释放层40和第四应力释放层60的结构、制作条件、生长厚度以及有益效果等可参考实施例一，不再赘述。
[0091] 本申请实施例还提供一种发光器件，包括前述实施例中的外延结构。本实施例的发光器件具体可为Micro‑LED芯片，一方面改善了因大尺寸衬底10和外延结构晶格失配和热失配导致的张应力过大问题，解决了大尺寸衬底10尤其是硅衬底10上生长外延结构存在的裂纹(Crack)问题，晶体质量得到提高，且应力得到有效控制后大尺寸衬底10下应力导致的Micro‑LED均匀性也得到改善，对应的Micro‑LED芯片发射波长不一致导致的色差问题。另一方面能够减小多量子发光层存在的压电极化导致的量子限制斯塔克效应，从而可以实现量子阱中电子和空穴的高效复合，发光效率显著提升。
[0092] 应当理解的是，本申请的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本申请所附权利要求的保护范围。