一种像素电路及其驱动方法

摘要

本发明实施例提供一种像素电路及其驱动方法，涉及显示技术领域，可以确保对驱动模块中的驱动晶体管的阈值电压的补偿时间是充足的。该像素电路包括写入模块、驱动模块、补偿模块以及发光器件；写入模块与驱动模块、第一扫描信号端以及数据电压端相连接；驱动模块还与发光器件的阳极、第一电压端相连接；补偿模块与驱动模块、第二扫描信号端相连接，用于在第二扫描信号端的控制下，对驱动模块的阈值电压进行补偿；发光器件的阴极与第二电压端相连接；在一帧的写入阶段，第二扫描信号端输入扫描信号使补偿模块导通的时长大于第一扫描信号端输入扫描信号使写入模块导通的时长；且写入模块处于导通状态时，补偿模块同时处于导通状态。

权利要求

1.一种像素电路，其特征在于，包括：写入模块、驱动模块、补偿模块以及发光器件；

所述写入模块，分别与所述驱动模块、第一扫描信号端以及数据电压端相连接，用于在所述第一扫描信号端的控制下，将所述数据电压端的信号写入至所述驱动模块；

所述驱动模块，还与发光器件的阳极、第一电压端相连接，用于在所述数据电压端的信号写入至所述驱动模块后，驱动所述发光器件发光；

所述补偿模块，分别与所述驱动模块、第二扫描信号端相连接，用于在所述第二扫描信号端的控制下，对所述驱动模块中的驱动晶体管的阈值电压进行补偿；

所述发光器件的阴极与第二电压端相连接；

其中，在一帧的写入阶段，所述第二扫描信号端输入扫描信号使所述补偿模块导通的时长大于所述第一扫描信号端输入扫描信号使所述写入模块导通的时长；且所述写入模块处于导通状态时，所述补偿模块同时处于导通状态。

2.根据权利要求1所述的像素电路，其特征在于，在一帧的写入阶段，所述第二扫描信号端输入扫描信号使所述补偿模块导通的时长为所述第一扫描信号端输入扫描信号使所述写入模块导通的时长的n倍；

其中，n≥2，n为正整数。

3.根据权利要求1或2所述的像素电路，其特征在于，所述像素电路还包括初始化模块和发光控制模块；

所述初始化模块，分别与所述驱动模块、第一信号端及初始电压端相连接，用于在所述第一信号端的控制下，对所述驱动模块进行初始化；

所述发光控制模块，分别与所述驱动模块、使能信号端以及第一电压端、所述发光器件的阳极相连接，用于在所述使能信号端控制下，控制发光器件发光。

4.根据权利要求3所述的像素电路，其特征在于，所述初始化模块还与所述发光器件的阳极相连接，所述初始化模块还与第二扫描电压端或所述第一信号端相连接，用于在所述第二扫描信号端或所述第一信号端的控制下，对所述发光器件的阳极进行初始化。

5.根据权利要求1或2所述的像素电路，其特征在于，所述写入模块包括第一晶体管，所述第一晶体管的栅极与所述第一扫描信号端相连接，第一极与所述数据电压端相连接，第二极与所述驱动模块相连接。

6.根据权利要求1或2所述的像素电路，其特征在于，所述补偿模块包括第二晶体管，所述第二晶体管的栅极与所述第二扫描信号端相连接，第一极与和第二极均与所述驱动模块相连接。

7.一种像素电路的驱动方法，其特征在于，所述像素电路包括写入模块、驱动模块、补偿模块以及发光器件；所述写入模块分别与所述驱动模块、第一扫描信号端以及数据电压端相连接；所述驱动模块还与发光器件的阳极、第一电压端相连接；所述补偿模块分别与所述驱动模块、第二扫描信号端相连接；所述发光器件的阴极与第二电压端相连接；

所述方法包括：

在一帧的写入阶段，向所述第一扫描信号端输入扫描信号，以使所述写入模块导通；

在一帧的写入阶段，向所述第二扫描信号端输入扫描信号，以使所述补偿模块导通；

其中，所述第二扫描信号端输入扫描信号的时长大于所述第一扫描信号端输入扫描信号的时长；且所述写入模块处于导通状态时，所述补偿模块同时处于导通状态。

8.根据权利要求7所述的驱动方法，其特征在于，所述第二扫描信号端输入扫描信号的时长为所述第一扫描信号端输入扫描信号的时长的n倍；

其中，n≥2，n为正整数。

说明书

一种像素电路及其驱动方法

[0001] 本申请要求于2017年10月18日提交国家知识产权局、申请号为201710973219.3，发明名称为“一种显示面板及其显示方法、显示装置”的中国专利申请的分案申请，其全部内容通过引用结合在本申请中。

技术领域

[0002] 本发明涉及显示技术领域，尤其涉及一种像素电路及其驱动方法。

背景技术

[0003] 目前，随着科学技术的快速发展，各类显示装置逐渐发展起来，例如，液晶显示装置(Liquid Crystal Display，简称LCD)、有机电致发光二极管显示装置(Organic Light‑Emitting Diode Display，简称OLED)。

[0004] 以OLED显示装置为例，OLED显示装置的IC(Integrated Circuit，集成电路)常利用COF(Chip On Film，覆晶薄膜)与OLED显示面板绑定。然而，当OLED显示面板的分辨率达到FHD级别以上时，由于位于同一行的每个亚像素都与一条数据线相连，这样就导致数据线的数量较多，而单层COF无法使FHD级别以上的数据输出，因此必须采用双层COF。但是双层COF的价格为单层COF价格的3倍甚至更高，从而导致OLED显示装置的成本上升。

发明内容

[0005] 本发明的实施例提供一种像素电路及其驱动方法，解决了补偿模块对驱动模块中的驱动晶体管的阈值电压的补偿时间不充足的问题。

[0006] 为达到上述目的，本发明的实施例采用如下技术方案：

[0007] 第一方面，提供一种像素电路，该像素电路包括写入模块、驱动模块、补偿模块以及发光器件；写入模块分别与驱动模块、第一扫描信号端以及数据电压端相连接，用于在第一扫描信号端的控制下，将数据电压端的信号写入至驱动模块；驱动模块还与发光器件的阳极、第一电压端相连接，用于在数据电压端的信号写入至驱动模块后，驱动发光器件发光；补偿模块分别与驱动模块、第二扫描信号端相连接，用于在第二扫描信号端的控制下，对驱动模块中的驱动晶体管的阈值电压进行补偿；发光器件的阴极与第二电压端相连接；其中，在一帧的写入阶段，第二扫描信号端输入扫描信号使补偿模块导通的时长大于第一扫描信号端输入扫描信号使写入模块导通的时长；且写入模块处于导通状态时，补偿模块同时处于导通状态。由于在一帧的写入阶段，第二扫描信号端输入扫描信号使补偿模块导通的时长大于第一扫描信号端输入扫描信号使写入模块导通的时长，因而在写入模块导通时，补偿模块一直处于导通状态，从而可以确保对驱动模块中的驱动晶体管的阈值电压的补偿时间是充足的。

[0008] 在第一方面的一种可能的实施方式中，在一帧的写入阶段，第二扫描信号端输入扫描信号使补偿模块导通的时长为第一扫描信号端输入扫描信号使写入模块导通的时长的n倍；其中，n≥2，n为正整数。

[0009] 在第一方面的一种可能的实施方式中，像素电路还包括初始化模块和发光控制模块；初始化模块分别与驱动模块、第一信号端及初始电压端相连接，用于在第一信号端的控制下，对驱动模块进行初始化；发光控制模块分别与驱动模块、使能信号端以及第一电压端、发光器件的阳极相连接，用于在使能信号端的控制下，控制发光器件发光。

[0010] 在第一方面的一种可能的实施方式中，初始化模块还与发光器件的阳极相连接，初始化模块还与第二扫描电压端或第一信号端相连接，用于在第二扫描信号端或第一信号端的控制下，对发光器件的阳极进行初始化。

[0011] 在第一方面的一种可能的实施方式中，写入模块包括第一晶体管，第一晶体管的栅极与第一扫描信号端相连接，第一极与数据电压端相连接，第二极与驱动模块相连接。

[0012] 在第一方面的一种可能的实施方式中，补偿模块包括第二晶体管，第二晶体管的栅极与第二扫描信号端相连接，第一极与和第二极均与驱动模块相连接。

[0013] 第二方面，提供一种像素电路的驱动方法，像素电路包括写入模块、驱动模块、补偿模块以及发光器件；写入模块分别与驱动模块、第一扫描信号端以及数据电压端相连接；驱动模块还与发光器件的阳极、第一电压端相连接；补偿模块分别与驱动模块、第二扫描信号端相连接；发光器件的阴极与第二电压端相连接。该方法包括：在一帧的写入阶段，向第一扫描信号端输入扫描信号，以使写入模块导通；并在一帧的写入阶段，向第二扫描信号端输入扫描信号，以使补偿模块导通；其中，第二扫描信号端输入扫描信号的时长大于第一扫描信号端输入扫描信号的时长；且写入模块处于导通状态时，补偿模块同时处于导通状态。

[0014] 在第二方面的一种可能的实施方式中，第二扫描信号端输入扫描信号的时长为第一扫描信号端输入扫描信号的时长的n倍；其中，n≥2，n为正整数。

附图说明

[0015] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0016] 图1为本发明实施例提供的一种显示面板的结构示意图；

[0017] 图2为本发明实施例提供的一种像素电路的结构示意图一；

[0018] 图3(a)为图2所示的像素电路的各个模块的一种具体的结构示意图一；

[0019] 图3(b)为图2所示的像素电路的各个模块的一种具体的结构示意图二；

[0020] 图4为本发明实施例提供的一种像素电路的结构示意图二；

[0021] 图5为图4所示的像素电路的各个模块的一种具体的结构示意图；

[0022] 图6为本发明实施例提供的一种像素电路的结构示意图三；

[0023] 图7(a)为图6所示的像素电路的各个模块的一种具体的结构示意图一；

[0024] 图7(b)为图6所示的像素电路的各个模块的一种具体的结构示意图二；

[0025] 图8(a)为图6所示的像素电路的各个模块的一种具体的结构示意图三；

[0026] 图8(b)为图6所示的像素电路的各个模块的一种具体的结构示意图四；

[0027] 图9为用于驱动图7(a)‑图8(b)所示的像素电路时采用的各个信号的时序图；

[0028] 图10为本发明实施例提供的一种显示面板的显示方法的流程示意图。

[0029] 附图标记：

[0030] 01‑像素组；10‑亚像素；20‑写入模块；30‑驱动模块；40‑发光器件；50‑补偿模块；60‑初始化模块；70‑发光控制模块。

具体实施方式

[0031] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0032] 本发明实施例提供一种显示面板，如图1所示，包括：多条相互交叉且绝缘的第一栅线(G1、G2、G3……Gt‑1、Gt)和数据线(D1、D2、D3……Dn‑1、Dn)；还包括多个亚像素10。

[0033] 位于同一行的多个亚像素10划分为m个像素组01，每个像素组01包括n个亚像素10，位于同一像素组01中的n个亚像素10分别与n条一一第一栅线相连接，且位于同一像素组01中的n个亚像素与同一条数据线相连接；其中，m＞1，n≥2，m、n为正整数。

[0034] 需要说明的是，第一，位于同一行的多个亚像素10划分为m个像素组01，对于像素组01的数量不进行限定，可以是大于1的任意数。

[0035] 位于不同行的多个亚像素10划分的像素组01的个数可以相同，也可以不相同。由于位于同一像素组01中的n个亚像素10与同一数据线相连，为了使数据线的数量尽可能地小，因而本发明实施例优选的，每一行的多个亚像素10划分的像素组01的个数相同，例如每一行的多个亚像素10都划分为100个像素组。

[0036] 第二，对于每个像素组01包括的亚像素10的个数不进行限定，可以是2个、3个或3个以上多个，由于每个像素组01与一条数据线相连，通过一条数据线分别为像素组01中的n个亚像素10输入信号，若像素组01中亚像素10的个数太多，则可能会影响显示，因而每个像素组01包括的亚像素10的个数，应以不影响显示面板的正常显示为准。在此基础上，每个像素组01包括的亚像素10的个数可以相同，也可以不相同。本发明实施例优选，每个像素组01包括的亚像素10的个数相同。此外，本发明实施例优选每个像素组01包括相邻的n个亚像素10。

[0037] 第三，对于位于同一像素组01中的n个亚像素10不进行限定，可以是位于同一像素组01中的n个亚像素10发出的光的颜色不相同；也可以是位于同一像素组01中的n个亚像素10发出的光的颜色相同。示例的，若位于同一行的亚像素10按照红色亚像素(R)、绿色亚像素(G)、蓝色亚像素(B)依次进行排布，可以是红色亚像素、绿色亚像素、蓝色亚像素构成一个像素组01，也可以是n个红色亚像素构成一个像素组01，或者n个绿色亚像素构成一个像素组01，或者n个蓝色亚像素构成一个像素组01。当位于同一像素组01中的n个亚像素10发出的光的颜色不相同时，本发明实施例进一步优选的，同一像素组01中的n个发出光颜色不相同的亚像素10构成一个用于发白光的像素单元。例如红色亚像素、绿色亚像素、蓝色亚像素构成一个像素组01；或者，红色亚像素、绿色亚像素、蓝色亚像素、白色亚像素构成一个像素组01。

[0038] 对于分辨率采用显示渲染算法的显示面板，在显示面板的位于同一行的亚像素10按照红色亚像素(R)、绿色亚像素(G)、蓝色亚像素(B)、绿色亚像素(G)依次排布的情况下，可以是依次排列的红色亚像素、绿色亚像素、蓝色亚像素、绿色亚像素构成一个像素组01；也可以是像素组01包括第一像素组和第二像素组，第一像素组包括相邻的红色亚像素和绿色亚像素；第二像素组包括相邻的蓝色亚像素和绿色亚像素。

[0039] 第四，本发明实施例提供的显示面板，可以是液晶显示面板，也可以是有机电致发光显示面板，对此不进行限定。

[0040] 第五，由于每个像素组01中的n个亚像素10与一条数据线相连，通过一条数据线分别为n个亚像素10依次输入信号，因而减小了数据线的数量。此处，当n为2时，数据线的数量相对于现有技术中位于同一行的每个亚像素10均与一条数据线相连减少了1/2；当n为3时，数据线的数量相对于现有技术中位于同一行的每个亚像素10均与一条数据线相连减少了2/3；当n为4时，数据线的数量相对于现有技术中位于同一行的每个亚像素10均与一条数据线相连减少了3/4，依次类推，此处不再赘述。

[0041] 此处，虽然像素组01中的每个亚像素10都与一条第一栅线相连，使得第一栅线的数量增加，但是第一栅线是与栅极驱动电路相连，不与COF相连，因而不会导致COF成本增加。

[0042] 本发明实施例提供一种显示面板，每个像素组01中的n个亚像素10分别与n条一一第一栅线相连接，且每个像素组01中的n个亚像素10与同一条数据线相连接，因而当n条第一栅线依次输入扫描信号时，一条数据线可以依次给n个亚像素10输入数据信号，由于位于同一行的n个亚像素10与一条数据线相连接，相对于现有技术中位于同一行的每个亚像素10都与一条数据线相连接，因而减小了数据线的数量，而数据线的数量减小后可以采用单层COF，进而可以降低显示装置的成本。

[0043] 需要说明的是，本发明实施例对亚像素10的像素电路不进行限定，可以是任意的像素电路。

[0044] 优选的，亚像素10的像素电路如图2所示，包括写入模块20、驱动模块30、发光器件40。

[0045] 写入模块20，分别与驱动模块30、第一扫描信号端G(也即读入数据信号的栅极信号端)以及数据电压端Vdata相连接，用于在第一扫描信号端G的控制下，将数据电压端Vdata的信号写入至驱动模块30。

[0046] 驱动模块30，还与发光器件40的阳极、第一电压端V1相连接，用于在数据电压端Vdata的信号写入至驱动模块30后，驱动发光器件40发光。

[0047] 发光器件40的阴极与第二电压端V2相连接。

[0048] 其中，位于同一像素组01中各个亚像素10中像素电路的第一扫描信号端G分别与n条第一栅线一一相连接，同一像素组01中各个亚像素10中像素电路的数据电压端Vdata与同一数据线相连接。

[0049] 此处，第二电压端V2可以是接地端。

[0050] 此外，同一像素组01中，由于各亚像素10对白平衡的贡献以及工作范围不同，因此一个像素组01中每个亚像素接收到扫描信号的时间也可能不同，例如向第一亚像素输入扫描信号的时间为0.2秒，向第二亚像素输入扫描信号的时间为0.5秒，可以根据显示画面和显示效果进行相应调整。同一数据线向同一像素组01中各个亚像素10中像素电路的数据电压端Vdata输入数据信号的大小可能相同，也可以不相同，具体与与显示画面和显示效果有关。

[0051] 具体的，如图3(a)和图3(b)所示，写入模块20包括第一晶体管T1，第一晶体管T1的栅极与第一扫描信号端G相连接，第一极与数据电压端Vdata相连接，第二极与驱动模块30相连接。

[0052] 驱动模块30如图3(a)所示，包括驱动晶体管Td和存储电容Cst，驱动晶体管Td的栅极与存储电容Cst的第一端相连接，第一极与第一电压端V1相连接，第二极与发光器件L40的阳极相连接，存储电容Cst的第二端与第一晶体管T1的第二极相连接。

[0053] 或者，驱动模块30如图3(b)所示，包括驱动晶体管Td和存储电容Cst，驱动晶体管Td的栅极与存储电容Cst的第一端相连接，第一极与第一电压端V1相连接，第二极与发光器件L40的阳极相连接，存储电容Cst的第二端与第一电压端V1相连接。

[0054] 需要说明的是，写入模块20还可以包括与第一晶体管T1并联的多个开关晶体管，上述仅仅是对写入模块20的举例说明，其它与写入模块20功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。驱动模块30还可以包括并联的多个驱动晶体管Td，上述仅仅是对驱动模块30的举例说明，其它与驱动模块30功能相同的结构在此不再一一赘述，但都应当属于本发明的保护范围。

[0055] 优选的，如图4所示，显示面板还包括与第一栅线平行的第二栅线，每个亚像素10的像素电路还包括补偿模块50；补偿模块50，分别与驱动模块30、第二扫描信号端S(也即补偿阈值电压的栅极信号端)相连接，用于在第二扫描信号端S的控制下，对驱动模块30中的驱动晶体管Td的阈值电压进行补偿；其中，位于同一像素组01中各个亚像素10中像素电路的第二扫描信号端S与同一第二栅线相连接。

[0056] 具体的，如图5所示，补偿模块50包括第二晶体管T2，第二晶体管T2的栅极与第二扫描信号端S相连接，第一极与驱动晶体管Td的栅极相连接，第二极与驱动晶体管Td的第二极相连接。

[0057] 需要说明的是，补偿模块50还可以包括与第二晶体管T2并联的多个开关晶体管，上述仅仅是对补偿模块50的举例说明，其它与补偿模块50功能相同的结构在此不再一一赘述。

[0058] 优选的，如图6所示，每个亚像素10的像素电路还包括初始化模块60和发光控制模块70。

[0059] 初始化模块60，分别与驱动模块30、第一信号端Reset及初始电压端Vinit相连接，用于在第一信号端Reset的控制下，对驱动模块30进行初始化。

[0060] 发光控制模块70，分别与驱动模块30、使能信号端EM以及第一电压端V1、发光器件40的阳极相连接，用于在使能信号端EM的控制下，控制发光器件40发光。

[0061] 具体的，如图7(a)和图7(b)所示，初始化模块60包括第三晶体管T3，第三晶体管T3的栅极与第一信号端Reset相连接，第一极与初始电压端Vinit相连接，第二极与驱动晶体管Td的栅极相连接。

[0062] 发光控制模块70如图7(a)所示，包括第四晶体管T4和第五晶体管T5，第四晶体管T4的栅极与使能信号端EM相连接，第一极与第一电压端V1相连接，第二极与驱动晶体管Td的第一极相连接；第五晶体管T5的栅极与使能信号端EM相连接，第一极与驱动晶体管Td的第二极相连接，第二极与发光器件40的阳极相连接。

[0063] 或者，发光控制模块70如图7(b)所示，包括第四晶体管T4和第五晶体管T5，第四晶体管T4的栅极与使能信号端EM相连接，第一极与第三电压端V3相连接，第二极与存储电容Cst的第二端相连接；第五晶体管T5的栅极与使能信号端EM相连接，第一极与驱动晶体管Td的第二极相连接，第二极与发光器件40的阳极相连接。

[0064] 此处，当第四晶体管T4按照如图7(b)所示的连接方式进行连接时，第四晶体管T4的第一极与第三电压端V3相连接，第三电压端V3可以与第一电压端V1相同，也可以不相同，当第三电压端V3可以与第一电压端V1不相同时，此时发光控制模块70还与第三电压端V3相连接。

[0065] 需要说明的是，初始化模块60还可以包括与第三晶体管T3并联的多个开关晶体管，上述仅仅是对初始化模块60的举例说明，其它与初始化模块60功能相同的结构在此不再一一赘述。发光控制模块70还可以包括与第四晶体管T4，和/或第五晶体管T5并联的多个开关晶体管，上述仅仅是对发光控制模块70的举例说明，其它与发光控制模块70功能相同的结构在此不再一一赘述。

[0066] 进一步优选的，如图8(a)和如图8(b)所示，初始化模块60还与发光器件40的阳极相连接，初始化模块60还与第二扫描电压端S或第一信号端Reset相连接，用于在第二扫描信号端S或第一信号端Reset的控制下，对发光器件40的阳极进行初始化。

[0067] 具体的，初始化模块60还包括第六晶体管T6，第六晶体管T6的栅极与第二扫描电压端S或第一信号端Reset相连接，第一极与初始电压端Vinit相连接，第二极与发光器件L40的阳极相连接。

[0068] 需要说明的是，初始化模块60还可以包括与第六晶体管T6并联的多个开关晶体管，上述仅仅是对初始化模块60的举例说明，其它与初始化模块60功能相同的结构在此不再一一赘述。

[0069] 此外，如图8(b)所示，初始化模块60还可以包括第七晶体管T7，第七晶体管T7的栅极与第一信号端Reset相连接，第一极与第三电压端V3相连接，第二极与存储电容Cst的第二端相连接。

[0070] 基于上述，本发明实施例对各个模块中晶体管的类型不做限定，上述驱动晶体管Td、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及第七晶体管T7可以是为N型晶体管或者P型晶体管。本发明以下实施例均是以上述晶体管均为P型晶体管为例进行的说明。

[0071] 其中，上述晶体管的第一极可以是漏极、第二极可以是源极；或者，第一极可以是源极、第二极可以是漏极。本发明实施例对此不作限定。

[0072] 此外，根据晶体管导电方式的不同，可以将上述像素电路中的晶体管分为增强型晶体管和耗尽型晶体管。本发明实施例对此不作限定。

[0073] 实施例一

[0074] 以下结合图9所示的各个信号端的时序图，对如图8(a)所示的像素电路，在一图像帧内的工作过程进行详细的说明。

[0075] 其中，上述一图像帧包括初始化阶段t1、数据写入与补偿阶段t2和发光阶段t3。此外，本发明实施例均以晶体管为p型晶体管为例进行说明。

[0076] 具体的，在一图像帧的初始化阶段t1，第一信号端Reset输入低电平开启信号，第一扫描信号端G、第二扫描信号端S以及使能信号端EM输入高电平截止信号。基于此，第三晶体管T3、第六晶体管T6(以第六晶体管的栅极与第一信号端Reset相连接为例)导通，第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5以及驱动晶体管Td均截止。

[0077] 其中，第三晶体管T3导通，初始电压端Vinit的电压写入到存储电容Cst的第一端，第一电压端V1的电压写入到存储电容Cst的第二端，对存储电容Cst两端的电压进行初始化。此处，初始电压端Vinit的电压应高于驱动晶体管Td的开启电压，当初始电压端Vinit的电压写入到存储电容Cst的第一端后，驱动晶体管Td应保持截止状态。第六晶体管T6导通，初始电压端Vinit的电压写入到发光器件L40的阳极，对发光器件L40的阳极进行初始化以提高显示画面的对比度。

[0078] 在一图像帧的数据写入与补偿阶段t2，同一像素组01中各亚像素10的像素电路中第一扫描信号端G依次输入低电平开启信号，以同一像素组01包括第一亚像素、第二亚像素、第三亚像素为例，第一亚像素的像素电路中的第一扫描信号端G(n‑1)、第二亚像素的像素电路中的第一扫描信号端G(n‑2)、第三亚像素的像素电路中第一扫描信号端G(n‑3)依次输入低电开启信号，第二扫描信号端S在数据写入与补偿阶段t2一直输入低电平开启信号，第一信号端Reset、使能信号端EM输入高电平截止信号。基于此，第一亚像素、第二亚像素、第三亚像素的像素电路中的第二晶体管均T2导通，第一亚像素的像素电路中第一晶体管T1在第一扫描信号端G(n‑1)输入低电平开启信号时导通，第二亚像素的像素电路中第一晶体管T1在第一扫描信号端G(n‑2)输入低电平开启信号时导通，此时第一亚像素的像素电路中的第一晶体管T1处于截止状态，第三亚像素的像素电路中第一晶体管T1在第一扫描信号端G(n‑3)输入低电平开启信号时导通，此时第二亚像素的像素电路中的第一晶体管T1处于截止状态，第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6均截止。

[0079] 其中，第一亚像素的像素电路中第一晶体管T1导通，数据电压端Vdate的电压写入到驱动晶体管Td的源极。此时驱动晶体管Td的源极电压Vs＝Vdate，实现了数据电压的写入。第二亚像素的像素电路和第三亚像素的像素电路与第一亚像素的像素电路类似，此处不再赘述。

[0080] 基于此，存储电容Cst可以维持节点B为低电平，此时驱动晶体管Td导通。在此基础上，在第二扫描信号端S的控制下，第二晶体管T2导通。此时，驱动晶体管Td的栅极电压Vg和漏极电压Vd相同，即Vg＝Vd。此时，Vgd＝Vg‑Vd＝0>Vth，Vth为负。因此该驱动晶体管Td处于饱和状态。

[0081] 在此情况下，数据电压端Vdate的数据电压通过第一晶体管T1和驱动晶体管Td对存储电容Cst充电，该存储电容Cst又向驱动晶体管Td的栅极(即B点)进行充电，直至驱动晶体管Td的栅极电压为Vdate+Vth为止。因为当驱动晶体管Td的栅极电压为Vdata+Vth时，驱动晶体管Td的栅源电压Vgs＝Vg‑Vs＝Vdata+Vth‑Vdata＝Vth，此时为驱动晶体管Td处于截止状态。其中，对于P型晶体管而言，截止条件为Vgs≥Vth，Vth为负值。这样一来，驱动晶体管Td的阈值电压Vth被锁定至该驱动晶体管Td的栅极，从而实现了对该驱动晶体管Td的阈值电压Vth进行补偿。

[0082] 在一图像帧的发光阶段t3，使能信号端EM输入低电平开启信号，第一扫描信号端G、第二扫描信号端S以及第一信号端Reset输入高电平截止信号。第四晶体管T4、驱动晶体管Td、第五晶体管T5导通，其余晶体管截止。

[0083] 在此情况下，第四晶体管T4导通，A点的电压VA＝V1。在存储电容Cst的作用下，B点的电压为保持VB＝Vdata+Vth。此时，该驱动晶体管的栅源电压Vgs＝Vg‑Vs＝VB‑VA＝(Vdata+Vth)‑V1＝Vdata+Vth‑V1＜Vth，Vth为负值，因此驱动晶体管Td导通。

[0084] 基于此，流过上述发光器件L40的驱动电流I为：

[0085] I＝K/2×(Vgs‑Vth)2

[0086] ＝K/2×(Vdata+Vth–V1‑Vth)2

[0087] ＝K/2×(Vdata‑V1)2。

[0088] 其中，K为关联于驱动晶体管Td的电流常数，与驱动晶体管Td的工艺参数和几何尺寸，例如电子迁移率μ，单位面积的电容Cox、宽长比W/L等有关。

[0089] 现有技术中，不同像素单元之间的驱动晶体管Td的阈值电压Vth漂移，而导致各个驱动晶体管Td的阈值电压Vth不尽相同。由以上公式可知，用于驱动发光器件L40进行发光的驱动电流I与驱动晶体管Td的阈值电压Vth无关，从而消除了驱动晶体管Td的阈值电压Vth对发光器件L发光亮度的影响，提高了发光器件L40亮度的均一性。

[0090] 需要说明的是，上述在数据写入与补偿阶段t2，同一像素组01中各亚像素10的像素电路在依次进行数据电压的写入时，由于第二扫描信号端S一直输入低电平信号，因此各个驱动晶体管Td在数据写入与补偿阶段t2始终进行阈值电压Vth的补偿，从而保证了阈值电压补偿时间的充足。

[0091] 本发明实施例提供一种显示装置，包括上述的显示面板。

[0092] 其中，本发明实施例提供的显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是图画的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

[0093] 本发明实施例提供一种显示装置，包括如上所述的显示面板。本发明实施例提供的显示装置具有与本发明前述实施例提供的显示面板相同的有益效果，由于显示面板在前述实施例中已经进行了详细说明，此处不再赘述。

[0094] 本发明实施例提供一种上述显示面板的显示方法，如图10所示，包括：

[0095] S100、向与同一像素组01中的n个亚像素10分别相连接的n条第一栅线在n个时间段依次输入扫描信号，n个亚像素10依次选通；其中，每个时间段向一条第一栅线输入扫描信号。

[0096] 其中，数据线的数据信号是否输入至亚像素10，由与各亚像素10相连的第一栅线决定，当与亚像素10相连的第一栅线输入扫描信号时，该亚像素10选通，数据线上的信号才能被输入至该亚像素。

[0097] 此处，n条第一栅线在n个时间段依次输入扫描信号，每个时间段仅向一条第一栅线输入扫描信号，这样一来，在每个时间段就只有一个亚像素10选通。

[0098] 需要说明的是，同一像素组01中，由于各亚像素10对白平衡的贡献以及工作范围不同，因此一个像素组01中每个亚像素接收到扫描信号的时间也可能不同，例如向第一亚像素输入扫描信号的时间为0.2秒，向第二亚像素输入扫描信号的时间为0.5秒，可以根据显示画面和显示效果进行相应调整。

[0099] S101、当一条第一栅线接收到扫描信号时，与该第一栅线相连的亚像素10选通，数据线向被选通的亚像素10输入数据信号。

[0100] 此处，数据线向被选通的亚像素10输入数据信号，输入数据信号的大小与显示画面和显示效果有关。同一像素组01中向各亚像素10输入的数据信号的大小可能相同，也可以不相同。

[0101] 本发明实施例提供一种显示面板的显示方法，每个像素组01中的n个亚像素10分别与n条第一栅线一一相连接，且每个像素组01中的n个亚像素10与同一条数据线相连接，因而当n条第一栅线依次输入扫描信号时，一条数据线可以依次给n个亚像素10输入数据信号，由于位于同一行的n个亚像素10与一条数据线相连接，相对于现有技术中位于同一行的每个亚像素10都与一条数据线相连接，因而减小了数据线的数量，而数据线的数量减小后可以采用单层COF，进而可以降低显示装置的成本。

[0102] 优选的，在每个亚像素10的像素电路包括写入模块20的情况下，步骤S100，包括：如图9所示，在一帧的写入阶段，向与同一像素组中各个亚像素10中像素电路的第一扫描信号端G在n个时间段依次输入扫描信号；其中，每个时间段向一个第一扫描信号端G输入信号。

[0103] 步骤S101，包括：当一个第一扫描信号端G接收到扫描信号时，与该第一扫描信号端G相连的写入模块20选通，数据电压端Vdata向被选通的写入模块20输入数据信号。

[0104] 需要说明的是，图9中以一个像素组01包括三个亚像素10为例，G(n‑1)、G(n‑2)、G(n‑3)在三个时间段依次给三个亚像素10中像素电路的第一扫描信号端G输入信号，具体的，在第一个时间段向G(n‑1)输入信号，在第二个时间段向G(n‑2)输入信号，此时G(n‑1)关闭不输入信号，在第三个时间段向G(n‑3)输入信号，此时G(n‑2)关闭不输入信号。

[0105] 此处，同一像素组中各个亚像素10中像素电路的数据线电压端Vdata输入的数据信号大小与显示画面有关，根据显示画面决定各数据电压端Vdata输入的数据信号的大小。

[0106] 进一步优选的，在每个亚像素10的像素电路还包括补偿模块50的情况下，如图9所示，在一帧的写入阶段，向与同一像素组01中各个亚像素10中像素电路的第二扫描信号端S输入扫描信号；当n个第二扫描信号端S接收到扫描信号时，对各个亚像素10中像素电路的驱动模块30中的驱动晶体管Td的阈值电压进行补偿；其中，第二扫描信号端S输入扫描信号的时长与n个第一扫描信号端G输入扫描信号的时长相同。

[0107] 其中，由于同一像素组01中的各个亚像素10中像素电路的第二扫描信号端S与同一第二栅线相连接，因而同一第二栅线同时为同一像素组01中各个亚像素10中像素电路的第二扫描信号端S输入扫描信号，以对各个亚像素10中像素电路的驱动模块30中的驱动晶体管Td的阈值电压进行补偿。

[0108] 本发明实施例，由于第二扫描信号端S输入扫描信号的时长与n个第一扫描信号端G输入扫描信号的时长相同，因而对于同一像素组01，在n个第一扫描信号端G依次接收扫描信号时，第二扫描信号端S一直处于接收信号的状态，从而保证了阈值电压补偿时间充足。

[0109] 需要说明的是，上述像素电路中各个模块的结构不同时，具体的驱动方法如上述实施例一所述，此处不再赘述。

[0110] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。