移位寄存器单元、栅极驱动电路、显示面板

摘要

本申请公开了一种移位寄存器单元、栅极驱动电路、显示面板，所述移位寄存器单元包括：第一上拉模块、第一复位模块、第一输出模块、第一下拉模块；其中，所述移位寄存器单元在输出阶段时，所述第一输出模块响应第一节点的信号将所述时钟信号端的信号提供至第二节点，所述第二节点在输出P个扫描信号后，所述第一复位模块响应第二信号端的信号将所述第三信号端的信号提供至所述第一节点。本申请移位寄存器单元可以在一帧内输出多个扫描信号，使像素电路充电更充分。

权利要求

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：

第一上拉模块，连接第一信号端、第一节点，用于响应所述第一信号端的信号将所述第一信号端的信号提供至所述第一节点；

第一复位模块，连接第二信号端、第一节点、第三信号端，用于响应所述第二信号端的信号将所述第三信号端的信号提供至所述第一节点；

第一输出模块，连接所述第一节点、第二节点、时钟信号端，用于响应所述第一节点的信号将所述时钟信号端的信号提供至所述第二节点；

第一下拉模块，连接所述第一节点、所述第二节点、第三节点、所述第三信号端，用于响应所述第一节点的信号将所述第三信号端的信号提供至所述第三节点，以及响应所述第三节点的信号将所述第三信号端的信号提供至所述第一节点和所述第二节点；

其中，所述移位寄存器单元在输出阶段时，所述第一输出模块响应所述第一节点的信号将所述时钟信号端的信号提供至所述第二节点，所述第二节点在输出P个扫描信号后，所述第一复位模块响应所述第二信号端的信号将所述第三信号端的信号提供至所述第一节点，P≥1；

所述移位寄存器单元还包括：

第一充电模块，与第四信号端、第五信号端、所述第一节点、所述第三节点连接，用于响应所述第四信号端的信号将所述第四信号端的信号提供至所述第三节点，以及响应所述第五信号端的信号、所述第一节点的信号将所述第三信号端的信号提供至所述第三节点；

第二复位模块，与复位端、所述第一节点、所述第三信号端连接，用于响应所述复位端的信号将所述第三信号端的信号提供至所述第一节点；

第二输出模块，与所述第一节点、所述时钟信号端、输出端连接，用于响应所述第一节点的信号将所述时钟信号端的信号提供至所述输出端；

第二下拉模块，与所述第一节点、所述第二节点、所述输出端、所述第三信号端、第六信号端、第七信号端连接，用于响应所述第三节点的信号将所述第七信号端的信号提供至所述输出端，响应所述第六信号端的信号将所述第三信号端的信号提供至所述第二节点，响应所述第六信号端的信号将所述第七信号端的信号提供至所述输出端，以及响应所述第六信号端的信号将所述第三信号端的信号提供至所述第一节点；

第三复位模块，与所述第三节点、所述第三信号端、第八信号端连接，用于响应所述第八信号端的信号将所述第三信号端的信号提供至所述第三节点。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元在一帧内输出P个扫描信号，且所述P个扫描信号内数据电压的极性相同，以使所述移位寄存器单元对应的像素在一帧的前P‑1个扫描信号内预充电，在第P个扫描信号内充电。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉模块包括第一开关元件，所述第一复位模块包括第二开关元件，所述第一输出模块包括第三开关元件，所述第一下拉模块包括第四开关元件、第五开关元件以及第六开关元件；其中，第一开关元件，用于响应所述第一信号端的信号而导通，以将所述第一信号端的信号提供至第一节点；

第二开关元件，用于响应第二信号端的信号而导通，以将所述第二信号端的信号提供至所述第一节点；

第三开关元件，用于响应所述第一节点的信号而导通，以将所述时钟信号端的信号提供至所述第二节点；

第四开关元件，用于响应所述第三节点的信号而导通，以将所述第三信号端的信号提供至所述第一节点；

第五开关元件，用于响应所述第三节点的信号而导通，以将所述第三信号端的信号提供至所述第二节点；

第六开关元件，用于响应所述第一节点的信号而导通，以将所述第三信号端的信号提供至所述第三节点。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一充电模块包括：第七开关元件，用于响应所述第四信号端的信号而导通，以将所述第四信号端的信号提供至第四节点；

第八开关元件，用于响应所述第四节点的信号而导通，以将所述第四节点的信号提供至所述第三节点；

第九开关元件，用于响应所述第五信号端的信号而导通，以将所述第三信号端的信号提供至所述第四节点；

第十开关元件，用于响应所述第一节点的信号而导通，以将所述第三信号端的信号提供至所述第四节点。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉模块包括：第一电容，第一端与所述第一节点连接，第二端与所述输出端连接；

第十一开关元件，用于响应所述第三节点的信号而导通，以将所述第七信号端的信号提供至所述输出端；

第十二开关元件，用于响应所述第六信号端的信号将所述第三信号端的信号提供至所述第二节点；

第十三开关元件，用于响应所述第六信号端的信号将所述第七信号端的信号提供至所述输出端；

第十四开关元件，用于响应所述第六信号端的信号将所述第三信号端的信号提供至所述第一节点。

6.一种栅极驱动电路，其特征在于，包括多个根据权利要求1‑5任意一项所述的移位寄存器单元，多个移位寄存器单元级联；其中，第K级移位寄存器单元的时钟信号端与第K+T级移位寄存器单元的时钟信号端连接，K>

1，T＝2*Q，Q≥2；

所述第K级移位寄存器单元的第一信号端与第M级移位寄存器单元的第二节点连接，以使所述第K级移位寄存器单元在输出阶段时，所述第K级移位寄存器单元的第一输出模块响应所述第K级移位寄存器单元的第一节点的信号将所述第K级移位寄存器单元的时钟信号端的信号提供至所述第K级移位寄存器单元的第二节点，M

所述第K级移位寄存器单元的第二信号端与第K+N级移位寄存器单元的第二节点连接，以使所述第K级移位寄存器单元在输出P个扫描信号后，所述第K级移位寄存器单元的第一复位模块响应所述第K级移位寄存器单元的第二信号端的信号将所述第K级移位寄存器单元的第三信号端的信号提供至所述第K级移位寄存器单元的第一节点，(P‑1)*T+T/2≤N

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述电路还包括：

多个选择单元，其中第K选择单元用于选择所述第K级移位寄存器单元的第二信号端与任一K级复位寄存器单元的第二节点连接，以使所述第K级移位寄存器单元一帧内输出相应数量的扫描信号，其中，所述K级复位寄存器单元为级数为K+N的移位寄存器单元。

8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第K选择单元包括：多个晶体管，所述晶体管的控制端与选择信号端连接，所述晶体管的第一端与所述第K级移位寄存器单元中第二信号端连接，所述晶体管的第二端与所述K级复位寄存器单元的第二节点一一对应连接，用于响应所述选择信号端的信号而导通，以使所述第K级移位寄存器单元的第二信号端与相应的K级复位寄存器单元的第二节点连接。

9.一种显示面板，其特征在于，包括像素电路、源极驱动电路及权利要求6‑8任一项所述的栅极驱动电路，所述移位寄存器单元的第二节点与所述像素电路中对应的扫描线连接；所述像素电路为DRD双栅结构，且同一行中连接至同一数据线的两个像素单元对称布置于所述数据线的两侧；每个所述像素单元的极性与其相邻的所述像素单元的极性相反。

说明书

移位寄存器单元、栅极驱动电路、显示面板

技术领域

[0001] 本申请涉及显示电路技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路、显示面板。

背景技术

[0002] 由于液晶显示器具有低辐射、体积小及低耗能等优点，已逐渐取代传统的阴极射线管显示器，因而被广泛地应用在笔记本电脑、个人数字助理、平面电视、或移动电话等信息产品上。传统液晶显示器的方式是利用外部栅极驱动晶片来驱动面板上的像素以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将移位寄存器单元结构直接制作于显示面板上，即通过包括多个移位寄存器单元的移位寄存器电路向多行像素提供扫描信号。

[0003] 目前，常采用包括多个级联的移位寄存器单元的移位寄存器电路向不同行的像素提供扫描信号。当移位寄存器单元输出的扫描信号为高电平时，连接到扫描线上的TFT打开，对像素进行充电，使像素电压等于数据电压，以保证显示正确的灰阶。图1为液晶显示面板错误充电的示意图。如图1所示，扫描信号和数据信号可能存在行间差异，数据线电压在扫描信号周期内极性不同(+‑或者‑+)，预充电和充电起到电压相抵作用，会导致像素产生1个预充错误，显示为竖纹，影响显示质量。

发明内容

[0004] 本申请的实施例提供了一种移位寄存器单元、栅极驱动电路、显示面板，应用该移位寄存器单元的栅极驱动电路及应用该栅极驱动电路的显示面板可以在一帧内输出多个扫描信号，使得像素电路能够实现预充，充电更加充分，提高显示质量。

[0005] 本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。

[0006] 根据本申请实施例的第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：

[0007] 第一上拉模块，连接第一信号端、第一节点，用于响应所述第一信号端的信号将所述第一信号端的信号提供至所述第一节点；

[0008] 第一复位模块，连接第二信号端、第一节点、第三信号端，用于响应所述第二信号端的信号将所述第三信号端的信号提供至所述第一节点；

[0009] 第一输出模块，连接所述第一节点、第二节点、时钟信号端，用于响应所述第一节点的信号将所述时钟信号端的信号提供至所述第二节点；

[0010] 第一下拉模块，连接所述第一节点、所述第二节点、第三节点、所述第三信号端，用于响应所述第一节点的信号将所述第三信号端的信号提供至所述第三节点，以及响应所述第三节点的信号将所述第三信号端的信号提供至所述第一节点和所述第二节点；

[0011] 其中，所述移位寄存器单元在输出阶段时，所述第一输出模块响应所述第一节点的信号将所述时钟信号端的信号提供至所述第二节点，所述第二节点在输出P个扫描信号后，所述第一复位模块响应所述第二信号端的信号将所述第三信号端的信号提供至所述第一节点，P≥1。

[0012] 在本申请的一些实施例中，基于上述方案，所述移位寄存器单元在一帧内输出P个扫描信号，且所述P个扫描信号内数据电压的极性相同，以使所述移位寄存器单元对应的像素在一帧的前P‑1个扫描信号内预充电，在第P个扫描信号内充电。

[0013] 在本申请的一些实施例中，基于上述方案，所述第一上拉模块包括第一开关元件，所述第一复位模块包括第二开关元件，所述第一输出模块包括第三开关元件，所述第一下拉模块包括第四开关元件、第五开关元件以及第六开关元件；其中，第一开关元件，用于响应所述第一信号端的信号而导通，以将所述第一信号端的信号提供至第一节点；

[0014] 第二开关元件，用于响应第二信号端的信号而导通，以将所述第二信号端的信号提供至所述第一节点；

[0015] 第三开关元件，用于响应所述第一节点的信号而导通，以将所述时钟信号端的信号提供至所述第二节点；

[0016] 第四开关元件，用于响应所述第三节点的信号而导通，以将所述第三信号端的信号提供至所述第一节点；

[0017] 第五开关元件，用于响应所述第三节点的信号而导通，以将所述第三信号端的信号提供至所述第二节点；

[0018] 第六开关元件，用于响应所述第一节点的信号而导通，以将所述第三信号端的信号提供至所述第三节点。

[0019] 在本申请的一些实施例中，基于上述方案，所述移位寄存器单元还包括：

[0020] 第一充电模块，与第四信号端、第五信号端、所述第一节点、所述第三节点连接，用于响应所述第四信号端的信号将所述第四信号端的信号提供至所述第三节点，以及响应所述第五信号端的信号、所述第一节点的信号将所述第三信号端的信号提供至所述第三节点；

[0021] 第二复位模块，与复位端、所述第一节点、所述第三信号端连接，用于响应所述复位端的信号将所述第三信号端的信号提供至所述第一节点；

[0022] 第二输出模块，与所述第一节点、所述时钟信号端、输出端连接，用于响应所述第一节点的信号将所述时钟信号端的信号提供至所述输出端；

[0023] 第二下拉模块，与所述第一节点、所述第二节点、所述输出端、所述第三信号端、第六信号端、第七信号端连接，用于响应所述第三节点的信号将所述第七信号端的信号提供至所述输出端，响应所述第六信号端的信号将所述第三信号端的信号提供至所述第二节点，响应所述第六信号端的信号将所述第七信号端的信号提供至所述输出端，以及响应所述第六信号端的信号将所述第三信号端的信号提供至所述第一节点；

[0024] 第三复位模块，与所述第三节点、所述第三信号端、第八信号端连接，用于响应所述第八信号端的信号将所述第三信号端的信号提供至所述第三节点。

[0025] 在本申请的一些实施例中，基于上述方案，所述第一充电模块包括：

[0026] 第七开关元件，用于响应所述第四信号端的信号而导通，以将所述第四信号端的信号提供至第四节点；

[0027] 第八开关元件，用于响应所述第四节点的信号而导通，以将所述第四节点的信号提供至所述第三节点；

[0028] 第九开关元件，用于响应所述第五信号端的信号而导通，以将所述第三信号端的信号提供至所述第四节点；

[0029] 第十开关元件，用于响应所述第一节点的信号而导通，以将所述第三信号端的信号提供至所述第四节点。

[0030] 在本申请的一些实施例中，基于上述方案，所述第二下拉模块包括：

[0031] 第一电容，第一端与所述第一节点连接，第二端与所述输出端连接；

[0032] 第十一开关元件，用于响应所述第三节点的信号而导通，以将所述第七信号端的信号提供至所述输出端；

[0033] 第十二开关元件，用于响应所述第六信号端的信号将所述第三信号端的信号提供至所述第二节点；

[0034] 第十三开关元件，用于响应所述第六信号端的信号将所述第七信号端的信号提供至所述输出端；

[0035] 第十四开关元件，用于响应所述第六信号端的信号将所述第三信号端的信号提供至所述第一节点。

[0036] 根据本申请实施例的第二方面，提供了一种栅极驱动电路，包括上述第一方面所述的移位寄存器单元，所述多个移位寄存器单元级联；其中，

[0037] 第K级移位寄存器单元的时钟信号端与第K+T级移位寄存器单元的时钟信号端连接，K>1，T＝2*Q，Q≥2；

[0038] 所述第K级移位寄存器单元的第一信号端与第M级移位寄存器单元的第二节点连接，以使所述第K级移位寄存器单元在输出阶段时，所述第K级移位寄存器单元的第一输出模块响应所述第K级移位寄存器单元的第一节点的信号将所述第K级移位寄存器单元的时钟信号端的信号提供至所述第K级移位寄存器单元的第二节点，M

[0039] 所述第K级移位寄存器单元的第二信号端与第K+N级移位寄存器单元的第二节点连接，以使所述第K级移位寄存器单元在输出P个扫描信号后，所述第K级移位寄存器单元的第一复位模块响应所述第K级移位寄存器单元的第二信号端的信号将所述第K级移位寄存器单元的第三信号端的信号提供至所述第K级移位寄存器单元的第一节点，(P‑1)*T+T/2≤N

[0040] 在本申请的一些实施例中，基于上述方案，所述电路还包括：

[0041] 多个选择单元，其中第K选择单元用于选择所述第K级移位寄存器单元的第二信号端与任一K级复位寄存器单元的第二节点连接，以使所述第K级移位寄存器单元一帧内输出相应数量的扫描信号，其中，所述K级复位寄存器单元为级数为K+N的移位寄存器单元。

[0042] 在本申请的一些实施例中，基于上述方案，所述第K选择单元包括：

[0043] 多个晶体管，所述晶体管的控制端与选择信号端连接，所述晶体管的第一端与所述第K级移位寄存器单元中第二信号端连接，所述晶体管的第二端与所述K级复位寄存器单元的第二节点一一对应连接，用于响应所述选择信号端的信号而导通，以使所述第K级移位寄存器单元的第二信号端与相应的K级复位寄存器单元的第二节点连接。

[0044] 根据本申请实施例的第三方面，提供了一种显示面板，包括像素电路、源极驱动电路和上述第二方面所述的栅极驱动电路，所述移位寄存器单元的第二节点与所述像素电路中对应的扫描线连接；所述像素电路为DRD双栅结构，且同一行中连接至同一数据线的两个像素单元对称布置于数据线两侧；每个所述像素单元的极性与其相邻的所述像素单元的极性相反。

[0045] 本申请实施例的移位寄存器单元可以在一帧内输出多个扫描信号，使得像素电路充电更加充分，提高显示质量。

[0046] 应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

[0047] 此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0048] 图1为DRD液晶显示面板错误充电的示意图。

[0049] 图2‑A为本申请实施例提供的移位寄存器单元应用于传统点反转产品的充电示意图。

[0050] 图2‑B为本申请实施例提供的移位寄存器单元应用于DRD双栅结构的极性点反转产品的充电示意图。

[0051] 图3为本申请实施例提供的实施例一移位寄存器单元的结构示意图。

[0052] 图4为图3所示的移位寄存器电路的一种驱动时序及信号波形图。

[0053] 图5为本申请实施例提供的实施例二移位寄存器单元的结构示意图。

[0054] 图6为图5所示的移位寄存器电路的一种驱动时序及信号波形图。

[0055] 图7为本申请实施例提供的实施例三栅极驱动电路的结构示意图。

[0056] 图8为本申请实施例提供的实施例四栅极驱动电路的结构示意图。

[0057] 图9为本申请实施例提供的实施例五栅极驱动电路的结构示意图。

[0058] 图10为本申请实施例提供的实施例四显示面板的结构示意图。

[0059] 附图标记说明：

[0060] 110：第一上拉模块

[0061] 120：第一复位模块

[0062] 130：第一输出模块

[0063] 140：第一下拉模块

[0064] 150：第一充电模块

[0065] 160：第二复位模块

[0066] 170：第二输出模块

[0067] 180：第二下拉模块

[0068] 190：第三复位模块

[0069] S1至S17：第一开关元件至第十七开关元件

[0070] S18至S20：第十七晶体管至第二十晶体管

[0071] INPUT：第一信号端

[0072] FEED：第二信号端

[0073] VGL1：第三信号端

[0074] VDD_E：第四信号端

[0075] Q:第五信号端

[0076] QB:第六信号端

[0077] VGL2:第七信号端

[0078] CARRY:第八信号端

[0079] RESET：复位端

[0080] CLK：时钟信号端

[0081] N1：第一节点

[0082] N2：第二节点

[0083] N3：第三节点

[0084] N4：第四节点

[0085] GOUT：输出信号端

[0086] C1：第一电容

具体实施方式

[0087] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

[0088] 此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本申请的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本申请的各方面。

[0089] 附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

[0090] 附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

[0091] 在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

[0092] 本申请实施例提供了一种移位寄存器单元，该移位寄存器单元可以包括：第一上拉模块110、第一复位模块120、第一输出模块130、第一下拉模块140，其中：

[0093] 第一上拉模块110，连接第一信号端INPUT、第一节点N1，用于响应所述第一信号端INPUT的信号将所述第一信号端INPUT的信号提供至所述第一节点N1；

[0094] 第一复位模块120，连接第二信号端FEED、第一节点N1、第三信号端VGL1，用于响应所述第二信号端FEED的信号将所述第三信号端VGL1的信号提供至所述第一节点N1；

[0095] 第一输出模块130，连接所述第一节点N1、第二节点N2、时钟信号端CLK，用于响应所述第一节点N1的信号将所述时钟信号端CLK的信号提供至所述第二节点N2；

[0096] 第一下拉模块140，连接所述第一节点N1、所述第二节点N2、第三节点N3、所述第三信号端VGL1，用于响应所述第一节点N1的信号将所述第三信号端VGL1的信号提供至所述第三节点N3，以及响应所述第三节点N3的信号将所述第三信号端VGL1的信号提供至所述第一节点N1和所述第二节点N2；

[0097] 其中，所述移位寄存器单元在输出阶段时，所述第一输出模块110响应所述第一节点N1的信号将所述时钟信号端CLK的信号提供至所述第二节点N2，所述第二节点N2在输出P个扫描信号后，所述第一复位模块120响应所述第二信号端FEED的信号将所述第三信号端VGL1的信号提供至所述第一节点N1，P≥1。

[0098] 所述移位寄存器单元与像素电路中一行扫描线对应，用于驱动与该行扫描线连接的像素单元，所述移位寄存器单元在一帧内输出P个扫描信号，且所述P个扫描信号内数据电压的极性相同，以使所述移位寄存器单元对应的像素单元在一帧的前P‑1个扫描信号内预充电，在第P个扫描信号内充电。

[0099] 需要说明的是，为了实现像素单元的预充电功能，移位寄存器单元可以在一帧内输出多个扫描信号(P＝2、3、4……)，在一较佳的实施例中P取值为2，即移位寄存器单元在一帧中输出2个扫描信号，像素单元在第一个扫描信号内预充电，在第二个扫描信号内充电，使得像素具有预充的效果，使像素充电更充分，显示效果更佳。

[0100] 需要说明的是，本申请应用于数据电压的反转与移位寄存器单元的扫描信号相匹配的显示面板，如传统结构或者DRD双栅结构的点反转显示面板。应用于传统结构的显示面板时，所述移位寄存器单元的数量与像素电路中像素单元的行数相同，应用于DRD双栅的显示面板时，所述移位寄存器单元的数量是像素电路中像素单元的行数的两倍。图2‑A和2‑B分别为本申请实施例提供的移位寄存器单元应用于传统极性点反转显示面板和DRD双栅结构的极性点反转显示面板的充电示意图。传统点反转显示面板的数据电压为+‑+‑+‑，DRD双栅结构的极性点反转显示面板的数据电压为++‑‑++‑‑，如图2‑A和2‑B所示，Data表示数据电压，Gate表示移位寄存器单元的第二节点输出的信号，移位寄存器单元输出的2个扫描信号，在扫描信号内数据电压均为正或者负，那么像素在第一个扫描信号内预充电，在第二个扫描信号内充电，使像素充电更充分。本申请只需要通过控制第一信号端和第二信号端输入信号的时序，从而控制第一输出单元在一帧内输出多个时钟信号高电平，即实现在一帧内输出多个扫描信号。

[0101] 下面，以实施例一和实施例二对上述移位寄存器单元中的各模块的具体结构和连接方式进行详细的说明。

[0102] 实施例一：如图3所示，该移位寄存器单元可以包括：第一上拉模块110、第一复位模块120、第一输出模块130、第一下拉模块140，其中：

[0103] 所述第一上拉模块110可以包括：

[0104] 第一开关元件S1，用于响应所述第一信号端IUPUT的信号而导通，以将所述第一信号端IUPUT的信号提供至第一节点N1；

[0105] 第一复位模块120可以包括：

[0106] 第二开关元件S2，用于响应第二信号端FEED的信号而导通，以将所述第二信号端FEED的信号提供至所述第一节点N1；

[0107] 第一输出模块130可以包括：

[0108] 第三开关元件S3，用于响应所述第一节点N1的信号而导通，以将所述时钟信号端CLK的信号提供至所述第二节点N2；

[0109] 第一下拉模块140可以包括：

[0110] 第四开关元件S4，用于响应所述第三节点N3的信号而导通，以将所述第三信号端VGL1的信号提供至所述第一节点N1；

[0111] 第五开关元件S5，用于响应所述第三节点N3的信号而导通，以将所述第三信号端VGL1的信号提供至所述第二节点N2；

[0112] 第六开关元件S6，用于响应所述第一节点N1的信号而导通，以将所述第三信号端VGL1的信号提供至所述第三节点N3。

[0113] 在本示例性实施例中，所述第一开关元件至第六开关元件(S1～S6)可以分别对应第一开关晶体管至第六开关晶体管，每一个开关晶体管均具有控制端、第一端、第二端。具体的，各开关晶体管的控制端可以为栅极、第一端可以为源极、第二端可以为漏极；或者各开关晶体管的控制端可以栅极、第一端可以为漏极、第二端可以为源极。此外，各开关晶体管可以为增强型晶体管或者耗尽型晶体管，本示例性实施例对此不作特殊限定。另外，各开关晶体管可以为N型晶体管或者P型晶体管本示例性实施例对此不作特殊限定。

[0114] 下面以所有开关元件均为N型薄膜晶体管为例，结合图3中的驱动时序图对图3中的移位寄存器单元的工作过程进行说明。由于开关元件均为N型薄膜晶体管，因此，所有开关元件的导通信号均为高电平信号，所有开关元件的关断信号均为低电平信号。本示例实施中时钟信号端CLK的信号高电平的占空比小于50％。第三信号端VGL1的信号为持续低电平信号。

[0115] 第一时段T1：第一信号端INPUT的信号先为高电平，后为低电平，时钟信号端CLK的信号、第二信号端FEED的信号均为低电平，第一开关元件S1在第一信号端INPUT的信号作用下导通，将第一信号端INPUT的信号提供至第一节点N1，第一节点N1为高电平。第四开关元件S4在第一节点N1的作用下导通，将第三信号端VGL1的信号提供至第三节点N3，第三节点N3的信号为低电平。第五开关元件S5和第六开关元件S6在第三节点N3的信号的作用下关断。此时，第三开关元件S3在第一节点N1的作用下导通，以使第二节点N2输出的扫描信号为时钟信号端CLK的信号，即高电平。需要说明的是，第一节点N1和第三节点N3的电压相互扼制，当第一节点N1的电平为高电平时下拉第三节点N3的电平，同理，当第三节点N3的电平为高电平时下拉第一节点N1的电平。

[0116] 第二时段T2：时钟信号端CLK的信号均为高电平，第二信号端FEED的信号为低电平。此时，第一开关元件S1在第一信号端INPUT的信号作用下导通，将第一信号端INPUT的信号提供至第一节点N1，第一节点N1为高电平。第二开关元件S2在第二信号端FEED的信号作用下关断，第四开关元件S4在第一节点N1的作用下导通，将第三信号端VGL1的信号提供至第三节点N3，第三节点N3的信号为低电平。第五开关元件S5和第六开关元件S6在第三节点N3的信号的作用下关断。此时，第三开关元件S3在第一节点N1的作用下导通，以使第二节点N2输出的扫描信号为时钟信号端CLK的信号，即高电平。

[0117] 第三时段T3：第二信号端FEED的信号、第三节点的信号均为高电平，第一开关元件S1在第二信号端FEED的信号作用下导通，将第三信号端VGL1的信号提供至第一节点N1，第一节点N1的信号为低电平。第三开关元件S3在第一节点N1的作用下关断。第五开关元件S5和第六开关元件S6在第三节点N3的信号的作用下导通，将第三信号端VGL1的信号提供至第二节点N2，此时第二节点N2输出信号为第三信号端VGL1的信号，即低电平。

[0118] 第四时段T4：第一信号端INPUT的信号先为高电平，后为低电平，第二信号端FEED的信号为低电平。第一开关元件S1在第一信号端INPUT的信号作用下导通，将第一信号端INPUT的信号提供至第一节点N1，第一节点N1为高电平。第四开关元件S4在第一节点N1的作用下导通，将第三信号端VGL1的信号提供至第三节点N3，第三节点N3的信号为低电平(第一节点N1下拉第三节点N3的信号)。第五开关元件S5和第六开关元件S6在第三节点N3的信号的作用下关断。此时，第三开关元件S3在第一节点N1的作用下导通，以使第二节点N2输出为时钟信号端CLK的信号，包含一个扫描信号。

[0119] 第五时段T5：第二信号端FEED的信号、第三节点的信号均为高电平，第一开关元件S1在第二信号端FEED的信号作用下导通，将第三信号端VGL1的信号提供至第一节点N1，第一节点N1的信号为低电平。第三开关元件S3在第一节点N1的作用下关断。第五开关元件S5和第六开关元件S6在第三节点N3的信号的作用下导通，将第三信号端VGL1的信号提供至第二节点N2，此时第二节点N2输出信号为第三信号端VGL1的信号，即低电平。

[0120] 如图3所示，在时钟信号端CLK的信号的高电平来临前，移位寄存器单元的第一节点N1在第一信号端INPUT的信号的作用下为高电平，以使第二节点N2输出时钟信号端CLK的信号即扫描信号，在第二节点N2输出2个扫描信号后，移位寄存器单元的第一节点N1在第二信号端FEED的信号的作用下为低电平，以使第二节点N2输出第三信号端VGL1的信号，即在移位寄存器输出下一帧扫描信号前，将第一节点N1复位。

[0121] 本实施例移位寄存器单元可以通过在各个信号端的信号控制下，在一帧中，第二节点N2输出多个扫描信号后对进行复位清零，从而输出多个扫描信号，使像素电路充电更充分。

[0122] 实施例二：如图4所示，该移位寄存器单元在实施例一的基础上还可以包括：第一充电模块150、第二复位模块160、第二输出模块170、第二下拉模块180、第三复位模块190；其中

[0123] 第一充电模块150，与第四信号端VDD_E、第五信号端Q、所述第一节点N1、所述第三节点N3连接，用于响应所述第四信号端VDD_E的信号将所述第四信号端VDD_E的信号提供至所述第三节点N3，以及响应所述第五信号端Q的信号、所述第一节点N1的信号将所述第三信号端VGL1的信号提供至所述第三节点N3，即第一充电模块150通过第四信号端VDD_E为第三节点N3充电，提供电压。

[0124] 第二复位模块160，与复位端RESET、所述第一节点N1、所述第三信号端VGL1连接，用于响应所述复位端RESET的信号将所述第三信号端VGL1的信号提供至所述第一节点N1，即第二复位模块160将第一节点N1的信号在下一帧复位清零。

[0125] 第二输出模块170，与所述第一节点N1、所述时钟信号端CLK、输出端GOUT连接，用于响应所述第一节点N1的信号将所述时钟信号端CLK的信号提供至所述输出端GOUT，即第二输出模块170通过输出端GOUT输出时钟信号端CLK的信号作为扫描信号。

[0126] 第二下拉模块180，与所述第一节点N1、所述第二节点N2、所述输出端GOUT、所述第三信号端VGL1、第六信号端QB、第七信号端VGL2连接，用于响应所述第三节点N3的信号将所述第七信号端VGL2的信号提供至所述输出端GOUT，响应所述第六信号端QB的信号将所述第三信号端VGL1的信号提供至所述第二节点N2，响应所述第六信号端QB的信号将所述第七信号端VGL2的信号提供至所述输出端GOUT，以及响应所述第六信号端QB的信号将所述第三信号端VGL1的信号提供至所述第一节点N1。

[0127] 第三复位模块190，与所述第三节点N3、所述第三信号端VGL1、第八信号端CARRY连接，用于响应所述第八信号端的信号将所述第三信号端VGL1的信号提供至所述第三节点N3；即第三复位模块190通过第八信号端CARRY的信号将第三节点N3的信号在下一帧复位清零。

[0128] 所述第一充电模块150可以包括：

[0129] 第七开关元件S7，用于响应所述第四信号端VDD_E的信号而导通，以将所述第四信号端VDD_E的信号提供至第四节点N4；

[0130] 第八开关元件S8，用于响应所述第四节点N4的信号而导通，以将所述第四节点N4的信号提供至所述第三节点N3；

[0131] 第九开关元件S9，用于响应所述第五信号端Q的信号而导通，以将所述第三信号端VGL1的信号提供至所述第四节点N4；

[0132] 第十开关元件S10，用于响应所述第一节点N1的信号而导通，以将所述第三信号端VGL1的信号提供至所述第四节点N4。

[0133] 所述第二复位模块160可以包括：

[0134] 第十五开关元件S15，用于响应所述复位端RESET的信号将所述第三信号端VGL1的信号提供至所述第一节点N1。

[0135] 所述第二输出模块170可以包括：

[0136] 第十六开关元件S16，用于响应所述第一节点N1的信号将所述时钟信号端CLK的信号提供至所述输出端GOUT；

[0137] 所述第二下拉模块180可以包括：

[0138] 第一电容C1，第一端与所述第一节点N1连接，第二端与所述输出端GOUT连接；

[0139] 第十一开关元件S11，用于响应所述第三节点N3的信号而导通，以将所述第七信号端VGL2的信号提供至所述输出端GOUT；

[0140] 第十二开关元件S12，用于响应所述第六信号端QB的信号将所述第三信号端VGL1的信号提供至所述第二节点N2；

[0141] 第十三开关元件S13，用于响应所述第六信号端QB的信号将所述第七信号端VGL2的信号提供至所述输出端GOUT；

[0142] 第十四开关元件S14，用于响应所述第六信号端的信号将所述第三信号端的信号提供至所述第一节点。

[0143] 第三复位模块190可以包括：

[0144] 第十七开关元件S17，用于响应所述第八信号端的信号将所述第三信号端VGL1的信号提供至所述第三节点N3。

[0145] 在本示例性实施例中，所述第一开关元件至第十六开关元件(S1～S17)可以分别对应第一开关晶体管至第十开关晶体管，每一个开关晶体管均具有控制端、第一端、第二端。具体的，各开关晶体管的控制端可以为栅极、第一端可以为源极、第二端可以为漏极；或者各开关晶体管的控制端可以栅极、第一端可以为漏极、第二端可以为源极。此外，各开关晶体管可以为增强型晶体管或者耗尽型晶体管，本示例性实施例对此不作特殊限定。另外，各开关晶体管可以为N型晶体管或者P型晶体管本示例性实施例对此不作特殊限定。

[0146] 下面以所有开关元件均为N型薄膜晶体管为例，结合图5中的驱动时序图对图4中的移位寄存器单元的工作过程进行说明。由于开关元件均为N型薄膜晶体管，因此，所有开关元件的导通信号均为高电平信号，所有开关元件的关断信号均为低电平信号。

[0147] 第四信号端VDD_E为的信号为低频翻转信号，第三信号端VGL1和第四信号端VGL2的信号为持续低电平信号。第五信号端Q的信号与第一节点N1的信号相差一个时钟周期。第六信号端QB的信号与第三节点N3的信号相差一个时钟周期。第八信号端CARRY的信号与第一信号端INPUT的信号波形相同。第一节点N1和第三节点N3的信号电压相互扼制。

[0148] 在第一时段t1：第一信号端INPUT的信号先为高电平，后为低电平，时钟信号端CLK的信号、第二信号端FEED的信号均为低电平，第一开关元件S1在第一信号端INPUT的信号作用下导通，将第一信号端INPUT的信号提供至第一节点N1，第一节点N1为高电平。第二开关元件S2、第四开关元件S4‑第九开关元件S9、第十一开关元件S11‑第十五开关元件S15、第十七开关元件S17关断。此时，第十六开关元件S16在第一节点N1的作用下导通，以使第二节点N2输出的为时钟信号端CLK的信号，即低电平。

[0149] 在第二时段t2：时钟信号端CLK的信号为高电平，由于第一电容C1的耦合作用，使得第一节点N1的信号的电压增加，从而使第十六开关元件S16开启更加充分，此时输出端GOUT输出时钟信号端CLK的信号的高电平，即第一个扫描信号。

[0150] 在第三时段t3：时钟信号端CLK的信号为低电平，由于第一电容C1的耦合作用，使得第一节点N1的信号的回落到高电平。此时第十六开关元件S16还是处于开启状态，输出端GOUT输出时钟信号端CLK的信号的低电平。

[0151] 在第四时段t4：与第一时段t1相同，第一电容C1的耦合作用，使得第一节点N1的信号的电压增加，从而使第十六开关元件S16开启更加充分，此时输出端GOUT输出时钟信号端CLK的信号的高电平，即第二个扫描信号。

[0152] 在第五时段t5：第二信号端FEED的信号为高电平，第一开关元件S1在第二信号端FEED的信号作用下导通，将第三信号端VGL1的信号提供至第一节点N1，第一节点N1的信号为低电平。第四信号端VDD_E的信号为高电平，第七开关元件S7和第八开关元件S8在第四信号端VDD_E的信号的作用下导通，将第四信号端VDD_E的信号提供至第三节点N3，使第三节点N3的信号为高电平。第十一开关元件S11在第三节点N3的信号作用下导通，将第七信号端VGL2的信号提供至输出端GOUT；同时通过复位端RESET信号将第一节点N1的信号在下一帧复位清零，通过第八信号端CARRY的信号将第三节点N3的信号在下一帧复位清零。

[0153] 本实施例移位寄存器单元可以通过在各个信号端的信号控制下，在一帧中，输出端GOUT输出多个扫描信号后对进行复位清零，从而输出多个扫描信号，使像素电路充电更充分。

[0154] 本申请还提供了一种栅极驱动电路，包括上述的移位寄存器单元，所述多个移位寄存器单元级联；其中，

[0155] 第K级移位寄存器单元的时钟信号端与第K+T级移位寄存器单元的时钟信号端连接，K>1，T＝2*Q，Q≥2；

[0156] 所述第K级移位寄存器单元的第一信号端与第M级移位寄存器单元的第二节点连接，以使所述第K级移位寄存器单元在输出阶段时，所述第K级移位寄存器单元的第一输出模块响应所述第K级移位寄存器单元的第一节点的信号将所述第K级移位寄存器单元的时钟信号端的信号提供至所述第K级移位寄存器单元的第二节点，M

[0157] 所述第K级移位寄存器单元的第二信号端与第K+N级移位寄存器单元的第二节点连接，以使所述第K级移位寄存器单元在输出P个扫描信号后，所述第K级移位寄存器单元的第一复位模块响应所述第K级移位寄存器单元的第二信号端的信号将所述第K级移位寄存器单元的第三信号端的信号提供至所述第K级移位寄存器单元的第一节点，(P‑1)*T+T/2≤N

[0158] 下面，以实施例三和实施例四对上述栅极驱动电路中的具体结构和连接方式进行详细的说明。

[0159] 实施例三：将实施例一中的移位寄存器单元级联组成本实施例的栅极驱动电路时，所述第K级移位寄存器单元的第一信号端INPUT与第M级移位寄存器单元的第二节点N2连接，M

[0160] 图7为本申请实施例提供的实施例三栅极驱动电路的结构示意图。该栅极驱动电路在一帧内输出2个扫描信号，栅极驱动电路中第K级移位寄存器单元与第K+8级移位寄存器单元的时钟信号端的信号相同，即T＝8。

[0161] 如图7所示，第5级移位寄存器单元的第一信号端INPUT可以与第1级移位寄存器单元的第二节点N2连接，第6级移位寄存器单元的第一信号端INPUT可以与第2级移位寄存器单元的第二节点N2连接，依次类推。第1级移位寄存器单元的第二信号端FEED与第13级移位寄存器单元的第二节点N2连接，第2级移位寄存器单元的第二信号端FEED与第14级移位寄存器单元的第二节点N2连接，依次类推。

[0162] 本实施例栅极驱动电路可以通过将移位寄存器单元级联，在一帧中，本级移位寄存器单元第二节点N2输出多个扫描信号后，通过后级移位寄存器单元的输出端对本级移位寄存器单元进行复位清零，从而输出多个扫描信号，使像素电路充电更充分，并且通过改变对本级移位寄存器单元进行复位清零的后级移位寄存器单元的级数，可以控制本级移位寄存器单元在一帧中输出不同数量的扫描信号。

[0163] 实施例四：将实施例二中的移位寄存器单元级联组成本实施例的栅极驱动电路时，所述第K级移位寄存器单元的第一信号端INPUT与第M级移位寄存器单元的第二节点N2连接，M

[0164] 图8为本申请实施例提供的实施例四栅极驱动电路的结构示意图。该栅极驱动电路在一帧内输出2个扫描信号，栅极驱动电路中第K级移位寄存器单元与第K+4级移位寄存器单元的时钟信号端的信号相同，即T＝4。

[0165] 第3级移位寄存器单元的第一信号端INPUT可以与第1级移位寄存器单元的第二节点N2连接，第4级移位寄存器单元的第一信号端INPUT可以与第2级移位寄存器单元的第二节点N2连接，依次类推。第1级移位寄存器单元的第二信号端FEED与第7级移位寄存器单元的输出端GOUT连接，第2级移位寄存器单元的第二信号端FEED与第8级移位寄存器单元的输出节点GOUT连接，依次类推。第1级移位寄存器单元的第五信号端Q与第2级移位寄存器单元的第一节点N1连接，第2级移位寄存器单元的第五信号端Q与第3级移位寄存器单元的第一节点N1连接，依次类推；第3级移位寄存器单元的第六信号端QB与第4级移位寄存器单元的第二节点N2连接，第4级移位寄存器单元的第六信号端QB与第5级移位寄存器单元的第二节点N2连接，依次类推；第5级移位寄存器单元的第八信号端CARRY与第3级移位寄存器单元的第二节点N2连接，第6级移位寄存器单元的第八信号端CARRY与第4级移位寄存器单元的第二节点N2连接，依次类推。

[0166] 本实施例栅极驱动电路可以通过将移位寄存器单元级联，在一帧中，本级移位寄存器单元第二节点N2输出多个扫描信号后，通过后级移位寄存器单元的输出端对本级移位寄存器单元进行复位清零，从而输出多个扫描信号，使像素电路充电更充分，并且通过改变对本级移位寄存器单元进行复位清零的后级移位寄存器单元的级数，可以控制本级移位寄存器单元在一帧中输出不同数量的扫描信号。

[0167] 实施例五：该栅极驱动电路在上述实施例的基础上还可以包括：多个选择单元，其中第K选择单元用于选择所述第K级移位寄存器单元的第二信号端与任一K级复位寄存器单元的第二节点连接，以使所述第K级移位寄存器单元一帧内输出相应数量的扫描信号，其中，所述K级复位寄存器单元为级数为K+N的移位寄存器单元。

[0168] 所述第K选择单元可以包括：

[0169] 多个晶体管，所述晶体管的控制端与选择信号端连接，所述晶体管的第一端与所述第K级移位寄存器单元中第二信号端连接，所述晶体管的第二端与所述K级复位寄存器单元的第二节点一一对应连接，用于响应所述选择信号端的信号而导通，以使所述第K级移位寄存器单元的第二信号端与相应的K级复位寄存器单元的第二节点连接。

[0170] 如图9所示，对于T＝4的栅极驱动电路，当选择线1为高电平，其他选择线为低电平时，第十八晶体管S18导通，使第3级移位寄存器单元的第二节点与第1级移位寄存器单元的第二信号端连接，移位寄存器单元在一帧内输出一个扫描信号，当选择线2为高电平，其他选择线为低电平时，第十九晶体管S19导通，使第7级移位寄存器单元的第二节点与第1级移位寄存器单元的第二信号端连接，移位寄存器单元在一帧内输出二个扫描信号。

[0171] 本实施例可以通过选择单元切换本级移位寄存器单元的第二信号端的连接节点，即对其进行复位清零的后级移位寄存器单元的级数，从而选择移位寄存器单元在一帧输出的扫描信号的个数，满足不同像素电路的充电需求。

[0172] 实施例六：本申请实施例还提供了一种显示面板，包括像素电路、源极驱动电路以及上述的栅极驱动电路，所述移位寄存器单元的第二节点与所述像素电路中对应的扫描线连接；所述像素电路为DRD双栅结构，且同一行中连接至同一数据线的两个像素单元对称布置于数据线两侧；每个所述像素单元的极性与其相邻的所述像素单元的极性相反。

[0173] 如图10所示，所述像素电路可以包括横纵交错的多条栅线(G1、G2、G3、G4……)和多条数据线(D1、D2、D3、D4……)，以及由相邻所述栅线和相邻所述数据线限定的多个像素单元：其中，所述栅线用于传输所述栅极驱动电路中各级移位寄存器电路提供的扫描信号，所述数据线用于传输源极驱动器提供的数据信号。其中每个像素单元的极性与其相邻的像素单元的极性相反，是指每个像素单元的极性与其上下左右相邻的像素单元的极性均相反，以此达到点反转的显示效果。像素电路采用双倍速率驱动(DRD)方法将数据线的数量相较于像素电路的列数减半的同时将栅极线的数量相较于像素电路的行数加倍。同一行中连接至同一数据线的两个像素单元对称布置于数据线的两侧，相较于采用长短手方案DRD产品(一个像素单元跨过其相邻像素连接至两者共用的数据线，架构局限导致像素开口率低)，像素的开口率更大，显示品质更加优质。源极驱动电路以极性点反转方式驱动所述像素电路，使得像素电路在一帧中每个像素单元与自己相邻的上、下、左、右的像素单元的极性不同，下一帧与当前帧形成互补。

[0174] 需要说明的是，对于本实施例中的显示面板，本级移位寄存器单元可以利用后级移位寄存器单元对其进行复位清零，从而在一帧内输出多个扫描信号，一帧输出扫描信号的个数可以结合像素电路的行数确定，例如对于4K显示面板，像素电路的行数为2160，本级移位寄存器单元可以在一帧内输出2‑5个扫描信号，如果本级移位寄存器单元在一帧内输出过多扫描信号，那么本级移位寄存器单元对应一行的像素单元的保持时间减少，该行像素单元在一帧内有比较长的时间显示前行像素单元的电位，响应显示效果。

[0175] 本申请提供的显示面板在采用极性点反转驱动方式时，实现预充电功能，避免出现竖纹，并且像素的开口率大，提升显示质量。本申请的显示面板可以包括手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

[0176] 应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

[0177] 此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

[0178] 本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。