存储器及其数据读写方法

摘要

本公开涉及一种存储器及其数据读写方法。在针对数据存储芯片的每次读/写操作中从/向数据存储模块读取/写入N位数据。数据处理模块每次对2N位写入数据进行第一数据处理；相应地，每次对2N位从数据存储模块读出的数据进行第二数据处理。在存储器与外部设备进行数据交换时，读取第一组N位数据和第二组N位数据，进行第二数据处理；通过第一组m个数据引脚，从外部设备接收第三组N位数据；通过第二组m个数据引脚，向外部设备传输第一组N位数据；对第三组N位数据和第二数据处理后的第二组N位数据进行第一数据处理，并写入数据存储模块。由此，在进行数据交换操作时，能够显著减少数据移动处理，减少所耗费的时间。

权利要求

1.一种存储器，包括至少一个数据存储芯片，每个数据存储芯片包括数据存储模块、数据处理模块和2m个数据引脚，m为正整数，其中，在针对数据存储芯片的每次读操作中从数据存储模块读取N位数据，并且/或者在针对数据存储芯片的每次写操作中向数据存储模块写入N位数据，N为正整数，数据处理模块以2N位数据为单次处理量对要写入数据存储模块的数据进行第一数据处理，并且/或者以2N位数据为单次处理量对从数据存储模块读出的数据进行第二数据处理，

其中，在所述存储器与外部设备进行数据交换时：从数据存储模块读取第一组N位数据和第二组N位数据，送入数据处理模块以进行第二数据处理；

通过所述2m个数据引脚中的第一组m个数据引脚，从所述外部设备接收第三组N位数据；

通过所述2m个数据引脚中的第二组m个数据引脚，向所述外部设备传输第一组N位数据；

由数据处理模块对第三组N位数据和第二数据处理后的第二组N位数据进行第一数据处理；

将第一数据处理后的第三组N位数据和第二组N位数据写入数据存储模块。

2.根据权利要求1所述的存储器，其中，所述数据存储芯片的数据位宽为m，用于构建所述数据存储芯片的管芯与用于构建数据位宽为2m的数据存储芯片的管芯相同，其中第一组m个数据引脚被初始配置为用于支持m位数据位宽的读和写操作，第二组m个数据引脚被初始配置为不使用，并且第二组m个数据引脚被重新配置以用于对外传输所述第一组N位数据。

3.根据权利要求1所述的存储器，其中，所述第一组N位数据和所述第二组N位数据是先前写入数据存储模块时一同进行第一数据处理的2N位数据。

4.根据权利要求1所述的存储器，其中，所述第一数据处理是纠错编码，所述第二数据处理是纠错解码，所述数据处理模块是片上纠错编解码模块。

5.一种混合存储器系统，包括第一存储器和第二存储器，第一存储器为根据权利要求1至4中任何一项所述的存储器，第一存储器与第二存储器之间进行数据交换操作。

6.根据权利要求5所述的混合存储器系统，其中，第一存储器的数据读写速度比第二存储器的数据读写速度快；并且/或者所述混合存储器系统用于服务器；并且/或者m=4；并且/或者

N=64。

7.根据权利要求5所述的混合存储器系统，其中，第一存储器为易失性存储器，第二存储器为非易失性存储器。

8.根据权利要求7所述的混合存储器系统，其中，第一存储器为双倍速率同步动态随机存储器DRAM，所述第二存储器为非易失性存储器NVM。

9.一种存储器数据读写方法，其中，所述存储器包括至少一个数据存储芯片，每个数据存储芯片包括数据存储模块、数据处理模块和2m个数据引脚，m为正整数，在针对数据存储芯片的每次读操作中从数据存储模块读取N位数据，并且/或者在针对数据存储芯片的每次写操作中向数据存储模块写入N位数据，N为正整数，数据处理模块以2N位数据为单次处理量对要写入数据存储模块的数据进行第一数据处理，并且/或者以2N位数据为单次处理量对从数据存储模块读出的数据进行第二数据处理，

该方法包括：

从数据存储模块读取第一组N位数据和第二组N位数据，送入数据处理模块以进行第二数据处理；

通过所述2m个数据引脚中的第一组m个数据引脚，从所述存储器外部接收第三组N位数据；

通过所述2m个数据引脚中的第二组m个数据引脚，向所述存储器外部传输第一组N位数据；

由数据处理模块对第三组N位数据和第二数据处理后的第二组N位数据进行第一数据处理；以及

将第一数据处理后的第三组N位数据和第二组N位数据写入数据存储模块。

10.一种在第一存储器和第二存储器之间交换数据的方法，其中，第一存储器包括至少一个数据存储芯片，每个数据存储芯片包括数据存储模块、数据处理模块和2m个数据引脚，m为正整数，在针对数据存储芯片的每次读操作中从数据存储模块读取N位数据，并且/或者在针对数据存储芯片的每次写操作中向数据存储模块写入N位数据，N为正整数，数据处理模块以2N位数据为单次处理量对要写入数据存储模块的数据进行第一数据处理，并且/或者以2N位数据为单次处理量对从数据存储模块读出的数据进行第二数据处理，

该方法包括：

从第一存储器的数据存储芯片的数据存储模块读取第一组N位数据和第二组N位数据，送入所述数据存储芯片上的数据处理模块以进行第二数据处理；

通过所述2m个数据引脚中的第一组m个数据引脚，获取来自第二存储器的第三组N位数据；

通过所述2m个数据引脚中的第二组m个数据引脚，对外传输第一组N位数据，以便写入第二存储器；

由第一存储器的数据存储芯片的数据处理模块对第三组N位数据和第二数据处理后的第二组N位数据进行第一数据处理；以及将第一数据处理后的第三组N位数据和第二组N位数写入第一存储器的数据存储芯片的数据存储模块。

11.根据权利要求9或10所述的方法，其中，所述第一组N位数据和所述第二组N位数据是先前写入数据存储模块时一同进行第一数据处理的2N位数据。

12.根据权利要求9或10所述的方法，其中，所述数据存储芯片的数据位宽为m，用于构建所述数据存储芯片的管芯与用于构建数据位宽为2m的数据存储芯片的管芯相同，其中第一组m个数据引脚被初始配置为用于支持m位数据位宽的读和写操作，第二组m个数据引脚被初始配置为不使用，该方法还包括：配置第二组m个数据引脚以用于对外传输所述第一组N位数据。

说明书

存储器及其数据读写方法

技术领域

[0001] 本公开涉及数据存储技术，特别涉及存储器的数据读写技术。

背景技术

[0002] 计算机系统的计算结果和服务信息临时保存在内存中，这些数据在系统掉电后将丢失，甚至能引起整个系统的崩溃。

[0003] 新兴的非易失性存储器（NVM），如电阻式随机存取存储器（ReRAM）、相变存储器（PCM）和闪存，展现了更高位密度和在断电后仍然能够保持数据的优势。然而，NVM往往受限
于它们较高的访问延迟和较差的耐久性能。

[0004] 易失性存储器如动态随机存取存储器（DRAM）则相反，展现了较低延迟和几乎无限的耐久性能。但是易失性存储器却具有有限的容量，且在断电后难以保持数据。

[0005] 因此，结合非易失性存储器技术和易失性存储器技术的混合存储器系统非常有希望提供在容量、断电保持、延迟、耐久性能方面提升的综合性能。

[0006] 例如，新提出的非易失性双列直插式存储模块（NVDIMM），结合DRAM和NVM技术，可以解决系统异常掉电情况下，内存数据的保存工作，并且能够在系统恢复正常运行后，继续
之前的工作。

[0007] 目前，采用混合存储器系统的主要方案主要有两种。一种方案使用DRAM作为缓存，而使用NVM作为主存储器。另一种方案使用DRAM和NVM作为平坦地址空间存储器系统。

[0008] 然而，两种方案都会要求DRAM和NVM之间的数据交换移动。

[0009] 具体说来，对于使用DRAM作为缓存（例如页面缓存）的第一种方案，缓存替换要求将旧的缓存页面从DRAM中剔除，而将新的页面提取到DRAM中，由此引发需要依次实施的读
和写处理。

[0010] 而对于平坦地址空间方案，系统需要将热点页面移动到数据读写速度较快的DRAM，而将冷门页面移动到数据读写速度较慢的NVM。因此，同样会引发交换页面的系列处
理。

[0011] 这种数据交换移动需要耗费一定的读写操作时间。

[0012] 更重要的是，在DRAM和NVM之间的缓存替换/页面交换处理中，DRAM被阻塞，从而延长了存储器响应时间，并且降低了存储器带宽。

[0013] 因此，仍然需要一种改进的数据存储方案。

发明内容

[0014] 本公开要解决的一个技术问题是提供一种能够简化存储器的数据读写过程的数据存储方案。

[0015] 根据本公开的第一个方面，提供了一种存储器，包括至少一个数据存储芯片，每个数据存储芯片包括数据存储模块、数据处理模块和2m个数据引脚，m为正整数。在针对数据
存储芯片的每次读操作中从数据存储模块读取N位数据，并且/或者在针对数据存储芯片的
每次写操作中向数据存储模块写入N位数据，N为正整数。数据处理模块以2N位数据为单次
处理量对要写入数据存储模块的数据进行第一数据处理，并且/或者以2N位数据为单次处
理量对从数据存储模块读出的数据进行第二数据处理。在存储器与外部设备进行数据交换
时：从数据存储模块读取第一组N位数据和第二组N位数据，送入数据处理模块以进行第二
数据处理；通过2m个数据引脚中的第一组m个数据引脚，从外部设备接收第三组N位数据；通
过2m个数据引脚中的第二组m个数据引脚，向外部设备传输第一组N位数据；由数据处理模
块对第三组N位数据和第二数据处理后的第二组N位数据进行第一数据处理；以及将第一数
据处理后的第三组N位数据和第二组N位数据写入数据存储模块。

[0016] 可选地，数据存储芯片的数据位宽为m，用于构建数据存储芯片的管芯与用于构建数据位宽为2m的数据存储芯片的管芯相同，其中第一组m个数据引脚被初始配置为用于支
持m位数据位宽的读和写操作，第二组m个数据引脚被初始配置为不使用，并且第二组m个数
据引脚被重新配置以用于对外传输第一组N位数据。

[0017] 可选地，第一组N位数据和第二组N位数据是先前写入数据存储模块时一同进行第一数据处理的2N位数据。

[0018] 可选地，第一数据处理是纠错编码，第二数据处理是纠错解码，数据处理模块是片上纠错编解码模块。

[0019] 一种混合存储器系统，包括第一存储器和第二存储器，第一存储器为上述第一方面的存储器，第一存储器与第二存储器之间进行数据交换操作。

[0020] 可选地，第一存储器的数据读写速度比第二存储器的数据读写速度快。

[0021] 可选地，第一存储器为易失性存储器，第二存储器为非易失性存储器。

[0022] 可选地，第一存储器为双倍速率同步动态随机存储器DRAM，第二存储器为非易失性存储器NVM。

[0023] 可选地，混合存储器系统用于服务器。

[0024] 可选地，m=4。

[0025] 可选地，N=64。

[0026] 根据本公开的第二个方面，提供了一种存储器数据读写方法。存储器包括至少一个数据存储芯片，每个数据存储芯片包括数据存储模块、数据处理模块和2m个数据引脚，m
为正整数。在针对数据存储芯片的每次读操作中从数据存储模块读取N位数据，并且/或者
在针对数据存储芯片的每次写操作中向数据存储模块写入N位数据，N为正整数。数据处理
模块以2N位数据为单次处理量对要写入数据存储模块的数据进行第一数据处理，并且/或
者以2N位数据为单次处理量对从数据存储模块读出的数据进行第二数据处理。该方法包
括：从数据存储模块读取第一组N位数据和第二组N位数据，送入数据处理模块以进行第二
数据处理；通过2m个数据引脚中的第一组m个数据引脚，从存储器外部接收第三组N位数据；
通过2m个数据引脚中的第二组m个数据引脚，向存储器外部传输第一组N位数据；由数据处
理模块对第三组N位数据和第二数据处理后的第二组N位数据进行第一数据处理；以及将第
一数据处理后的第三组N位数据和第二组N位数据写入数据存储模块。

[0027] 根据本公开的第三个方面一种在第一存储器和第二存储器之间交换数据的方法，其中，第一存储器包括至少一个数据存储芯片，每个数据存储芯片包括数据存储模块、数据
处理模块和2m个数据引脚，m为正整数，在针对数据存储芯片的每次读操作中从数据存储模
块读取N位数据，并且/或者在针对数据存储芯片的每次写操作中向数据存储模块写入N位
数据，N为正整数，数据处理模块以2N位数据为单次处理量对要写入数据存储模块的数据进
行第一数据处理，并且/或者以2N位数据为单次处理量对从数据存储模块读出的数据进行
第二数据处理，该方法包括：从第一存储器的数据存储芯片的数据存储模块读取第一组N位
数据和第二组N位数据，送入数据存储芯片上的数据处理模块以进行第二数据处理；通过2m
个数据引脚中的第一组m个数据引脚，获取来自第二存储器的第三组N位数据；通过2m个数
据引脚中的第二组m个数据引脚，对外传输第一组N位数据，以便写入第二存储器；由第一存
储器的数据存储芯片的数据处理模块对第三组N位数据和第二数据处理后的第二组N位数
据进行第一数据处理；以及将第一数据处理后的第三组N位数据和第二组N位数写入第一存
储器的数据存储芯片的数据存储模块。

[0028] 可选地，第一组N位数据和第二组N位数据是先前写入数据存储模块时一同进行第一数据处理的2N位数据。

[0029] 可选地，数据存储芯片的数据位宽为m，用于构建数据存储芯片的管芯与用于构建数据位宽为2m的数据存储芯片的管芯相同。第一组m个数据引脚被初始配置为用于支持m位
数据位宽的读和写操作，第二组m个数据引脚被初始配置为不使用。该方法还可以包括：配
置第二组m个数据引脚以用于对外传输第一组N位数据。

[0030] 由此，通过本公开的技术方案，在对存储器上存储的数据进行数据交换操作时，能够显著减少数据移动处理，从而减少数据交换过程所耗费的时间。

附图说明

[0031] 通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号
通常代表相同部件。

[0032] 图1具有片上ECC编解码模块的DRAM数据存储芯片的数据读写示意图。

[0033] 图2是根据本公开具有片上ECC编解码模块的x4 DRAM数据存储芯片的数据读写示意图。

[0034] 图3是根据本公开的存储器的示意性框图。

[0035] 图4示出了根据本公开的存储器与外部设备进行数据交换的方法的流程图。

[0036] 图5是根据本公开的混合存储器系统的示意性框图。

具体实施方式

[0037] 下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方
式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的
范围完整地传达给本领域的技术人员。

[0038] 这里，首先以DRAM存储器为例，描述根据本公开的技术方案的总体技术构思。

[0039] 发明人对DRAM存储器的数据读和数据写过程进行了仔细观察和分析，具体描述如下。

[0040] DRAM存储器上一般设置有多个数据存储芯片（或称为“存储器芯片”、“内存颗粒”、“DRAM数据存储芯片”）。根据DRAM协议，数据存储芯片的常见数据位宽有4位、8位、16位，分
别记为“x4”、“x8”、“x16”。数据存储芯片的数据引脚（DQ）数量与数据位宽相同。也即“x4”、
“x8”、“x16”数据存储芯片分别通过4个、8个、16个数据引脚进行数据输入和输出。

[0041] 一般而言，对于服务器系统而言，往往使用x4数据存储芯片。这是因为服务器系统对存储器的容量和可靠性的要求较高。

[0042] 例如，对于一个通道（channel）64位，需要在DRAM存储器上放置16个x4数据存储芯片，而只放置8个x8数据存储芯片。同等条件下，x4数据存储芯片和x8数据存储芯片可以具
有基本上相同的存储量。这样，相对于x8数据存储芯片，使用x4数据存储芯片可以使整个
DRAM存储器具有更高的存储容量。

[0043] 图1是具有片上ECC编解码模块的x4 DRAM数据存储芯片的常规数据读写示意图。

[0044] 如图1所示，每个x4数据存储芯片具有多个存储库（bank）110，在本公开的上下文中也可以称为“数据存储模块”。例如，第三代双倍速率同步动态随机存储器（DDR3）具有8个
存储库，第四代双倍速率同步动态随机存储器（DDR4）具有16个存储库，而第五代双倍速率
同步动态随机存储器（DDR5）则具有高达32个存储库。

[0045] 存储库的读写颗粒度，也即该芯片的读写颗粒度，为32位（32b）或64位（64b）。即在每次数据存储芯片的读/写过程中，数据存储芯片接收或输出32位或64位数据。对于DDR3和
DDR4而言为32位，对于DDR5而言为64位。为便于描述，本公开中可以将这样一次读或写的32
位或64位数据成为一组数据。

[0046] 另一方面，第五代DDR5在数据存储芯片中实现了片上纠错编解码（on‑die ECC），以提高芯片级的可靠性。

[0047] 具体说来，片上ECC 120可以每次对128位（128b）输入数据进行纠错编码，生成附带的8位冗余ECC校验数据，并使用从存储库读出的相应128位数据（一同进行纠错编码的
128位数据）和相应生成的8位ECC校验数据进行纠错解码，实现错误检查及纠错。

[0048] 这样，对于DDR5，结合上述64位的读写颗粒度和128位ECC，这一机制要求在向DRAM数据存储芯片执行数据读出操作时，需要从存储库中超量取出数据。而在执行数据写入操
作之前需要执行内部读操作。

[0049] 换言之，为了执行片上128位ECC，必须使每组64位数据与另一组64位数据在内部相关联，以便一同进行128位的ECC编解码处理。

[0050] 这样，在向DRAM数据存储芯片写入数据时，数据存储芯片为其片上ECC积累两组各64位数据，分别记为“A”和“B”，执行128位ECC编码，并得到8位校验数据，然后在存储库中存
储该128位ECC编码后的两组各64位数据A和B以及8位校验数据。一同进行128位ECC编码的
两组各64位数据可以认为是内部相关联的。

[0051] 然后，当要从数据存储芯片的存储库中读取一组64位数据A时，需要将关联的这两组各64位数据A和B和相应的8位校验数据都读取到片上ECC模块中，以进行128位ECC解码，
实现错误检查及纠错。然后将经过ECC纠错解码后的一组64位数据A通过其4个数据引脚
（DQ0、DQ1、DQ2、DQ3）传输出去。

[0052] 这里，数据引脚和片上ECC编解码模块之间可以具有对应于4个数据引脚的输入/输出缓存器130，以缓存要通过这4个数据引脚（DQ0、DQ1、DQ2、DQ3）向外传输或向内写入的
一组64位数据。

[0053] 另一方面，当经由数据存储芯片的4个数据引脚（DQ0、DQ1、DQ2、DQ3）新输入又一组64位数据C，存入这4个数据引脚（DQ0、DQ1、DQ2、DQ3）对应的输入/输出缓存器130，要将数据
存储芯片的存储库110中存储的一组64位数据A替换为数据C时，需要使用先前存储的另一
组64位数据B和新输入的又一组64位数据C进行128位ECC编码，并得到8位校验数据，然后在
存储库110中存储该128位ECC编码后的两组各64位数据C和数据B以及8位校验数据，从而使
得数据C和数据B内部相关联。而在使用数据B与数据C进行128位ECC编码之前，还需要先使
用数据A和数据B进行128位ECC解码以至少对数据B进行错误检查和纠错。

[0054] 换言之，为了将数据C写入存储库以替换数据A，需要先执行一次读取操作，从存储库110读取数据A和数据B以及对应的8位校验数据，再执行一次写入操作，将ECC编码后的数
据C和数据B写入存储库。即，在数据存储芯片内部执行一读一写两次操作，实现对数据存储
芯片的一次写入操作。

[0055] 而对于在该DRAM存储器与外部设备（如CPU或混合存储器系统中的NVM）之间进行数据交换，例如要将DRAM上存储的一组64位数据A与来自外部设备的另一组64位数据C交换
的情况下，需要首先按上述完整的读取操作过程读出数据A，经4个数据引脚（DQ0、DQ1、DQ2、
DQ3）传输到外部设备，然后再经这4个数据引脚（DQ0、DQ1、DQ2、DQ3）接收来自外部设备的数
据C，并按上述完整的写入操作过程将数据C写入存储库110。

[0056] 具体说来，如上所述，在从存储库读取并向外传输数据A的过程中，需要从存储库额外读取数据B和8位校验数据以进行ECC解码校验。

[0057] 而在写入新输入的数据C的过程中，需要首先从存储库110读取数据A和数据B，进行ECC解码校验后，再将经4个数据引脚输入的数据C与ECC解码校验后的数据B经ECC编码，
写入存储库110。

[0058] 本公开的发明人注意到，向DRAM存储器的存储库110写入数据C的过程中需要首先执行内部读操作。这样，从DRAM存储器读出数据A以向外部传输的过程和向DRAM存储器内部
写入数据C的过程中，都需要执行从存储库110读取数据A的过程。换言之，数据A被读取两
次。

[0059] 换言之，在将数据C写入DRAM存储器的过程中，也会将要传输出去的数据A读取到片上ECC编解码模块。

[0060] 基于这一观察结果，发明人提出，如果能够将数据交换过程中相互独立的读（数据A）操作和写（数据C）的操作组合为一次写操作，利用写操作中已经读取到片上ECC编解码模
块120的数据A实现读数据A（并向外传输）的操作，则能够减少一次上述完整的读操作。

[0061] 然而，与输入/输出（I/O）端口连接的4个数据引脚（DQ0、DQ1、DQ2、DQ3）（及其关联的I/O缓存130）已被新写入的数据C占用，因此不能用于将数据A传输出去。

[0062] 为解决这一问题，发明人进一步观察和分析，并注意到DRAM数据存储芯片的生产厂商往往使用相同的管芯（die）来构建数据位宽为8位的x8 DRAM数据存储芯片（以下简称
“x8芯片”）和数据位宽为4位的x4 DRAM数据存储芯片（以下简称“x4芯片”）。并且x8芯片与
x4芯片也共享相同的封装。

[0063] 换言之，在x4 DRAM数据存储芯片上同样具有8个数据引脚，只是在生产厂商的出厂初始设置中，将其中一组4个数据引脚设置为用于支持4位数据位宽的读和写操作，而另
外一组4个数据引脚（及其对应的输入/输出缓存器）则未被使用。而与初始设置用于支持4
位数据位宽的读和写操作的一组4个数据引脚一样，未被使用的另外一组4个数据引脚也通
过其对应的输入/输出缓存器连接到片上ECC编解码模块。这样，厂商只需要设计并生产一
种管芯，并对其引脚进行初始配置，即可以相应得到x8芯片或x4芯片。

[0064] 在x4芯片中，这4个未被使用的数据引脚可能被厂商出厂初始设置为禁用。但是，可以对其进行重新配置，以启用这4个数据引脚，来进行上述一组64位数据A的对外传输。

[0065] 图2是根据本公开具有片上ECC编解码模块的x4 DRAM数据存储芯片的数据读写示意图。

[0066] 这样，如图2所示，一组4个数据引脚（DQ0、DQ1、DQ2、DQ3）按原有的配置，接收外来的一组64位数据C，并缓存在其对应的输入/输出缓存器130中，以便在片上ECC编解码模块
120与经过ECC解码校验的一组数据B一起进行128位ECC数据编码；另一组4个数据引脚
（DQ4、DQ5、DQ6、DQ7）则按新的配置，在其对应的输入/输出缓存器140中缓存经过ECC解码校
验的一组数据A，以向外输出。

[0067] 这样，在一组4个数据引脚（DQ0、DQ1、DQ2、DQ3）从外部接收一组64位数据C之后，缓存在这一组4个数据引脚对应的输入/输出缓存器130中。

[0068] 从存储库110中读取两组相关联的各64位数据A和数据B以及对应的8位校验数据，在片上ECC编解码模块120对其进行ECC解码校验，然后将数据A缓存到另一组4个数据引脚
（DQ4、DQ5、DQ6、DQ7）对应的输入/输出缓存器140中。

[0069] 由于两组各4个数据引脚及其对应的输入/输出缓存器是相互独立的，所以上述接收数据C并缓存在一组4个数据引脚（DQ0、DQ1、DQ2、DQ3）对应的输入/输出缓存器130中的操
作，与读取数据A和数据B直到将数据A缓存到另一组4个数据引脚（DQ4、DQ5、DQ6、DQ7）对应
的输入/输出缓存器140中的操作，两者可以是独立的，其执行顺序可以任意调整，也可以并
行。

[0070] 然后，可以将数据C从输入/输出缓存器130送到片上ECC编解码模块120，以便与数据B进行128位ECC编码，得到8位校验数据，再将ECC编码后的数据C和数据B，以及对应的8位
校验数据写入到存储库110中。

[0071] 而另一组4个数据引脚（DQ4、DQ5、DQ6、DQ7）对应的输入/输出缓存器140中缓存的数据A则可以通过输入/输出端口传输出去，例如发送到上述外部设备。

[0072] 由此，通过基本上相当于原来仅一次完整的写入操作的操作处理量，实现了原本需要一次完整的读出操作加一次完整的写入操作才能完成的数据交换处理。

[0073] 应当理解，上述具体存储器的类型以及相应各个具体数字等内容，都只是可以实现本公开技术方案的具体实施例的一些具体细节。本公开的技术方案不限于这些具体的细
节。

[0074] 只要存储器在其完整的写入操作中，需要先执行读取操作，然后经过对所读取的数据进行处理（或修改）后，再进行写入操作，并且该存储器具有未使用的数据引脚，便可以
实施根据本公开的技术方案。

[0075] 另外，上文中以对数据进行ECC编解码处理为例进行了描述。应当理解，在对数据进行其它处理的情形下，本公开的技术方案也一样可以实施。

[0076] 由此，本公开提出了一种存储器。

[0077] 图3示意性地示出了根据本公开的存储器的示意性框图。

[0078] 该存储器300包括至少一个数据存储芯片310。每个数据存储芯片310包括数据存储模块311（例如可以包括多个存储库（bank））、数据处理模块312和2m个数据引脚313、314。
m为正整数，在上述x4芯片的实施例中，m=4。

[0079] 数据存储芯片310的设定数据位宽为m，即通过m个数据引脚进行数据输入/输出操作。但是数据存储芯片310上设置有2m个数据引脚。

[0080] 在一些实施例中，用于构建数据存储芯片310的管芯与用于构建数据位宽为2m的数据存储芯片的管芯相同。因此，数据位宽为m的数据存储芯片310上额外预备了m个数据引
线。即，第一组m个数据引脚313被初始配置为用于支持m位数据位宽的读和写操作，而第二
组m个数据引脚314则被初始配置为不使用。

[0081] 这样，在实施例中，可以将第二组m个数据引脚314重新配置以用于对外传输第一组N位数据。

[0082] 在针对数据存储芯片310的每次读操作中，从数据存储模块311读取N位数据。在针对数据存储芯片310的每次写操作中，向数据存储模块3110写入N位数据。N为正整数。在上
述实施例中，N=64。

[0083] 数据处理模块312以2N位数据为单次处理量，对要写入数据存储模块311的数据进行第一数据处理，并以2N位数据为单次处理量对从数据存储模块311读出的数据进行第二
数据处理。

[0084] 第二数据处理可以是第一数据处理的逆处理。相应地，第二数据处理需要针对先前执行第一数据处理时所针对的相同的2N个数据进行。

[0085] 在上述实施例中，第一数据处理是ECC纠错编码，第二数据处理是ECC纠错解码，数据处理模块是片上ECC纠错编解码模块。

[0086] 图4示出了根据本公开的存储器与外部设备进行数据交换的方法的流程图。

[0087] 该外部设备可以是CPU。或者，该外部设备也可以是另一个存储器，如与存储器300同属于一个混合存储器系统的非易失性存储器。

[0088] 如图4所示，在步骤S410，从数据存储模块311读取第一组N位数据和第二组N位数据，送入数据处理模块312以进行第二数据处理。

[0089] 这里，第一组N位数据和第二组N位数据可以是先前写入数据存储模块310时一同进行第一数据处理的2N位数据。

[0090] 在步骤S420，通过2m个数据引脚中的第一组m个数据引脚313，从外部设备接收第三组N位数据。

[0091] 在送往数据处理模块312进行第二数据处理之前，可以将第三组N位数据缓存在第一组m个数据引脚313对应的输入/输出缓存器中。

[0092] 在步骤S430，通过2m个数据引脚中的第二组m个数据引脚314，向外部设备传输第一组N位数据。

[0093] 在步骤S440，由数据处理模块312对第三组N位数据和第二数据处理后的第二组N位数据进行第一数据处理。

[0094] 在步骤S450，将第一数据处理后的第三组N位数据和第二组N位数据写入数据存储模块。

[0095] 应当理解，上述步骤S410与步骤S420的执行顺序可以不分先后，也可以并行执行；上述步骤S430与步骤S440、S450的执行顺序也可以不分先后，也可以并行执行。

[0096] 根据本公开的存储器可以与另一个存储器例如非易失性存储器共同形成混合存储器系统。

[0097] 图5是根据本公开的混合存储器系统的示意性框图。

[0098] 如图5所示，该混合存储器系统可以包括第一存储器510和第二存储器520。

[0099] 第一存储器510可以为上面参考图3描述的根据本公开的存储器300。第一存储器与第二存储器之间进行数据交换操作时，可以按上文中参考图4描述的方法进行操作。

[0100] 第一存储器的数据读写速度可以比第二存储器的数据读写速度快。

[0101] 第一存储器可以为易失性存储器，而第二存储器则可以为非易失性存储器。

[0102] 更进一步地，第一存储器可以为双倍速率同步动态随机存储器DRAM，而第二存储器可以为非易失性存储器NVM。

[0103] 该混合存储器系统可以用于服务器，以满足服务器对存储器的高容量及高可靠性的要求。

[0104] 上文中已经参考附图详细描述了根据本公开的存储器及其在数据交换过程中可以执行的数据读写方案。

[0105] 通过根据本公开的技术方案，在执行数据交换时，将原本需要一次完整的读操作和一次完整的写操作的过程，简化为仅需要一次完整的写操作，显著减少了存储器与外部
设备如混合存储器系统用的另一个存储器进行数据交换时的时间消耗，进一步提升了存储
器的运行速度和性能。

[0106] 本领域技术人员将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。

[0107] 附图中的流程图和框图显示了根据本发明的多个实施例的系统和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程
序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的
逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标记的功能也可
以以不同于附图中所标记的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，
它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流
程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作
的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

[0108] 以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技
术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨
在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的
其它普通技术人员能理解本文披露的各实施例。