半导体器件结构转让专利
申请号 : CN202210126953.7
文献号 : CN114171589B
文献日 : 2022-04-29
发明人 : 陈维邦 , 郑志成 , 林智伟
申请人 : 晶芯成(北京)科技有限公司 , 合肥晶合集成电路股份有限公司
摘要 :
本发明提供一种半导体器件结构，包括：同一衬底上设置多个P型元件与多个N型元件，所述P型元件和所述N型元件具有不同的栅极间距。本发明通过将同一衬底的P型元件和N型元件设置成不同的栅极间距，以使所述P型元件和所述N型元件栅极两侧的嵌入式外延层的尺寸可调，实现P型元件和N型元件的效能的单独调整，进而实现针对器件不同区域单独调整相应元件特性的功能，提高器件的整体性能。
权利要求 :
1.一种半导体器件结构，其特征在于，包括：同一衬底上设置多个P型元件与多个N型元件，所述P型元件和所述N型元件具有不同的栅极间距；所述衬底包括在第一方向上延伸的多个有源区，所述P型元件的栅极和所述N型元件的栅极在第二方向上延伸并与所述有源区相交，且至少一个所述P型元件的栅极与相邻的两个有源区相交，和/或至少一个所述N型元件的栅极与相邻的两个所述有源区相交。
2.根据权利要求1所述的半导体器件结构，其特征在于，所述P型元件为PMOS，所述N型元件为NMOS。
3.根据权利要求2所述的半导体器件结构，其特征在于，所述P型元件和所述N型元件间隔设置。
4.根据权利要求3所述的半导体器件结构，其特征在于，所述衬底还包括位于所述有源区内的N型深阱。
5.根据权利要求4所述的半导体器件结构，其特征在于，所述P型元件的栅极的两侧的衬底上形成有第一嵌入式外延层，所述N型元件的栅极的两侧的衬底上形成有第二嵌入式外延层。
6.根据权利要求5所述的半导体器件结构，其特征在于，所述第一嵌入式外延层包括锗硅外延层，所述第二嵌入式外延层包括磷硅外延层。
7.根据权利要求5所述的半导体器件结构，其特征在于，所述第一嵌入式外延层和所述第二嵌入式外延层的尺寸不相同。
8.根据权利要求1所述的半导体器件结构，其特征在于，所述P型元件和所述N型元件之间设置有隔离结构。
9.根据权利要求1所述的半导体器件结构，其特征在于，所述P型元件的栅极和所述N型元件的栅极的侧壁均设置有侧墙结构。
说明书 :
半导体器件结构
技术领域
[0001] 本发明涉及半导体制造技术领域，尤其涉及一种半导体器件结构。
背景技术
[0002] 半导体集成电路(IC)行业经历了快速增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小和更复杂的电路。然而，这些进步增加了处理和制
造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。在集成电路发展
的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可使用
制造工艺产生的最小组件(或线宽))已经减小。然而，传统的晶体管布局设计尚未针对高速
IC应用进行优化，其中寄生电容和/或电阻会显著降低器件性能。例如，在半导体制程中N型
元件与P型元件都会设计成一样的线宽（pitch)，来做成不同运用与电路的设计，虽然可以
实现简单制程的生产，但是依然存在无法单独调整N型元件与P型元件效能的问题。
造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。在集成电路发展
的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可使用
制造工艺产生的最小组件(或线宽))已经减小。然而，传统的晶体管布局设计尚未针对高速
IC应用进行优化，其中寄生电容和/或电阻会显著降低器件性能。例如，在半导体制程中N型
元件与P型元件都会设计成一样的线宽（pitch)，来做成不同运用与电路的设计，虽然可以
实现简单制程的生产，但是依然存在无法单独调整N型元件与P型元件效能的问题。
发明内容
[0003] 本发明的目的在于提供一种半导体器件结构，以实现P型元件和N型元件的效能的单独调整，提高器件的整体性能。
[0004] 为实现上述目的，本发明提供一种半导体器件结构，包括：同一衬底上设置多个P型元件与多个N型元件，所述P型元件和所述N型元件具有不同的栅极间距。
[0005] 可选的，所述衬底包括在第一方向上延伸的多个有源区，所述P型元件的栅极和所述N型元件的栅极在第二方向上延伸并与所述有源区相交，且至少一个所述P型元件的栅极
与相邻的两个有源区相交，和/或至少一个所述N型元件的栅极与相邻的两个所述有源区相
交。
与相邻的两个有源区相交，和/或至少一个所述N型元件的栅极与相邻的两个所述有源区相
交。
[0006] 可选的，所述P型元件为PMOS，所述N型元件为NMOS。
[0007] 可选的，所述P型元件和所述N型元件间隔设置。
[0008] 可选的，所述衬底还包括位于所述有源区内的N型深阱。
[0009] 可选的，所述P型元件的栅极的两侧的衬底上形成有第一嵌入式外延层，所述N型元件的栅极的两侧的衬底上形成有第二嵌入式外延层。
[0010] 可选的，所述第一嵌入式外延层包括锗硅外延层，所述第二嵌入式外延层包括磷硅外延层。
[0011] 可选的，所述第一嵌入式外延层和所述第二嵌入式外延层的尺寸不相同。
[0012] 可选的，所述P型元件和所述N型元件之间设置有隔离结构。
[0013] 可选的，所述P型元件的栅极和所述N型元件的栅极的侧壁均设置有侧墙结构。
[0014] 综上，本发明提供的半导体器件结构，包括：同一衬底上设置多个P型元件与多个N型元件，所述P型元件和所述N型元件具有不同的栅极间距。本发明通过将同一衬底的P型元
件和N型元件设置成不同的栅极间距，以使所述P型元件和所述N型元件栅极两侧的嵌入式
外延层的尺寸可调，实现P型元件和N型元件的效能的单独调整，进而实现针对器件不同区
域单独调整相应元件特性的功能，提高器件的整体性能。
件和N型元件设置成不同的栅极间距，以使所述P型元件和所述N型元件栅极两侧的嵌入式
外延层的尺寸可调，实现P型元件和N型元件的效能的单独调整，进而实现针对器件不同区
域单独调整相应元件特性的功能，提高器件的整体性能。
附图说明
[0015] 图1为一半导体器件结构的示意图；
[0016] 图2为图1中虚线框中半导体元件的部分的顶视图；
[0017] 图3为本发明一实施例提供的一种半导体器件结构的部分示意图；
[0018] 图4为本发明一实施例提供的半导体器件结构的部分剖面示意图。
[0019] 其中，附图标记为：
[0020] 100‑衬底；101‑N型深阱；102‑有源区；103‑隔离结构；110‑P型元件栅极；120‑N型元件栅极；111‑第一嵌入式外延层；121‑第二嵌入式外延层；130‑侧墙结构。
具体实施方式
[0021] 以下结合附图和具体实施例对本发明的半导体器件结构作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的
构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简
化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简
化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0022] 在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使
得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，
如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行
这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被
添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易
辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标
于每一图中。
得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，
如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行
这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被
添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易
辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标
于每一图中。
[0023] 图1为一半导体器件结构的示意图，图2为图1中虚线框中半导体元件的部分的顶视图。如图1和图2所示，在半导体制程中，N型元件(NMOS)与P型元件(PMOS)都会设计成一样
的线宽（pitch)，即N型元件(NMOS)的栅极间距D1和P型元件(PMOS)的栅极间距D2相等，来做
成不同运用与电路的设计，虽然可以实现简单制程的生产，但是依然存在无法单独调整
NMOS 或PMOS 效能的问题。
的线宽（pitch)，即N型元件(NMOS)的栅极间距D1和P型元件(PMOS)的栅极间距D2相等，来做
成不同运用与电路的设计，虽然可以实现简单制程的生产，但是依然存在无法单独调整
NMOS 或PMOS 效能的问题。
[0024] 为解决上述问题，本实施例提供一种半导体器件结构，包括：同一衬底上设置多个P型元件与多个N型元件，所述P型元件和所述N型元件具有不同的栅极间距。本实施例通过
将同一衬底的P型元件和N型元件设置成不同的栅极间距，以使所述P型元件和所述N型元件
栅极两侧的嵌入式外延层的尺寸可调，实现单独调整P型元件和N型元件的效能，进而针对
器件不同区域调整相应元件的特性，提高器件的整体性能。
将同一衬底的P型元件和N型元件设置成不同的栅极间距，以使所述P型元件和所述N型元件
栅极两侧的嵌入式外延层的尺寸可调，实现单独调整P型元件和N型元件的效能，进而针对
器件不同区域调整相应元件的特性，提高器件的整体性能。
[0025] 图3为本实施例提供的一种半导体器件结构的部分示意图，图4为本实施例提供的半导体器件结构的部分剖面示意图。如图3和图4所示，所述半导体器件结构包括：同一衬底
上设置多个P型元件与多个N型元件，所述P型元件和所述N型元件具有不同的栅极间距。具
体的，所述P型元件为PMOS，所述N型元件为NMOS，所述P型元件和所述N型元件间隔设置。所
述P型元件和所述N型元件栅极间距地栅极间距不同，使所述P型元件和所述N型元件的栅极
两侧设置的嵌入式外延层的尺寸也可以不同，即可以根据实际需要调整相应P型元件或N型
元件栅极两侧的嵌入式外延层的尺寸的大小，实现寄生电容或电阻等性能的相应改变，进
而实现单独调整P型元件或N型元件的效能，增强整体器件的性能。
上设置多个P型元件与多个N型元件，所述P型元件和所述N型元件具有不同的栅极间距。具
体的，所述P型元件为PMOS，所述N型元件为NMOS，所述P型元件和所述N型元件间隔设置。所
述P型元件和所述N型元件栅极间距地栅极间距不同，使所述P型元件和所述N型元件的栅极
两侧设置的嵌入式外延层的尺寸也可以不同，即可以根据实际需要调整相应P型元件或N型
元件栅极两侧的嵌入式外延层的尺寸的大小，实现寄生电容或电阻等性能的相应改变，进
而实现单独调整P型元件或N型元件的效能，增强整体器件的性能。
[0026] 具体的，所述衬底包括在第一方向上延伸的多个有源区，所述P型元件的有源区和所述N型元件的有源区平行且间隔设置，所述P型元件的栅极和所述N型元件的栅极在第二
方向上延伸并与所述有源区相交，且至少一个所述P型元件的栅极与相邻的两个有源区相
交，和/或至少一个所述N型元件的栅极与相邻的两个所述有源区相交。
方向上延伸并与所述有源区相交，且至少一个所述P型元件的栅极与相邻的两个有源区相
交，和/或至少一个所述N型元件的栅极与相邻的两个所述有源区相交。
[0027] 如图3所示，所述P型元件（PMOS）的有源区（AA1）与所述N型元件（NMOS）的有源区（AA2）在第一方向（例如X方向）上延伸，两者平行且间隔设置，所述P型元件（PMOS）的栅极
（ploy1、ploy2）在在第二方向（例如Y方向）上延伸并与所述P型元件（PMOS）的有源区（AA1）
相交，所述N型元件（NMOS）的栅极（ploy1、ploy3）在在第二方向（例如Y方向）上延伸并与所
述N型元件（NMOS）的有源区（AA2）相交，其中，所述P型元件（PMOS）的栅极（ploy1）与相邻的P
型元件（PMOS）的有源区（AA1）和N型元件（NMOS）的有源区（AA2）相交，这里栅极（ploy1）是P
型元件和N型元件的共享栅极。作为在本发明其他实施例中，栅极也可以采用其他方式的设
置，例如P型元件栅极（ploy2）与相邻的P型元件（PMOS）的有源区（AA1）和N型元件（NMOS）的
有源区（AA2）相交。
（ploy1、ploy2）在在第二方向（例如Y方向）上延伸并与所述P型元件（PMOS）的有源区（AA1）
相交，所述N型元件（NMOS）的栅极（ploy1、ploy3）在在第二方向（例如Y方向）上延伸并与所
述N型元件（NMOS）的有源区（AA2）相交，其中，所述P型元件（PMOS）的栅极（ploy1）与相邻的P
型元件（PMOS）的有源区（AA1）和N型元件（NMOS）的有源区（AA2）相交，这里栅极（ploy1）是P
型元件和N型元件的共享栅极。作为在本发明其他实施例中，栅极也可以采用其他方式的设
置，例如P型元件栅极（ploy2）与相邻的P型元件（PMOS）的有源区（AA1）和N型元件（NMOS）的
有源区（AA2）相交。
[0028] 需要说明的是，所述衬底上设置有多个P型元件和多个N型元件，图3仅示出了P型元件和N型元件的最小布局设计单元，针对衬底上多个P型元件和N型元件的布图设计可以
参阅图1所示，本实施例提供的半导体器件结构与图1的区别在于P型元件和N型元件的栅极
间距如图3所示会有相应调整，以使P型元件和N型元件的栅极间距不相等，且这里的调整也
是在相应的工艺要求的范围内调整。另外，这里的P型元件和N 型元件除了上述指出的PMOS
和NMOS也可以是其他类型的P型或N型器件，例如射频器件（RF device）、环形振荡器（Ring
Oscillator）、静态随机存取存储器（SRAM）、互补金属氧化物半导体（CMOS）、闪存器件（NOR、
NAND）等。
参阅图1所示，本实施例提供的半导体器件结构与图1的区别在于P型元件和N型元件的栅极
间距如图3所示会有相应调整，以使P型元件和N型元件的栅极间距不相等，且这里的调整也
是在相应的工艺要求的范围内调整。另外，这里的P型元件和N 型元件除了上述指出的PMOS
和NMOS也可以是其他类型的P型或N型器件，例如射频器件（RF device）、环形振荡器（Ring
Oscillator）、静态随机存取存储器（SRAM）、互补金属氧化物半导体（CMOS）、闪存器件（NOR、
NAND）等。
[0029] 进一步的，所述P型元件的栅极的两侧的衬底上形成有第一嵌入式外延层，所述N型元件的栅极的两侧的衬底上形成有第二嵌入式外延层。所述P型元件和所述N型元件具有
不同的栅极间距，相应的所述第一嵌入式外延层和所述第二嵌入式外延层的尺寸也可以根
据需要做相应调整，例如所述第一嵌入式外延层和所述第二嵌入式外延层的尺寸可以设置
不相同。
不同的栅极间距，相应的所述第一嵌入式外延层和所述第二嵌入式外延层的尺寸也可以根
据需要做相应调整，例如所述第一嵌入式外延层和所述第二嵌入式外延层的尺寸可以设置
不相同。
[0030] 具体的，如图4所述，衬底100上形成有间隔设置的P型元件（PMOS）和N型元件（NMOS）。所述衬底100的材料例如是Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V
化合物半导体，所述衬底100还可以是这些半导体材料构成的多层结构等或者为绝缘体上
硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S‑SiGeOI)、绝缘体上锗化硅
(SiGeOI)以及绝缘体上锗(GeO)等。所述衬底100的有源区101内形成有N型深阱（DNW）102，
所述P型深阱102的掺杂剂例如是砷离子或磷离子等N型掺杂剂。所述P型元件（PMOS）和所述
N型元件（NMOS）之间设置有隔离结构103，所述隔离结构103例如为浅沟槽隔离结构（STI）。
化合物半导体，所述衬底100还可以是这些半导体材料构成的多层结构等或者为绝缘体上
硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S‑SiGeOI)、绝缘体上锗化硅
(SiGeOI)以及绝缘体上锗(GeO)等。所述衬底100的有源区101内形成有N型深阱（DNW）102，
所述P型深阱102的掺杂剂例如是砷离子或磷离子等N型掺杂剂。所述P型元件（PMOS）和所述
N型元件（NMOS）之间设置有隔离结构103，所述隔离结构103例如为浅沟槽隔离结构（STI）。
[0031] 继续参考图4所示，所述P型元件（PMOS）的栅极110的两侧的衬底上形成有第一嵌入式外延层111，所述N型元件（NMOS）的栅极120的两侧的衬底上形成有第二嵌入式外延层
121。所述第一嵌入式外延层111包括锗硅外延层（SiGe），所述第二嵌入式外延层121包括磷
硅外延层（SiP）。所述第一嵌入式外延层111和所述第二嵌入式外延层121通常在器件的栅
极形成之后，在栅极的两侧先自对准形成凹槽，之后，再采用外延工艺在凹槽中自对准形成
嵌入式外延层。所述P型元件（PMOS）的栅极110和所述N型元件（NMOS）的栅极120包括依次设
置在所衬底上的栅氧化层、多晶硅层、硬掩膜层及介电层。所述P型元件的栅极110和所述N
型元件的栅极120的侧壁均设置有侧墙结构130，所述侧墙结构130例如为ONO叠层结构。
121。所述第一嵌入式外延层111包括锗硅外延层（SiGe），所述第二嵌入式外延层121包括磷
硅外延层（SiP）。所述第一嵌入式外延层111和所述第二嵌入式外延层121通常在器件的栅
极形成之后，在栅极的两侧先自对准形成凹槽，之后，再采用外延工艺在凹槽中自对准形成
嵌入式外延层。所述P型元件（PMOS）的栅极110和所述N型元件（NMOS）的栅极120包括依次设
置在所衬底上的栅氧化层、多晶硅层、硬掩膜层及介电层。所述P型元件的栅极110和所述N
型元件的栅极120的侧壁均设置有侧墙结构130，所述侧墙结构130例如为ONO叠层结构。
[0032] 由于所述P型元件（PMOS）的栅极间距和所述N型元件（NMOS）的栅极间距不相等，体现在图4中所述P型元件（PMOS）的栅极110和所述N型元件（NMOS）的栅极120之间的栅极间距
不同，即Pitch1、Pitch2及Pitch3不相等，进而P型元件（PMOS）的栅极两侧的第一嵌入式外
延层111的尺寸和N型元件（NMOS）的栅极120的两侧的第二嵌入式外延层121的尺寸可以设
置不同，嵌入式外延层（EPI）尺寸设置的不同，相应元件的性能（例如电阻）也相应不同，即
改变P型元件和N型元件的栅极间距，实现P型元件和N型元件的栅极两侧的嵌入式外延层的
尺寸可调，进而通过调整P型元件和N型元件栅极两侧的嵌入式外延层尺寸大小，单独调整
相应P型元件和N型元件的性能。对于包含多个N型元件和P元件的整个器件来说，可以针对
不同区域单独调整相应P型元件和N型元件的性能，提高整个器件的性能。
不同，即Pitch1、Pitch2及Pitch3不相等，进而P型元件（PMOS）的栅极两侧的第一嵌入式外
延层111的尺寸和N型元件（NMOS）的栅极120的两侧的第二嵌入式外延层121的尺寸可以设
置不同，嵌入式外延层（EPI）尺寸设置的不同，相应元件的性能（例如电阻）也相应不同，即
改变P型元件和N型元件的栅极间距，实现P型元件和N型元件的栅极两侧的嵌入式外延层的
尺寸可调，进而通过调整P型元件和N型元件栅极两侧的嵌入式外延层尺寸大小，单独调整
相应P型元件和N型元件的性能。对于包含多个N型元件和P元件的整个器件来说，可以针对
不同区域单独调整相应P型元件和N型元件的性能，提高整个器件的性能。
[0033] 本实施例提供的半导体器件结构可以应用于静态随机存取存储器（SRAM），输入/输出器件（I/O）， 逻辑器件（Logic device）及嵌入式器件（Embedded device）等，将器件内
P型元件和N型元件的栅极间距设置不同，实现栅极两侧嵌入式外延层的尺寸可变，进而实
现P型元件和N型元件的单独调整，提高器件的整体性能。
P型元件和N型元件的栅极间距设置不同，实现栅极两侧嵌入式外延层的尺寸可变，进而实
现P型元件和N型元件的单独调整，提高器件的整体性能。
[0034] 综上所述，本发明提供一种半导体器件结构，包括：同一衬底上设置多个P型元件与多个N型元件，所述P型元件和所述N型元件具有不同的栅极间距。本发明通过将同一衬底
的P型元件和N型元件设置成不同的栅极间距，以使所述P型元件和所述N型元件栅极两侧的
嵌入式外延层的尺寸可调，实现P型元件和N型元件的效能的单独调整，进而实现针对器件
不同区域单独调整相应元件特性的功能，提高器件的整体性能。
的P型元件和N型元件设置成不同的栅极间距，以使所述P型元件和所述N型元件栅极两侧的
嵌入式外延层的尺寸可调，实现P型元件和N型元件的效能的单独调整，进而实现针对器件
不同区域单独调整相应元件特性的功能，提高器件的整体性能。
[0035] 需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
尤其，对于结构实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之
处参见方法实施例的部分说明即可。
尤其，对于结构实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之
处参见方法实施例的部分说明即可。
[0036] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护
范围。
范围。