本申请提供一种数据处理电路、系统及数据处理方法，该数据处理电路包括：用于输入待处理数据的待处理数据输入端、用于输出处理后的数据的数据输出端、用于输入控制信号的控制信号输入端以及串联连接的X级移位阵列，第0级移位阵列的输入端与待处理数据输入端连接，第(X‑1)级移位阵列的输出端与数据处理电路的输出端连接，第h级移位阵列能够实现2h位的移位，h为幂级数，h大于等于0且小于X，且h为整数，第h级移位阵列用于根据输入其中的控制信号对输入其中的数据实现移位2h位和/或保留位置不变。该处理电路采用分级处理，走线交叉少，减少电路绕线时出现的拥塞问题，此外电路简单，能够明显减少二选一选择器的应用，节约成本。
1.一种数据处理电路，其特征在于，所述数据处理电路用于根据控制信号对输入其中的待处理数据进行移位，实现数据删除处理，所述数据处理电路包括待处理数据输入端、数据输出端、控制信号输入端以及X级移位阵列，所述待处理数据输入端用于输入所述待处理数据，所述数据输出端用于输出处理后的数据，所述控制信号输入端用于输入所述控制信号；
所述X级移位阵列串联连接，其中第0级移位阵列的输入端与所述待处理数据输入端连接，第(X‑1)级移位阵列的输出端与所述数据处理电路的数据输出端连接，第h级移位阵列h用于根据输入其中的控制信号对输入其中的数据单元实现移位2 位和/或保留位置不变，其中h大于等于0且小于X，且h为整数；
所述选择单元用于根据输入其中的控制信号对输入其中的数据单元进行处理获得处理后的数据单元，并将所述处理后的数据单元输出至下一级移位阵列的数据输入端；
所述赋值单元用于将输入其中的数据单元输出给所述下一级移位阵列的数据输入端。
2.根据权利要求1所述的数据处理电路，其特征在于：第h级所述移位阵列包括ih个赋值单元和jh个选择单元，h
其中，width为所述数据处理电路能实现的最大移位位数。
3.根据权利要求2所述的数据处理电路，其特征在于：所述选择单元包括第一数据输入端、第二数据输入端、控制信号输入端和数据输出端，所述赋值单元包括一数据输入端和一数据输出端，若第h级移位阵列的第k个输出端记为 k＝0、1、2、3、4、…、width‑1，第h级移位阵列的第m个选择单元的第一数据输入端记为 其中m＝0、1、2、…、jh‑1，第h级移位阵列的第m个选择单元的第二数据输入端记为 第h级移位阵列的第m个选择单元的数据输出端记为 第h级移位阵列的第n个赋值单元的数据输入端记为 其中，n＝0、1、
2、…、ih‑1，第h级移位阵列的第n个赋值单元的数据输出端记为 所述数据处理电路的第l个数据输出端记为 其中l＝0、1、2、3、…、width‑1，若待处理数据输入端的第f个输入端表示为 f＝0、1、2、3、…、width‑1，则， 端与 端连接， 端与 端连接， 端与 端连接， 端与 端连接， 端与 端连接，
所述第h级移位阵列的第m个选择单元的控制信号输入端与所述数据处理电路的控制信号输入端连接， 端与 端连接， 端与 端连接， 端与 端连接，端与 端连接，其中， 为所述第h级移位阵列的第m个输出端， 为所述第hh
级移位阵列的第(jh+n)个输出端， 为第(h‑1)级移位阵列的第(m+2)个输出端，为第(h‑1)级移位阵列中的第(jh+n)个输出端， 为所述数据处理电路的第m个数据输出端， 为所述待处理数据输入端的第m个输入端， 端为第0级移位阵列的第
4.根据权利要求3所述的数据处理电路，其特征在于，所述选择单元为二选一数据选择器。
5.一种采用如权利要求1‑4任一项所述的数据处理电路进行数据处理的方法，其特征在于，所述方法包括如下步骤：获取待处理数据和处理行为指示信号，所述处理行为指示信号表示对所述待处理数据进行数据删除；
根据所述待处理数据和所述处理行为指示信号生成移位阵列控制信号，并将所述待处理数据输入所述数据处理电路的待处理数据输入端以及将所述移位阵列控制信号输入所述数据处理电路的控制信号输入端；
所述数据处理电路根据所述移位阵列控制信号对所述待处理数据进行处理，输出处理后的数据。
6.根据权利要求5所述的方法，其特征在于，所述待处理数据至少包括width个数据单元，所述根据所述待处理数据和所述处理行为指示信号生成移位阵列控制信号具体包括：选定一处理顺序，按照选定的处理顺序确定所述待处理数据中的每一数据单元之前需要删除的数据单元的个数，其中所述处理顺序指从所述待处理数据的高位到低位的顺序或者从所述待处理数据的低位到高位的顺序；
将所述需要删除的数据单元的个数表示为X位的二进制数，并根据所述选定的处理顺序中所述数据单元的相对顺序，确定width个所述二进制数的相对位置关系，将所述width个二进制数中处于同一位的数字按照所述width个二进制数的相对关系形成一列数据，得rs rs到X列数据Y ，其中，Y 表示第r列数据中的第s个数据，r＝0、1、2、…、X‑1，s＝0、1、2、…、width‑1；
根据所述第r列数据生成所述数据处理电路中的第r级移位阵列的移位阵列控制信号，width为所述数据处理电路能实现的最大移位位数。
7.根据权利要求6所述的方法，其特征在于，所述根据所述第r列数据生成所述数据处理电路中的第r级移位阵列的控制信号具体包括：从所述第r列数据中选择jr个数据，若选择的数据记为Zr(u)，则 其中，u＝0、1、2、…、jr，jr为第r级移位阵列中的选择单元的个数；
将Zr(u)中的第u个数据确定为所述数据处理电路中的第r级移位阵列中的第u个选择单元的控制信号。
8.根据权利要求7所述的方法，其特征在于，所述将所述待处理数据输入所述数据处理电路的待处理数据输入端具体包括：按照所述选定的处理顺序，将相邻两组数据单元确定为待输入数据组，若第q组待输入数据组记为 其中， 为所述待处理数据按照所述选定的处理顺序的第q个数据单元， 为所述待处理数据按照所述选定的处理顺序的第(q+1)个数据单元，将所述 输入第0级移位阵列的第q个选择单元的第一输入端，将所述 输入所述第0级移位阵列的第q个选择单元的第二输入端，q＝0、1、2、…、width‑1，并将待处理数据中的第(width‑1)个数据单元输入给第0级移位阵列中的第0个赋值单元的输入端。
9.根据权利要求8所述的方法，其特征在于，所述数据单元为单比特数据或多比特数据。
10.根据权利要求5所述的方法，其特征在于，所述方法还包括：当所述待处理数据的数据单元的个数小于或等于所述数据处理电路的最大移位位数时，对所述待处理数据进行数据单元补充，以使得补充后的数据单元的个数等于所述最大移位位数。
11.一种数据处理系统，其特征在于，所述数据处理系统包括控制信号生成模块和如权利要求1‑4任一项所述的数据处理电路，其中所述控制信号生成模块用于根据待处理数据和处理行为指示信号生成移位阵列控制信号；
所述数据处理电路用于根据所述移位阵列控制信号对所述待处理数据进行处理，输出处理后的数据。
12.根据权利要求11所述的系统，其特征在于，所述系统还包括：数据选择模块，用于接收数据选择控制信号，所述数据选择控制信号包括要选择数据的长度值，并根据所述长度值从所述数据处理电路输出的处理后的数据中选择所述长度值的数据进行输出。
一种数据处理电路、系统及数据处理方法
技术领域
[0001] 本申请涉及数据处理技术领域，具体涉及一种数据处理电路、系统及数据处理方法。
背景技术
[0002] 在网络芯片的报文数据处理中，经常有删除部分报文域段并把有效数据按照顺序摆放的处理。一般情况下，都采用多路选择器（Mux）来实现，直接选择所需要的数据进行输出。如图1所述，从8bit的输入数据中删除Bit2，Bit4，Bit5，最终生成有效数据Bit0，Bit1，Bit3，Bit6，Bit7。其中，图1中，Sel Input 为处理行为的指示信号输入，为0表示删除该Bit，为1表示保留该Bit；Data Input表示待处理的数据，Data Output表示处理完成的输出数据，Mux为多路选择器，通过选择端输入对应的编号，选择对应的输入信号输出。采用图1中的方式实现，绕线复杂，很容易成为电路实现的拥塞点，例如，上述的8bit 数据处理中，每一个输入bit 都和每一个输出bit 通过多路选择器（Mux）直接相连，数据线之间的交叉严重，此外需要的Mux资源比较多，例如，进行8bit的数据处理，一共需要8个Mux 8to 1。采用2分法转换成等效的Mux 2 to 1，需要8*（4+2+1）=56个Mux 2 to 1。
发明内容
[0003] 针对现有技术中的问题，本申请提供一种数据处理电路、系统及数据处理方法，以解决现有技术中实现数据位处理绕线复杂导致的拥塞以及需要的MUX资源多等问题。
[0004] 为了解决上述问题，本申请提供以下技术方案：
[0005] 本发明第一方面提供一种数据处理电路，所述数据处理电路用于对输入其中的待处理数据进行数据删除处理，所述数据处理电路包括待处理数据输入端、数据输出端、控制信号输入端以及X级移位阵列，
[0006] 所述待处理数据输入端用于输入所述待处理数据，所述数据输出端用于输出处理后的数据，所述控制信号输入端用于输入控制信号；
[0007] 所述X级移位阵列串联连接，其中第0级移位阵列的输入端与所述待处理数据输入端连接，第(X‑1)级移位阵列的输出端与所述数据处理电路的数据输出端连接，第h级移位h阵列用于根据输入其中的控制信号对输入其中的数据实现移位2 位和/或保留位置不变，其中h大于等于0且小于X，且h为整数。
[0008] 优选地，所述移位阵列包括选择单元和赋值单元，其中，
[0009] 所述选择单元用于根据输入其中的控制信号对输入其中的数据进行处理获得处理后的数据，并将所述处理后的数据输出至下一级移位阵列的数据输入端；
[0010] 所述赋值单元用于将输入其中的数据输出给所述下一级移位阵列的数据输入端。
[0011] 优选地，第h级所述移位阵列包括 个赋值单元和 个选择单元，
[0012]
[0013]
[0014]
[0015] 其中，width为所述数据处理电路能实现的最大移位位数。
[0016] 优选地，所述选择单元包括第一数据输入端、第二数据输入端、控制信号输入端和数据输出端，所述赋值单元包括一数据输入端和一数据输出端，
[0017] 若第h级移位阵列的第k个输出端记为 ，k=0、1、2、3、4、…、width‑1，第h级移位阵列的第m个选择单元的第一数据输入端记为 ，其中m=0、1、2、…、 ，第h级移位阵列的第m个选择单元的第二数据输入端记为 ，第h级移位阵列的第m个选择单元的数据输出端记为 ，第h级移位阵列的第n个赋值单元的数据输入端记为 ，其中，n=0、1、2、…、 ，第h级移位阵列的第n个赋值单元的数据输出端记为 ，所述数据处理电路的第 个数据输出端记为 ，其中 =0、1、2、3、…、width‑1，若待处理数据输入端的第f个输入端表示为 ，f=0、1、2、3、…、width‑1，则，
[0018] 端与 端连接， 端与 端连接， 端与 端连接，端与 端连接， 端与 端连接，所述第h级移位阵列的第m个选择单元
的控制信号输入端与所述数据处理电路的控制信号输入端连接， 端与 端连接， 端与 端连接， 端与 端连接， 端与 端连接，其中， 为
所述第h级移位阵列的第m个输出端， 为所述第h级移位阵列的第 个输出
端， 为第(h‑1)级移位阵列的第 个输出端， 为第(h‑1)级移位
阵列中的第 个输出端， 为所述数据处理电路的第m个数据输出端， 为所述待处理数据输入端的第m个输入端， 端为第0级移位阵列的第0个赋值单元的输入端。
[0019] 优选地，所述选择单元为二选一数据选择器。
[0020] 本发明第二方面提供一种采用前述的数据处理电路进行数据处理的方法，所述方法包括如下步骤：
[0021] 获取待处理数据和处理行为指示信号，所述处理行为指示信号表示对所述待处理数据进行数据删除；
[0022] 根据所述待处理数据和所述处理行为指示信号生成移位阵列控制信号，并将所述待处理数据输入所述数据处理电路的待处理数据输入端以及将所述移位阵列控制信号输入所述数据处理电路的控制信号输入端；
[0023] 所述数据处理电路根据所述移位阵列控制信号对所述待处理数据进行处理，输出处理后的数据。
[0024] 优选地，所述待处理数据至少包括width个数据单元，所述根据所述待处理数据和所述处理行为指示信号生成移位阵列控制信号具体包括：
[0025] 选定一处理顺序，按照选定的处理顺序确定所述待处理数据中的每一数据单元之前需要删除的数据单元的个数，其中所述处理顺序指从所述待处理数据的高位到低位的顺序或者从所述待处理数据的低位到高位的顺序；
[0026] 将所述需要删除的数据单元的个数表示为X位的二进制数，并根据所述选定的处理顺序中所述数据单元的相对顺序，确定width个所述二进制数的相对位置关系，将所述width个二进制数中处于同一位的数字按照所述width个二进制数的相对关系形成一列数据，得到X列数据 ，其中， 表示第r列数据中的第s个数据，r=0、1、2、…、X‑1，s=0、1、2、…、width‑1；
[0027] 根据所述第r列数据生成所述数据处理电路中的第r级移位阵列的移位阵列控制信号。
[0028] 优选地，所述根据所述第r列数据生成所述数据处理电路中的第r级移位阵列的控制信号具体包括：
[0029] 从所述第r列数据中选择 个数据，若选择的数据中的第u个数据记为 ，则，其中，u=0、1、2、…、 ， 为第r级移位阵列中的选择单元的个数，为第r列数据中的第 个数据；
[0030] 将 确定为所述数据处理电路中的第r级移位阵列中的第u个选择单元的控制信号。
[0031] 优选地，所述将所述待处理数据输入所述数据处理电路的待处理数据输入端具体包括：
[0032] 按照所述选定的处理顺序，将相邻两组数据单元确定为待输入数据组，若第q组待输入数据组记为 ，其中， 为所述待处理数据按照所述选定的处理顺序的第q个数据单元， 为所述待处理数据按照所述选定的处理顺序的第(q+1)个数据单元，将所述 输入第 0级移位阵列的第q个选择单元的第一输入端，将所述 输入所述第0级移位阵列的第q个选择单元的第二输入端，q=0、1、2、…、width‑1，并将待处理数据中的第(width‑1)个数据单元输入给第0级移位阵列中的第0个赋值单元的输入端。
[0033] 优选地，所述数据单元为单比特数据或多比特数据。
[0034] 优选地，所述方法还包括：
[0035] 当所述待处理数据的数据单元的个数小于或等于所述数据处理电路的最大移位位数时，对所述待处理数据进行数据单元补充，以使得补充后的数据单元的个数等于所述最大移位位数。
[0036] 本发明第三方面提供一种数据处理系统，所述数据处理系统包括控制信号生成模块和如前所述的数据处理电路，其中
[0037] 所述控制信号生成模块用于根据待处理数据和处理行为指示信号生成移位阵列控制信号；
[0038] 所述数据处理电路用于根据所述移位阵列控制信号对所述待处理数据进行处理，输出处理后的数据。
[0039] 优选地，所述系统还包括：
[0040] 数据选择模块，用于接收数据选择控制信号，所述数据选择控制信号包括要选择数据的长度值，并根据所述长度值从所述数据处理电路输出的处理后的数据中选择所述长度值的数据进行输出。
[0041] 本发明的有益效果：本发明的数据处理电路包括多级串联连接的移位阵列，每一级移位阵列以2的幂作为移位的单位，分层级处理，使得每一级移位阵列的输入都只来源于相邻的移位阵列，电路走线交叉少，减少电路绕线时出现的拥塞问题，此外电路简单，能够明显减少二选一选择器的应用，节约成本。
附图说明
[0042] 为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，
[0043] 图1为现有技术中的数据处理电路的结构框图；
[0044] 图2为本发明实施例一的数据处理电路的结构框图；
[0045] 图3为本发明实施例一的数据处理电路的一具体电路图；
[0046] 图4为本发明实施例二的数据处理方法的流程示意图；
[0047] 图5为本发明实施例二的数据处理方法的更具体的流程示意图；
[0048] 图6为本发明实施例三的数据处理系统的结构示意图。
具体实施方式
[0049] 为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0050] 本发明实施例一提供一种数据处理电路，如图2所示，该数据处理电路100用于对输入其中的待处理数据 进行数据删除处理，该数据处理电路包括待处理数据输入端、数据输出端、控制信号输入端以及X级移位阵列，该数据输入端用于输入待处理数据 ，该数据输出端用于输出处理后的 ，该控制信号输入端用于输入移位阵列控制信号ctr_data1，该X级移位阵列串联连接，其中第0级移位阵列的输入端与该待处理数据输入端连接，第(X‑1)级移位阵列的输出端与该数据处理电路的数据输出端连接，第h级移位阵列h能够实现2 位的移位，其中h为幂级数，h大于等于0且小于X，且h为整数，相邻两级移位阵列按照数据流的流向其对应的幂级数h逐级增加1，该第h级移位阵列用于根据输入其中的h
移位阵列控制信号对输入其中的数据实现移位2 位和/或保留位置不变。
[0051] 在该X级移位阵列中，第0级移位阵列实现20位移位，第1级移位阵列实现21移位，第2
2级移位阵列实现2 移位，以此类推。该X级移位阵列其能实现的最大移位位数。每一级移位阵列对输入其中的数据单元是否移位由对应级的移位阵列控
h
制信号决定，根据移位阵列控制信号，该级移位阵列对输入其中的数据进行2 位移位或不移位。
[0052] 待处理数据包括多个数据单元，需要说明的是，数据单元可以是单个的比特位数据或是多个比特位数据组成的一组数据，即该数据单元可以是具有功能信号的一组数据。当数据单元为多比特数据时，该数据处理电路可实现对一组多组数据进行删除。
[0053] 具体地，每一移位阵列包括选择单元和赋值单元，选择单元用于根据输入其中的控制信号对输入其中的数据单元进行处理获得处理后的数据单元，并将该处理后的数据单元输出给下一级移位阵列的数据输入端，赋值单元用于将输入其中的数据单元输出给下一级移位阵列的数据输入端，其中，第h级所述移位阵列包括 个赋值单元和 个选择单元，[0054] ，
[0055] ，
[0056]
[0057] 其中，width为所述数据处理电路能实现的最大移位位数，2h为所述第h级移位阵列能够实现的移位位数。
[0058] 举例说明，假设该数据处理电路能够实现的最大移位位数为64位，则第0级移位阵列中包括1个赋值单元和63个选择单元，第1级移位阵列中包括2个赋值单元和62个选择单元，根据前述公式，第5级移位阵列包括32个赋值单元和32个选择单元。
[0059] 具体地，选择单元包括第一数据输入端、第二数据输入端、控制信号输入端和数据输出端，赋值单元包括一数据输入端和一数据输出端，若第h级移位阵列的第k个输出端记为 ，k=0、1、2、3、4、…、width‑1，第h级移位阵列的第m个选择单元的第一数据输入端记为 ，其中m=0、1、2、…、 ，第h级移位阵列的第m个选择单元的第二数据输入端记为 ，第h级移位阵列的第m个选择单元的数据输出端记为 ，第h级移位阵列的第n个赋值单元的数据输入端记为 ，其中，n=0、1、2、…、 ，第h级移位阵列的第n个赋值单元的数据输出端记为 ，数据处理电路的第 个数据输出端记为 ，其中 =0、1、2、3、…、width‑1，若待处理数据输入端的第f个输入端表示为 ，f=0、1、2、3、…、width‑1，则， 端与 端连接， 端与 端连接， 端与 端连接，
端与 端连接， 端与 端连接，第h级移位阵列的第m个选择单元
的控制信号输入端与所述数据处理电路的控制信号输入端连接， 端与 端连接， 端与 端连接， 端与 端连接， 端与 端连接，其中， 为
第h级移位阵列的第m个输出端， 为第h级移位阵列的第 个输出端，
为第(h‑1)级移位阵列的第 个输出端， 为第(h‑1)级移位阵
列中的第 个输出端， 为数据处理电路的第m个数据输出端， 为待处理数据输入端的第m个输入端， 端为第0级移位阵列的第0个赋值单元的输入端。
[0060] 在一具体实施方式中，该选择单元为二选一数据选择器。需要说明的是，本发明实施例技术方案并不限定选择单元为二选一选择器，本领域技术人员知晓，该二选一选择器还可以采用其他逻辑电路实现，例如与非门。在具体的电路实现过程中，赋值单元可以是信号线，通过信号线将数据从上一级移位阵列输入给下一级移位阵列。
[0061] 如图3所示，该数据处理电路包括3级移位阵列，分别为Lv0、Lv1、Lv2、输入数据为Bit0，Bit1，Bit2，Bit3，Bit4，Bit5，Bit6，Bit7，各级移位阵列中的选择单元的输入端和输出端的连接关系详见图3。
[0062] 本发明实施例的数据处理电路包括多级串联连接的移位阵列，每一级移位阵列以2的幂作为移位的单位，分层级处理，使得每一级移位阵列的输入都只来源于相邻的移位阵列，电路走线交叉少，减少电路绕线时出现的拥塞问题，此外电路简单，能够明显减少二选一数据选择器的应用，节约成本。
[0063] 基于本发明实施例一，本发明实施例二提供一种采用实施例一的数据处理电路进行数据处理的方法，如图4所示，该方法包括如下步骤：
[0064] S1. 获取待处理数据和处理行为指示信号，所述处理行为指示信号表示对所述待处理数据进行指定数据删除。
[0065] 具体地，该待处理数据包括多个数据单元，该数据单元可以是单比特数据，也可以是多比特数据，例如可以是具有功能信号的一组数据。处理行为指示信号用于表示对该待处理数据中的指定的数据单元进行删除，当数据单元为单比特数据时，例如可以是删除待处理数据中的第2位数据，第3位数据等，当数据单元为多比特数据时，处理行为指示信号可以表示删除第1个单元数据，即将属于第1个单元数据中的多比特数据整体进行删除。
[0066] 结合图3进行说明，待处理数据Din=Data Input=[Bit0 Bit1 Bit2 Bit3 Bit4 Bit5 Bit6 Bit7]，对应的处理行为指示信号Sel Input=[1 1 0 1 0 0 1 1]，处理行为指示信号中的1代表与其对应的数据单元保留，0代表与其对应的数据单元删除，当然，也可以是1代表与其对应的数据单元删除，0代表与其对应的数据单元保留，本发明实施例并不对此进行限定。
[0067] S2. 根据所述待处理数据和所述处理行为指示信号生成移位阵列控制信号，并将所述待处理数据输入所述数据处理电路的待处理数据输入端以及将所述移位阵列控制信号输入所述数据处理电路的控制信号输入端。
[0068] 在一实施方式中，如图5所示，根据待处理数据和处理行为指示信号生成移位阵列控制信号具体包括：
[0069] S21. 选定一处理顺序，按照所述处理顺序确定所述待处理数据中的每一数据单元之前需要删除的数据单元的个数，其中所述处理顺序指从所述待处理数据的高位到低位的顺序或者从所述待处理数据的低位到高位的顺序。
[0070] 举例说明，例如，待处理数据为[Bit0 Bit1 Bit2 Bit3 Bit4 Bit5 Bit6 Bit7] ，对应的处理信号为[1 1 0 1 0 0 1 1] ，其中，1代表其对应的数据单元保留，0代表对应的数据单元删除，如果选定的顺序为从待处理数据的低位至高位，则bit0之前需要删除的数据单元为0，bit1之前需要删除的数据单元为0，bit2之前需要删除的数据单元为0，bit3之前需要删除的数据单元为1，bit4之前需要删除的数据单元为1，bit5之前需要删除的数据单元为2，bit6之前需要删除的数据单元为3，bit7之前需要删除的数据单元为3。当然也可以从待处理数据的高位往低位的顺序进行计算处理。
[0071] S22. 将所述需要删除的数据单元的个数表示为X位的二进制数，并根据所述选定的处理顺序中所述数据单元的相对顺序，确定width个所述二进制数的相对位置关系，将所述width个二进制数中处于同一位的数字按照所述width个二进制数的相对关系形成一列数据，得到X列数据 ，其中， 表示第r列数据中的第s个数据，r=0、1、2、…、X‑1，s=0、1、2、…、width‑1。
[0072] 结合图3进行说明，在图3中，待处理数据DataInput为[Bit0 Bit1 Bit2 Bit3 Bit4 Bit5 Bit6 Bit7] ，对应的处理行为指示信号SelInput为[1 1 0 1 0 0 1 1] ，其中处理行为指示信号表示删除bit2、bit4和bit5，采用从低位至高位的方式确定每一位数据之前需要删除的数据，将需要删除的数据个数表示成3位的二进制数，并根据对对应的待处理数据的单元数据的相对位置关系进行排序得到对应的二进制表示，即得到3列数据，即将二进制数中的位于Bit0的所有数据按照其对应的待处理数据中的数据单元的相对顺序形成第0列数据[0 0 0 1 1 0 1 1]，将二进制数中的位于Bit1的所有数据按照其对应的待处理数据中的数据单元的相对顺序形成第1列数据[0 0 0 0 0 1 1 1]，将二进制数中的位于Bit2的所有数据按照其对应的待处理数据中的数据单元的相对顺序形成第2列数据[0 0 0 0 0 0 0 0]。
[0073] S23. 根据所述第r列数据生成所述数据处理电路中的第r级移位阵列的控制信号。
[0074] 从所述第r列数据中选择 个数据，若选择的第u个数据记为 ，则，其中，u=0、1、2、…、 ， 为第r级移位阵列中的选择单元的个数，
为第r列数据中的第 个数据，将 输入给所述数据处理电路
中的第r级移位阵列中的第u个选择单元的控制信号输入端。
[0075] 在一具体实施方式中，当控制信号为0表示选择二选一选择器中的第一选择信号输入端的数据输出，当控制信号为1表示选择二选一选择器中的第二选择信号输入端的数据输出。
[0076] 结合图3进一步说明，由于第0级移位阵列具有7个选择单元，而bit0位所在的第0列数据中具有8个数据，选取后7位数据，即[0 0 1 1 0 1 1]，按照其对应的待处理数据的数据单元的顺序，按照待处理数据的数据单元从低位至高位的顺序，将选择出的7个数据分别表示为第0个数据，第1个数据，…，第7个数据，将第0个数据输入给第0级移位阵列的第0个选择单元的控制信号输入端，将第1个数据输入给第0级移位阵列的第1个选择单元的控制信号输入端，依次类推，将第7个数据输入给第0级移位阵列的第7个选择单元的控制信号输入端。其中， 在图3中控制信号为0表示选择选择单元的第一输入端的数据输出，控制信号为1表示选择选择单元的第二输入端的数据输出。
[0077] 通过处理行为指示信号生成移位阵列控制信号，使得数据处理电路可以根据移位阵列控制信号对输入其中的数据单元进行2的幂次方移位。
[0078] 在一具体实施方式中，按照选定的顺序，将相邻两个数据单元确定为一待输入数据组，若第q组待输入数据组记为 ，其中， 为所述待处理数据按照所述选定顺序的第q个数据单元的输出端， 为所述待处理数据按照所述选定顺序的第(q+1)个数据单元的输出端，将所述 端与第0级移位阵列的第q个选择单元的第一输入端连接，将所述 端与所述第0级移位阵列的第q个选择单元的第二输入端连接，q=0、1、2、…、width‑1。
[0079] 结合图3进行说明，将Bit0数据输出端与第0级移位阵列的第0个选择单元的第一输入端连接，将Bit1数据输出端与第0级移位阵列的第0个选择单元的第二输入端连接，将Bit1数据输出端与第0级移位阵列的第1个选择单元的第一输入端连接，将Bit2数据输出Bit4端与第0级移位阵列的第1个选择单元的第二输入端连接，依次类推。
[0080] S3. 所述数据处理电路根据所述控制信号对所述待处理数据进行处理，输出处理后的数据。
[0081] 将移位阵列控制信号和待处理数据输入移位阵列后，移位阵列根据控制信号对输入的数据进行输出，输出处理后的数据，在图3中，处理后的数据为Data Output。以图3为例，第0级移位阵列的数据输出为[Bit0 Bit1 Bit3 Bit4 Bit4 Bit6 Bit7 Bit7]，第1级移位阵列的输出为[Bit0 Bit1 Bit3 Bit6 Bit7 Bit7 Bit7 Bit7]，第2级移位阵列的输出为[Bit0 Bit1 Bit3 Bit6 Bit7 Bit7 Bit7 Bit7]。
[0082] 本发明实施例的输出处理方法，在前述数据处理电路的技术上，通过根据处理行为指示信号和待处理数据生成移位阵列控制信号，通过将移位阵列控制信号输入给移位阵列，可以通过对待处理数据实现2的幂次数移位进行数据单元删除。
[0083] 基于本发明实施例二，本发明实施例三提供一种数据处理系统，如图6所示，该数据处理系统包括控制信号生成模块200和前述实施例的数据处理电路100，其中控制信号生成模块200用于根据待处理数据和处理行为指示信号生成移位阵列控制信号，数据处理电路用于根据所述移位阵列控制信号对所述待处理数据进行数据单元删除处理，输出处理后的数据。
[0084] 其中，控制信号生成模块200生成移位阵列控制信号的方式如实施例二，控制信号生成模块可以由硬件电路实现也可以由软件实现。
[0085] 在一具体实施方式中，该数据处理系统还包括数据选择模块300，其中数据选择模块300用于接收数据选择控制信号ctr_data2，该数据选择控制信号包括要选择数据的长度值，并根据长度值从数据处理电路输出的处理后的数据中选择该长度值的数据单元输出。
[0086] 本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
