一种沟槽型双层栅功率MOSFET及其制造方法

摘要

本发明提供一种沟槽型双层栅功率MOSFET及其制造方法，该方法包括以下步骤：形成第一多晶硅层、介质层于沟槽中，以遮盖第一多晶硅层引出区的第二保护层为掩膜，采用干法刻蚀对介质层进行回刻以使介质层的顶面与半导体层的顶面间隔第一距离；采用湿法刻蚀对介质层进行回刻以使介质层靠近沟槽侧壁的部分呈内凹弧形，并使介质层位于沟槽中间部分的顶面与半导体层的顶面间隔第二距离。本发明采用干式刻蚀加湿法刻蚀工艺，改善介质层侧向腐蚀，提高生产过程中工艺稳定性，提升产品良率，并减少了湿法过程中晶圆泡在酸液内的时间，减少蚀刻溶液的蚀刻速率变化带来的对第一、第二多晶硅层之间介质层厚度波动的影响，有利于提高产品动态参数稳定性。

权利要求

1.一种沟槽型双层栅功率MOSFET的制造方法，其特征在于，包括以下步骤：提供一半导体层，形成多个沟槽于所述半导体层中；

依次形成场氧层、第一多晶硅层于所述沟槽中；

形成第一保护层于所述半导体层上方以遮盖所述半导体层的第一预定区域，并将未被所述第一保护层遮盖的所述沟槽中的所述第一多晶硅层回刻至预定深度；

去除所述第一保护层，并形成介质层于所述沟槽中；

形成第二保护层于所述半导体层上以遮盖所述半导体层的第二预定区域，所述第二预定区域包括第一多晶硅层引出区；

以所述第二保护层为掩膜，采用各向异性干法刻蚀对所述介质层进行回刻以使所述介质层的顶面与所述半导体层的顶面间隔第一距离；

采用湿法刻蚀对所述介质层进行回刻以使所述介质层靠近所述沟槽侧壁的部分呈内凹弧形，并使所述介质层位于所述沟槽中间部分的顶面与所述半导体层的顶面间隔第二距离；

依次形成栅氧层及第二多晶硅层于所述沟槽中，所述栅氧层位于所述第一多晶硅层上方并附着于所述沟槽的侧壁，所述第二多晶硅层位于所述介质层上方并与所述栅氧层接触。

2.根据权利要求1所述的沟槽型双层栅功率MOSFET的制造方法，其特征在于，所述形成多个沟槽于所述半导体层中包括以下步骤：形成硬掩膜层于所述半导体层上；

图形化所述硬掩膜层以得到多个掩膜开口；

基于图形化后的所述硬掩膜层刻蚀所述半导体层以得到所述沟槽。

3.根据权利要求2所述的沟槽型双层栅功率MOSFET的制造方法，其特征在于：所述硬掩膜层包括自下而上依次层叠的热氧化法生长的氧化硅层、氮化硅层及化学气相沉积法制备的氧化硅层。

4.根据权利要求1所述的沟槽型双层栅功率MOSFET的制造方法，其特征在于：所述第一距离为所述第二距离的3/10 9/10。

~

5.根据权利要求1所述的沟槽型双层栅功率MOSFET的制造方法，其特征在于：所述介质层的材质包括氧化硅。

6.根据权利要求1所述的沟槽型双层栅功率MOSFET的制造方法，其特征在于：形成所述介质层的方法包括高密度等离子体化学气相沉积法。

7.根据权利要求1所述的沟槽型双层栅功率MOSFET的制造方法，其特征在于：所述半导体包括硅衬底及形成于所述硅衬底层上的外延层，所述沟槽位于所述外延层中，且所述沟槽的底面高于所述外延层的底面。

8.根据权利要求7所述的沟槽型双层栅功率MOSFET的制造方法，其特征在于：所述硅衬底与所述外延层均为N型，且所述硅衬底的掺杂浓度高于所述外延层的掺杂浓度。

9.根据权利要求7所述的沟槽型双层栅功率MOSFET的制造方法，其特征在于，还包括以下步骤：形成体区于所述外延层的顶部，形成源区于所述体区的顶部。

10.一种沟槽型双层栅功率MOSFET，其特征在于：所述沟槽型双层栅功率MOSFET是采用如权利要求1‑9任意一项所述的沟槽型双层栅功率MOSFET的制造方法制作得到。

说明书

一种沟槽型双层栅功率MOSFET及其制造方法

技术领域

[0001] 本发明属于半导体技术领域，涉及一种沟槽型双层栅功率MOSFET及其制造方法。

背景技术

[0002] 在功率器件领域中，沟槽型双层栅功率金属氧化物半导体场效应晶体管（简称MOSFET）具有开关速度快、输入阻抗高、热稳定好、工作频率高、所需驱动功率小且驱动电路简单等特点。

[0003] 沟槽型双层栅功率MOSFET中的双层栅结构包括下层多晶硅、上层多晶硅及位于上下两层多晶硅之间的介质层。现有的沟槽型双层栅功率MOSFET的制备工艺存在如下缺点：在使用纯湿法刻蚀对下层多晶硅上的介质层进行回刻以使介质层满足设定的厚度时，由于湿法刻蚀具有各向同性的特点，下层多晶硅上的介质层被湿法蚀刻液往下刻蚀的同时也会往侧向刻蚀，使得旁边的下层多晶硅引出区也被腐蚀，这样，在上层多晶硅沉积后极易造成上层多晶硅与下层多晶硅在下层多晶硅引出区短接使器件失效，造成产品良率降低。

[0004] 另外，使用纯湿法刻蚀，在大量生产过程中蚀刻溶液的蚀刻速率随着使用时间与使用次数的变化而变化，使得两层多晶硅中间的介质层厚度在不同批次之间存在差异，从而导致栅极电容Cg不断变化，使得产品动态参数不稳定。上述工艺稳定性不佳的问题也是现行工艺亟需解决的。

[0005] 因此，如何改进沟槽型双层栅功率MOSFET的制造方法，以提升产品良率以及产品参数稳定性，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

[0006] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽型双层栅功率MOSFET及其制造方法，用于解决现有沟槽型双层栅功率MOSFET的产品良率较低、动态参数不稳定的问题。

[0007] 为实现上述目的及其他相关目的，本发明提供一种沟槽型双层栅功率MOSFET的制造方法，其特征在于，包括以下步骤：

[0008] 提供一半导体层，形成多个沟槽于所述半导体层中；

[0009] 依次形成场氧层、第一多晶硅层于所述沟槽中；

[0010] 形成第一保护层于所述半导体层上方以遮盖所述半导体层的第一预定区域，并将未被所述第一保护层遮盖的所述沟槽中的所述第一多晶硅层回刻至预定深度；

[0011] 去除所述第一保护层，并形成介质层于所述沟槽中；

[0012] 形成第二保护层于所述半导体层上以遮盖所述半导体层的第二预定区域，所述第二预定区域包括第一多晶硅层引出区；

[0013] 以所述第二保护层为掩膜，采用干法刻蚀对所述介质层进行回刻以使所述介质层的顶面与所述半导体层的顶面间隔第一距离；

[0014] 采用湿法刻蚀对所述介质层进行回刻以使所述介质层靠近所述沟槽侧壁的部分呈内凹弧形，并使所述介质层位于所述沟槽中间部分的顶面与所述半导体层的顶面间隔第二距离；

[0015] 依次形成栅氧层及第二多晶硅层于所述沟槽中，所述栅氧层位于所述第一多晶硅层上方并附着于所述沟槽的侧壁，所述第二多晶硅层位于所述介质层上方并与所述栅氧层接触。

[0016] 可选地，所述形成多个沟槽于所述半导体层中包括以下步骤：

[0017] 形成硬掩膜层于所述半导体层上；

[0018] 图形化所述硬掩膜层以得到多个掩膜开口；

[0019] 基于图形化后的所述硬掩膜层刻蚀所述半导体层以得到所述沟槽。

[0020] 可选地，所述硬掩膜层包括自下而上依次层叠的热氧化法生长的氧化硅层、氮化硅层及化学气相沉积法制备的氧化硅层。

[0021] 可选地，所述第一距离为所述第二距离的3/10 9/10。~

[0022] 可选地，所述介质层的材质包括氧化硅。

[0023] 可选地，形成所述介质层的方法包括高密度等离子体化学气相沉积法。

[0024] 可选地，所述半导体包括硅衬底及形成于所述硅衬底层上的外延层，所述沟槽位于所述外延层中，且所述沟槽的底面高于所述外延层的底面。

[0025] 可选地，所述硅衬底与所述外延层均为N型，且所述硅衬底的掺杂浓度高于所述外延层的掺杂浓度。

[0026] 可选地，还包括以下步骤：形成体区于所述外延层的顶部，形成源区于所述体区的顶部。

[0027] 本发明还提供一种沟槽型双层栅功率MOSFET，所述沟槽型双层栅功率MOSFET是采用如上任意一项所述的沟槽型双层栅功率MOSFET的制造方法制作得到。

[0028] 如上所述，本发明的沟槽型双层栅功率MOSFET的制造方法采用干式刻蚀加湿法刻蚀工艺，改善高密度等离子体氧化层侧向腐蚀，提高生产过程中工艺稳定性，提升产品良率以及产品参数稳定性。此外，利用干式刻蚀加湿法刻蚀工艺减少了湿法过程中晶圆泡在酸液内的时间，减少蚀刻溶液的蚀刻速率变化带来的对第一多晶硅层与第二多晶硅层之间介质层厚度波动的影响，有利于提高产品动态参数稳定性。

附图说明

[0029] 图1显示为本发明的沟槽型双层栅功率MOSFET的制造方法的工艺流程图。

[0030] 图2显示为本发明的沟槽型双层栅功率MOSFET的制造方法提供的半导体层的结构示意图。

[0031] 图3显示为本发明的沟槽型双层栅功率MOSFET的制造方法形成多个沟槽于所述半导体层中的示意图。

[0032] 图4显示为本发明的沟槽型双层栅功率MOSFET的制造方法依次形成场氧层、第一多晶硅层于所述沟槽中，并对所述第一多晶硅层进行回刻，以去除所述硬掩膜层上的多晶硅的示意图。

[0033] 图5显示为本发明的沟槽型双层栅功率MOSFET的制造方法形成第一保护层于所述硬掩膜层上以遮盖所述半导体层的第一预定区域，并将未被所述第一保护层遮盖的所述沟槽中的所述第一多晶硅层回刻至预定深度的示意图。

[0034] 图6显示为本发明的沟槽型双层栅功率MOSFET的制造方法去除所述第一保护层，并形成介质层于所述沟槽中的示意图。

[0035] 图7显示为本发明的沟槽型双层栅功率MOSFET的制造方法去除所述硬掩膜层，并形成第二保护层于所述半导体层上以遮盖所述半导体层的第二预定区域的示意图。

[0036] 图8显示为本发明的沟槽型双层栅功率MOSFET的制造方法采用干法刻蚀对所述介质层进行回刻的示意图。

[0037] 图9显示为本发明的沟槽型双层栅功率MOSFET的制造方法进一步采用湿法刻蚀对所述介质层进行回刻的示意图。

[0038] 图10显示为所述沟槽型双层栅功率MOSFET的有源区与第一多晶硅层引出区的一种平面布局图。

[0039] 图11显示为形成所述第二保护层后的结构沿图10中Y方向的截面图。

[0040] 图12显示为另一种制造方法中采用纯湿法刻蚀回刻所述介质层的示意图。

[0041] 图13显示为另一种制造方法中采用纯湿法刻蚀回刻所述介质层后沉积的第二多晶硅层与第一多晶硅层在第一多晶硅层保护区短接的示意图。

[0042] 图14显示为本发明的沟槽型双层栅功率MOSFET的制造方法采用干法刻蚀结合湿法刻蚀对所述介质层进行回刻后在第一多晶硅层保护区及其附近所呈现的结构剖面图。

[0043] 图15显示为本发明制造的沟槽型双层栅功率MOSFET有源区中一个单元的结构示意图。

[0044] 元件标号说明：S1 S8 步骤，101 硅衬底，102 外延层，103 氧化硅层，104 氮化硅~层，105 氧化硅层，106 沟槽，107 场氧层，108 第一多晶硅层，109 第一保护层，110 介质层，111 第二保护层，112 第二多晶硅层，113 栅氧层，114 体区，115 源区，116 绝缘层，
117 漏极金属层，118 源极金属层，D1 第一距离，D2 第二距离，A 有源区，B 第一多晶硅层引出区。

具体实施方式

[0045] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0046] 请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0047] 请参阅图1，显示为本发明的沟槽型双层栅功率MOSFET的制造方法的工艺流程图，包括以下步骤：

[0048] S1：提供一半导体层，形成多个沟槽于所述半导体层中；

[0049] S2：依次形成场氧层、第一多晶硅层于所述沟槽中；

[0050] S3：形成第一保护层于所述半导体层上方以遮盖所述半导体层的第一预定区域，并将未被所述第一保护层遮盖的所述沟槽中的所述第一多晶硅层回刻至预定深度；

[0051] S4：去除所述第一保护层，并形成介质层于所述沟槽中；

[0052] S5：形成第二保护层于所述半导体层上以遮盖所述半导体层的第二预定区域，所述第二预定区域包括第一多晶硅层引出区；

[0053] S6：以所述第二保护层为掩膜，采用干法刻蚀对所述介质层进行回刻以使所述介质层的顶面与所述半导体层的顶面间隔第一距离；

[0054] S7：采用湿法刻蚀对所述介质层进行回刻以使所述介质层靠近所述沟槽侧壁的部分呈内凹弧形，并使所述介质层位于所述沟槽中间部分的顶面与所述半导体层的顶面间隔第二距离；

[0055] S8：依次形成栅氧层及第二多晶硅层于所述沟槽中，所述栅氧层位于所述第一多晶硅层上方并附着于所述沟槽的侧壁，所述第二多晶硅层位于所述介质层上方并与所述栅氧层接触。

[0056] 首先请参阅图2及图3，执行所述步骤S1：提供一半导体层，形成多个沟槽106于所述半导体层中。

[0057] 作为示例，如图2所示，所述半导体包括硅衬底101及形成于所述硅衬底101层上的外延层102。本实施例中，所述硅衬底101与所述外延层102均为N型，且所述硅衬底101的掺杂浓度高于所述外延层102的掺杂浓度。在其它实施例中，所述也可选用其它合适材质的衬底来替代所述硅衬底101。

[0058] 作为示例，如图3所示，形成多个沟槽106于所述半导体层中包括以下步骤：

[0059] （1）形成硬掩膜层于所述半导体层上，本实施例中，所述硬掩膜层包括自下而上依次层叠的热氧化法生长的氧化硅层103、氮化硅层104及化学气相沉积法制备的氧化硅层105；

[0060] （2）采用光刻、刻蚀工艺图形化所述硬掩膜层以得到多个掩膜开口，所述掩膜开口的位置与要形成的沟槽的位置相对应；

[0061] （3）基于图形化后的所述硬掩膜层刻蚀所述外延层102以得到所述沟槽106。

[0062] 再请参阅图4，执行所述步骤S2：依次形成场氧层107、第一多晶硅层108于所述沟槽106中。

[0063] 具体的，还包括对所述第一多晶硅层108进行回刻，以去除所述半导体层上的多晶硅。

[0064] 再请参阅图5，执行所述步骤S3：形成第一保护层109于所述半导体层上方以遮盖所述半导体层的第一预定区域，并将未被所述第一保护层109遮盖的所述沟槽106中的所述第一多晶硅层108回刻至预定深度。

[0065] 具体的，所述第一保护层109形成于所述半导体层上方的所述硬掩膜层上。

[0066] 作为示例，所述第一保护层109可选用光刻胶层，可通过旋涂工艺将光刻胶涂覆于所述硬掩膜层表面，并通过光刻工艺定义出第二多晶硅层的填充位置，也就是说，需要填充第二多晶硅层的区域的光刻胶层被打开，不需要填充第二多晶硅层的区域的光刻胶层被保留作为所述第一保护层109。

[0067] 作为示例，所述预定深度低于所述外延层102的上表面。在回刻所述第一多晶硅层108的过程中，所述场氧层107也被回刻至所述预定深度。

[0068] 再请参阅图6，执行所述步骤S4：去除所述第一保护层109，并形成介质层110于所述沟槽106中。

[0069] 作为示例，所述介质层110选用高密度等离子体（HDP）化学气相沉积法沉积的氧化硅，其填充于所述沟槽106中并覆盖所述硬掩膜层，本实施例中，还包括使用化学机械研磨（CMP）将所述沟槽106外的高密度等离子体氧化硅去除的步骤，在该过程中，所述硬掩膜层也被一并去除。

[0070] 再请参阅图7，执行所述步骤S5：形成第二保护层111于所述半导体层上以遮盖所述半导体层的第二预定区域，所述第二预定区域包括第一多晶硅层引出区。

[0071] 作为示例，所述第二保护层111可选用光刻胶层，其中，可通过旋涂工艺将光刻胶涂覆于所述半导体层表面，并通过光刻工艺使需要填充第二多晶硅层的区域的光刻胶层被打开，第一多晶硅层引出区及其周围一定区域（第一多晶硅层保护区）的光刻胶层被保留以保护第一多晶硅层引出区。

[0072] 再请参阅图8，执行所述步骤S6：以所述第二保护层111为掩膜，采用干法刻蚀对所述介质层110进行回刻以使所述介质层110的顶面与所述外延层102的顶面间隔第一距离D1。

[0073] 需要指出的是，干法蚀刻后会在沟槽侧壁底部形成尖角形貌，此形貌会使器件工作过程中电场集中，造成电性失效，需要通过后续圆润工艺进行改善。

[0074] 请参阅图9，执行所述步骤S7：进一步采用湿法刻蚀对所述介质层110进行回刻以使所述介质层110靠近所述沟槽侧壁的部分呈内凹弧形（即将尖角形貌变得圆润），并使所述介质层位于所述沟槽中间部分的顶面与所述半导体层的顶面间隔第二距离D2。

[0075] 需要指出的是，所述第二距离D2为最终要求深度（后续第二层多晶硅填充要求深度）。本实施例中，对所述介质层110分为两步，即第一步干法刻蚀，第二步湿法刻蚀，其中，第一步的干法刻蚀的刻蚀深度为最终要求深度的3/10 9/10，即D1/D2的范围是3/10 9/10。~ ~

[0076] 作为示例，第一步干法刻蚀的刻蚀量（即所述第一距离D1）为0.3微米 1.0微米，第~二步湿法刻蚀的刻蚀量为500埃 6000埃，所述第一层多晶硅上的所述介质层110剩余1000~
埃 6000埃（中间平坦部分厚度）。
~

[0077] 需要指出的是，请参阅图10，显示为所述沟槽型双层栅功率MOSFET的有源区A与第一多晶硅层引出区B的一种平面布局图，请参阅图11，显示为形成所述第二保护层111后的结构沿图10中Y方向的截面图。若对于所述介质层110的回刻不采用上述干法刻蚀结合湿法刻蚀，而是采用纯湿法刻蚀，则如图12所示，由于湿法蚀刻具有各向同性的特点，所述介质层110被湿法蚀刻剂往下刻蚀的同时也会往侧向刻蚀（如图12中箭头所示），使所述介质层位于所述第二保护层111下方的部分（第一多晶硅层保护区）也被部分腐蚀。如图13所示，由于第一多晶硅层保护区被腐蚀，第二多晶硅层112沉积后极易造成第二多晶硅层112与第一多晶硅层108在第一多晶硅层保护区短接，使器件失效，造成产品低良率。另外，使用纯湿法刻蚀，在大量生产过程中蚀刻溶液的蚀刻速率随着使用时间与使用次数的变化而变化，使得两层多晶硅中间所述介质层110的厚度在不同批次之间存在差异，从而导致栅极电容Cg不断变化，使得产品动态参数不稳定。而本发明的制作方法中采用干法刻蚀结合湿法刻蚀对所述介质层110进行回刻，利用干法蚀刻的各向异性，大大减小了第一多晶硅层保护区侧向腐蚀的程度。请参阅图14，显示为本发明采用干法刻蚀结合湿法刻蚀对所述介质层110进行回刻后在第一多晶硅层保护区及其附近所呈现的结构剖面图（对应于图13视角），可见，本发明有效改善了所述介质层110的侧向刻蚀问题，使所述第一多晶硅层的引出部分与所述第二多晶硅层之间有足够的高密度等离子体氧化层作为隔离层，有利于提高生产过程中的工艺稳定性，提升产品良率以及产品参数稳定性。

[0078] 另外，本发明采用干法刻蚀加湿法刻蚀工艺，相对于传统纯湿法工艺大大缩短了湿法刻蚀时间，减少了由于蚀刻溶液随使用次数及时间变化带来的蚀刻速率变化而导致第一层多晶硅与第二层多晶硅之间氧化层厚度波动的影响，使得栅电容Cg处于一个较稳定的水平，从而提高产品动态参数稳定性。

[0079] 至此，完成了所述介质层110的回刻，请参阅图15，显示为沟槽型双层栅功率MOSFET有源区中一个单元的结构示意图，通过继续执行所述步骤S8实现：依次形成栅氧层113及第二多晶硅层112于所述沟槽106中，所述栅氧层113位于所述第一多晶硅层108上方并附着于所述沟槽106的侧壁，所述第二多晶硅层112位于所述介质层110上方并与所述栅氧13层接触。

[0080] 作为示例，先进行牺牲氧的沉积与去除（未图示），然后进行所述栅氧层113的生长，进行第二多晶硅层112的沉积以及回刻，而后进行离子注入与激活形成体区114与源区115，形成绝缘层116，形成接触孔，形成漏极金属层117及源极金属层118，形成钝化层（未图示），制成完整的沟槽型双层栅功率MOSFET器件，其中，所述第一多晶硅层108对电场起调制作用并提升器件击穿电压，所述源极金属层118填充进所述接触孔与所述源区115电连接，所述第一多晶硅层108通过第一多晶硅层引出区的接触孔以及金属与所述源极金属层118相连，使第一多晶硅层108与所述源区115的电位相等。

[0081] 作为示例，所述体区114为P型掺杂，且掺杂浓度小于所述外延层的掺杂浓度，所述源区115为N型掺杂，且掺杂浓度大于所述外延层的掺杂浓度。

[0082] 综上所述，本发明的沟槽型双层栅功率MOSFET的制造方法采用干式刻蚀加湿法刻蚀工艺，改善高密度等离子体氧化层侧向腐蚀，提高生产过程中工艺稳定性，提升产品良率以及产品参数稳定性。此外，利用干式刻蚀加湿法刻蚀工艺减少了湿法过程中晶圆泡在酸液内的时间，减少蚀刻溶液的蚀刻速率变化带来的对第一多晶硅层与第二多晶硅层之间介质层厚度波动的影响，有利于提高产品动态参数稳定性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0083] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。