本发明公开了一种CMOS工艺兼容的接口芯片掉电保护电路及方法，电路包括电源芯片保护子电路和衬底电位生成子电路；本发明的CMOS工艺兼容的接口芯片掉电保护电路不要求工艺具有特殊器件，在标准CMOS工艺下即可实现，且电路结构简单，衬底电位生成子电路会产生PMOS管的衬底电位，在电源掉电情况下可有效降低输出端出现高电位时的电流倒灌，可以实现其漏电流低于1uA指标。
1.一种CMOS工艺兼容的接口芯片掉电保护电路，其特征在于，包括电源芯片保护子电路和衬底电位生成子电路；
其中，所述电源芯片保护子电路的第一输入端作为所述CMOS工艺兼容的接口芯片掉电保护电路的输入端，所述电源芯片保护子电路的输出端作为所述CMOS工艺兼容的接口芯片掉电保护电路的输出端；
所述衬底电位生成子电路的输入端与所述电源芯片保护子电路的输出端连接，所述衬底电位生成子电路的输出端分别与所述电源芯片保护子电路的第二输入端和第三输入端连接；
所述电源芯片保护子电路包括PMOS管P0、PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4、NMOS管N0、NMOS管N1、NMOS管N2、NMOS管N3和NMOS管N4；
其中，所述PMOS管P0的栅极与所述NMOS管N0的栅极连接，所述PMOS管P0的源极与VDD电源连接，所述NMOS管N0的栅极作为所述电源芯片保护子电路的第一输入端，所述NMOS管N0的源极接地，所述NMOS管N0的漏极分别与所述PMOS管P0的漏极、PMOS管P1的栅极和NMOS管N1的栅极连接，所述PMOS管P1的源极与所述VDD电源连接，所述PMOS管P1的漏极分别与所述NMOS管N1的漏极、PMOS管P2的栅极、PMOS管P3的栅极、NMOS管N2的栅极和NMOS管N3的栅极连接，所述NMOS管N1的源极接地，所述PMOS管P2的源极与所述VDD电源连接，所述PMOS管P2的漏极分别与所述NMOS管N2的漏极和NMOS管N4的栅极连接，所述NMOS管N2的源极接地，所述PMOS管P3的源极作为所述电源芯片保护子电路的第二输入端，所述PMOS管P3的漏极分别与所述NMOS管N3的漏极、PMOS管P4的栅极连接，所述NMOS管N3的源极接地，所述PMOS管P4的源极与所述VDD电源连接，所述PMOS管P4的衬底作为所述电源芯片保护子电路的第三输入端，所述PMOS管P4的漏极与所述NMOS管N4的漏极连接并作为所述电源芯片保护子电路的输出端，所述NMOS管N4的源极接地；
所述衬底电位生成子电路包括PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9、NMOS管N5、NMOS管N6和电阻R1；
其中，PMOS管P5的栅极分别与所述NMOS管N5的栅极和PMOS管P9的源极连接并作为所述衬底电位生成子电路的输入端，所述PMOS管P5的源极与所述VDD电源连接，所述PMOS管P5的漏极分别与所述NMOS管N5的漏极和NMOS管N6的栅极连接，所述NMOS管N5的源极接地，所述NMOS管N6的源极接地，所述NMOS管N6的漏极分别与所述PMOS管P6的栅极、PMOS管P8的漏极和PMOS管P9的漏极连接，所述PMOS管P6的源极与所述VDD电源连接，所述PMOS管P6的漏极分别与所述PMOS管P6的衬底、PMOS管P8的源极、PMOS管P8的衬底、PMOS管P9的衬底、PMOS管P7的栅极、PMOS管P7的漏极和PMOS管P7的衬底连接，所述PMOS管P7的源极与所述VDD电源连接，所述PMOS管P7的漏极作为所述衬底电位生成子电路的输出端；所述PMOS管P8的栅极分别与所述PMOS管P9的栅极和电阻R1的一端连接，所述电阻R1的另一端与所述VDD电源连接；
所述电源芯片保护子电路用于在CMOS工艺兼容的接口芯片电源掉电情况下，防止CMOS工艺兼容的接口芯片掉电保护电路输出端的电流倒灌到电源端口；所述衬底电位生成子电路用于输出衬底电压。
2.一种基于权利要求1所述权利要求的CMOS工艺兼容的接口芯片掉电保护电路的CMOS工艺兼容的接口芯片掉电保护方法，其特征在于，包括以下步骤：S1、当CMOS工艺兼容的接口芯片的电源掉电时，通过衬底电位生成子电路生成衬底电压；
S2、根据衬底电位生成子电路生成的衬底电压，控制PMOS管P4关闭，完成接口芯片的掉电保护。
3.根据权利要求2所述CMOS工艺兼容的接口芯片掉电保护方法，其特征在于，所述步骤S1具体为：
当CMOS工艺兼容的接口芯片的电源掉电时，并且CMOS工艺兼容的接口芯片掉电保护电路的输出端外接高电平时，根据PMOS管P8和PMOS管P9导通，使CMOS工艺兼容的接口芯片掉电保护电路的输出端的高电平通过PMOS管P8和PMOS管P9，得到高电平的衬底电压Vbias。
4.根据权利要求3所述的CMOS工艺兼容的接口芯片掉电保护方法，其特征在于，所述步骤S2具体为：
根据衬底电压Vbias为PMOS管P4提供衬底电位，根据NMOS管N3的栅极电压Vy＝0V和PMOS管P4的栅极电压Vz＝Vbias，控制PMOS管P4不导通，切断PMOS管P4的衬底到电源通路，实现接口芯片的掉电保护。
一种CMOS工艺兼容的接口芯片掉电保护电路及方法
技术领域
[0001] 本发明属于集成电路器件和数字信号传输领域，具体涉及一种CMOS工艺兼容的接口芯片掉电保护电路及方法。
背景技术
[0002] 随着集成电路的高速发展，数字信号传输在系统中越来越普遍，数字信号的传输往往涉及到多对一信号传输。对于传统的信号发送系统一般采用反相器结构，现在的集成电路系统经常会有节能设计，系统在某些情况下，可能出现只有某些信号发送系统存在发送信号的可能，而剩余的系统不会发送信号，那么系统会将不发送信号的系统进行节能处理，以降低整个系统的功耗，而节能处理的最好方法是将不发送信号的系统直接掉电处理，将其电源电压降为地电位，这样该系统便不会存在功耗。但此时问题来了，当发送信号的系统发送高电平的时候，该高电平被输出到掉电系统的OUT端，OUT端为高电压，而其输出上拉PMOS的源极的电源掉电为地电位，此时就会形成从OUT端经寄生二极管到GND的导电通路，当OUT端口出现高电平时，该通路会产生一个电流I1，由于PMOS管为上拉功率管，面积一般较大，所以寄生二极管面积也较大，电流I1会很大，容易将OUT端口的高电平钳位在一个很低的水平，导致后面的信号接受系统无法识别该高电平。
发明内容
[0003] 针对现有技术中的上述不足，本发明提供的一种CMOS工艺兼容的接口芯片掉电保护电路及方法解决了接口芯片掉电情况下对地存在导电通路的问题。
[0004] 为了达到上述发明目的，本发明采用的技术方案为：一种CMOS工艺兼容的接口芯片掉电保护电路，包括电源芯片保护子电路和衬底电位生成子电路；
[0005] 其中，所述电源芯片保护子电路的第一输入端作为所述CMOS工艺兼容的接口芯片掉电保护电路的输入端，所述电源芯片保护子电路的输出端作为所述CMOS工艺兼容的接口芯片掉电保护电路的输出端；
[0006] 所述衬底电位生成子电路的输入端与所述电源芯片保护子电路的输出端连接，所述衬底电位生成子电路的输出端分别与所述电源芯片保护子电路的第二输入端和第三输入端连接；
[0007] 所述电源芯片保护子电路用于在CMOS工艺兼容的接口芯片电源掉电情况下，防止CMOS工艺兼容的接口芯片掉电保护电路输出端的电流倒灌到电源端口；所述衬底电位生成子电路用于输出衬底电压。
[0008] 进一步地：所述电源芯片保护子电路包括电源芯片保护子电路包括PMOS管P0、PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4、NMOS管N0、NMOS管N1、NMOS管N2、NMOS管N3和NMOS管N4；
[0009] 其中，所述PMOS管P0的栅极与所述NMOS管N0的栅极连接，所述PMOS管P0的源极与VDD电源连接，所述NMOS管N0的栅极作为所述电源芯片保护子电路的第一输入端，所述NMOS管N0的源极接地，所述NMOS管N0的漏极分别与所述PMOS管P0的漏极、PMOS管P1的栅极和NMOS管N1的栅极连接，所述PMOS管P1的源极与所述VDD电源连接，所述PMOS管P1的漏极分别与所述NMOS管N1的漏极、PMOS管P2的栅极、PMOS管P3的栅极、NMOS管N2的栅极和NMOS管N3的栅极连接，所述NMOS管N1的源极接地，所述PMOS管P2的源极与所述VDD电源连接，所述PMOS管P2的漏极分别与所述NMOS管N2的漏极和NMOS管N4的栅极连接，所述NMOS管N2的源极接地，所述PMOS管P3的源极作为所述电源芯片保护子电路的第二输入端，所述PMOS管P3的漏极分别与所述NMOS管N3的漏极、PMOS管P4的栅极连接，所述NMOS管N3的源极接地，所述PMOS管P4的源极与所述VDD电源连接，所述PMOS管P4的衬底作为所述电源芯片保护子电路的第三输入端，所述PMOS管P4的漏极与所述NMOS管N4的漏极连接并作为所述电源芯片保护子电路的输出端，所述NMOS管N4的源极接地。
[0010] 上述进一步方案的有益效果为：本发明的CMOS工艺兼容的接口芯片掉电保护电路不要求工艺具有特殊器件，在标准CMOS工艺下即可实现，衬底电位生成子电路的输出电压Vbias为PMOS管P4提供衬底电位，通过该电路生成的衬底电位截断接口芯片掉电保护电路输出端到掉电电源的单向通路，并且Vbias电压为PMOS管P3提供电源，避免PMOS管P4在电源掉电情况下开启，从而避免电源掉电时输出端倒灌电流到电源端。
[0011] 进一步地：所述衬底电位生成子电路包括PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9、NMOS管N5、NMOS管N6和电阻R1；
[0012] 其中，PMOS管P5的栅极分别与所述NMOS管N5的栅极和PMOS管P9的源极连接并作为所述衬底电位生成子电路的输入端，所述PMOS管P5的源极与所述VDD电源连接，所述PMOS管P5的漏极分别与所述NMOS管N5的漏极和NMOS管N6的栅极连接，所述NMOS管N5的源极接地，所述NMOS管N6的源极接地，所述NMOS管N6的漏极分别与所述PMOS管P6的栅极、PMOS管P8的漏极和PMOS管P9的漏极连接，所述PMOS管P6的源极与所述VDD电源连接，所述PMOS管P6的漏极分别与所述PMOS管P6的衬底、PMOS管P8的源极、PMOS管P8的衬底、PMOS管P9的衬底、PMOS管P7的栅极、PMOS管P7的漏极和PMOS管P7的衬底连接，所述PMOS管P7的源极与所述VDD电源连接，所述PMOS管P7的漏极作为所述衬底电位生成子电路的输出端；所述PMOS管P8的栅极分别与所述PMOS管P9的栅极和电阻R1的一端连接，所述电阻R1的另一端与所述VDD电源连接。
[0013] 上述进一步方案的有益效果为：衬底电位生成子电路会产生PMOS管的衬底电位，从而避免PMOS管衬底电位直接采用电源电压的情况出现。
[0014] 一种CMOS工艺兼容的接口芯片掉电保护方法，包括以下步骤：
[0015] S1、当CMOS工艺兼容的接口芯片的电源掉电时，通过衬底电位生成子电路生成衬底电压；
[0016] S2、根据衬底电位生成子电路生成的衬底电压，控制PMOS管P4关闭，完成接口芯片的掉电保护。
[0017] 进一步地：所述步骤S1具体为：
[0018] 当CMOS工艺兼容的接口芯片的电源掉电时，并且CMOS工艺兼容的接口芯片掉电保护电路的输出端外接高电平时，根据PMOS管P8和PMOS管P9导通，使CMOS工艺兼容的接口芯片掉电保护电路的输出端的高电平通过PMOS管P8和PMOS管P9，得到高电平的衬底电压Vbias。
[0019] 进一步地：所述步骤S2具体为：
[0020] 根据衬底电压Vbias为PMOS管P4提供衬底电位，根据NMOS管N3的栅极电压Vy＝0V和PMOS管P4的栅极电压Vz＝Vbias，控制PMOS管P4不导通，切断PMOS管P4的衬底到电源通路，实现接口芯片的掉电保护。
[0021] 本发明的有益效果为：
[0022] (1)本发明的CMOS工艺兼容的接口芯片掉电保护电路不要求工艺具有特殊器件，在标准CMOS工艺下即可实现，且电路结构简单。
[0023] (2)衬底电位生成子电路会产生PMOS管的衬底电位，在电源掉电情况下可有效降低输出端出现高电位时的电流倒灌，可以实现其漏电流低于1uA指标。
[0024] (3)本发明解决了接口电路电源掉电情况下的输出端到电源端口倒灌电流问题，无论输出端DOUT是高电平还是低电平均不会产生到电源端的电流，实现芯片的掉电保护功能。
附图说明
[0025] 图1为CMOS工艺兼容的接口芯片掉电保护电路原理图。
[0026] 图2为一种CMOS工艺兼容的接口芯片掉电保护方法的流程图。
具体实施方式
[0027] 下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
[0028] 实施例1：
[0029] 如图1所示，在本发明的一个实施例中，一种CMOS工艺兼容的接口芯片掉电保护电路，包括电源芯片保护子电路和衬底电位生成子电路；
[0030] 其中，所述电源芯片保护子电路的第一输入端作为所述CMOS工艺兼容的接口芯片掉电保护电路的输入端，所述电源芯片保护子电路的输出端作为所述CMOS工艺兼容的接口芯片掉电保护电路的输出端；
[0031] 所述衬底电位生成子电路的输入端与所述电源芯片保护子电路的输出端连接，所述衬底电位生成子电路的输出端分别与所述电源芯片保护子电路的第二输入端和第三输入端连接；
[0032] 所述电源芯片保护子电路用于在CMOS工艺兼容的接口芯片电源掉电情况下，防止CMOS工艺兼容的接口芯片掉电保护电路输出端的电流倒灌到电源端口；所述衬底电位生成子电路用于输出衬底电压。
[0033] 所述电源芯片保护子电路包括电源芯片保护子电路包括PMOS管P0、PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4、NMOS管N0、NMOS管N1、NMOS管N2、NMOS管N3和NMOS管N4；
[0034] 其中，所述PMOS管P0的栅极与所述NMOS管N0的栅极连接，所述PMOS管P0的源极与VDD电源连接，所述NMOS管N0的栅极作为所述电源芯片保护子电路的第一输入端，所述NMOS管N0的源极接地，所述NMOS管N0的漏极分别与所述PMOS管P0的漏极、PMOS管P1的栅极和NMOS管N1的栅极连接，所述PMOS管P1的源极与所述VDD电源连接，所述PMOS管P1的漏极分别与所述NMOS管N1的漏极、PMOS管P2的栅极、PMOS管P3的栅极、NMOS管N2的栅极和NMOS管N3的栅极连接，所述NMOS管N1的源极接地，所述PMOS管P2的源极与所述VDD电源连接，所述PMOS管P2的漏极分别与所述NMOS管N2的漏极和NMOS管N4的栅极连接，所述NMOS管N2的源极接地，所述PMOS管P3的源极作为所述电源芯片保护子电路的第二输入端，所述PMOS管P3的漏极分别与所述NMOS管N3的漏极、PMOS管P4的栅极连接，所述NMOS管N3的源极接地，所述PMOS管P4的源极与所述VDD电源连接，所述PMOS管P4的衬底作为所述电源芯片保护子电路的第三输入端，所述PMOS管P4的漏极与所述NMOS管N4的漏极连接并作为所述电源芯片保护子电路的输出端，所述NMOS管N4的源极接地。
[0035] 本实施例的有益效果为：本发明的CMOS工艺兼容的接口芯片掉电保护电路不要求工艺具有特殊器件，在标准CMOS工艺下即可实现，且电路结构简单，所述衬底电位生成子电路的输出电压Vbias为PMOS管P4提供衬底电位，通过该电路生成的衬底电位截断接口芯片掉电保护电路输出端到掉电电源的单向通路，并且Vbias电压为PMOS管P3提供电源，避免PMOS管P4在电源掉电情况下开启，从而避免电源掉电时输出端倒灌电流到电源端。
[0036] 实施例2：
[0037] 本实施例针对衬底电位生成子电路的具体电路结构。
[0038] 所述衬底电位生成子电路包括PMOS管P5、PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9、NMOS管N5、NMOS管N6和电阻R1；
[0039] 其中，PMOS管P5的栅极分别与所述NMOS管N5的栅极和PMOS管P9的源极连接并作为所述衬底电位生成子电路的输入端，所述PMOS管P5的源极与所述VDD电源连接，所述PMOS管P5的漏极分别与所述NMOS管N5的漏极和NMOS管N6的栅极连接，所述NMOS管N5的源极接地，所述NMOS管N6的源极接地，所述NMOS管N6的漏极分别与所述PMOS管P6的栅极、PMOS管P8的漏极和PMOS管P9的漏极连接，所述PMOS管P6的源极与所述VDD电源连接，所述PMOS管P6的漏极分别与所述PMOS管P6的衬底、PMOS管P8的源极、PMOS管P8的衬底、PMOS管P9的衬底、PMOS管P7的栅极、PMOS管P7的漏极和PMOS管P7的衬底连接，所述PMOS管P7的源极与所述VDD电源连接，所述PMOS管P7的漏极作为所述衬底电位生成子电路的输出端；所述PMOS管P8的栅极分别与所述PMOS管P9的栅极和电阻R1的一端连接，所述电阻R1的另一端与所述VDD电源连接。
[0040] 本实施例的有益效果为：衬底电位生成子电路会产生PMOS管的衬底电位，从而避免PMOS管衬底电位直接采用电源电压的情况出现，通过该电路截断输出端到电源的通路，在电源掉电情况下，可有效降低输出端出现高电位时的电流倒灌，可以实现其漏电流低于1uA指标。
[0041] 本发明的CMOS工艺兼容的接口芯片掉电保护电路工作原理为：当电源VDD正常供电时，电源VDD为接口芯片提供电源电压，当CMOS工艺兼容的接口芯片掉电保护电路输入端的输入信号DIN为低电平时，NMOS管N4开启，PMOS管P4关闭，CMOS工艺兼容的接口芯片掉电保护电路的输出端DOUT端被NMOS管N4拉至地电位，衬底电位生成子电路中的NMOS管N6开启，则NMOS管N6的漏极电压Vx＝0V，PMOS管P6开启，所以衬底电位生成子电路输出衬底电压Vbias＝VDD；当输入信号DIN为高电平时，NMOS管N4关闭，PMOS管P4管开启，输出端DOUT被PMOS管P4拉至高电位。
[0042] 当电源掉电时(VDD＝0V)，且输出端DOUT外接低电平时，输出端DOUT到电源端及地端口没有压差，不会产生电流；当输出端DOUT外接高电平时，输出端DOUT到电源端及地端口有压差，由于电源掉电，NMOS管N4的栅极为地电位，NMOS管N4关闭，不会产生输出端DOUT到地端口的电流；输出端DOUT为高电平，电源为地电位，PMOS管P8和PMOS管P9导通，高电平的DOUT通过PMOS管P8、PMOS管P9产生衬底电压Vbias，所以此时衬底电压Vbias＝VDOUT(输出端DOUT电压)，并为PMOS管P4提供衬底电位；另外由于电源掉电，NMOS管N3的栅极电压Vy＝0V，PMOS管P4的栅极电压Vz＝Vbias，PMOS管P4不会导通，且由于，PMOS管P4的衬底电位为Vbias，切断衬底到电源的通路，最终实现电路掉电情况下，无论输出端是高电平还是低电平均不会产生到电源端的电流，实现芯片的掉电保护功能。
[0043] 实施例3：
[0044] 本实施例为基于一种CMOS工艺兼容的接口芯片掉电保护电路的方法。
[0045] 如图2所示，在本实施例中，一种CMOS工艺兼容的接口芯片掉电保护方法，包括以下步骤：
[0046] S1、当CMOS工艺兼容的接口芯片的电源掉电时，通过衬底电位生成子电路生成衬底电压；
[0047] S2、根据衬底电位生成子电路生成的衬底电压，控制PMOS管P4关闭，完成接口芯片的掉电保护。
[0048] 所述步骤S1具体为：
[0049] 当CMOS工艺兼容的接口芯片的电源掉电时，并且CMOS工艺兼容的接口芯片掉电保护电路的输出端外接高电平时，根据PMOS管P8和PMOS管P9导通，使CMOS工艺兼容的接口芯片掉电保护电路的输出端的高电平通过PMOS管P8和PMOS管P9，得到高电平的衬底电压Vbias。
[0050] 所述步骤S2具体为：
[0051] 根据衬底电压Vbias为PMOS管P4提供衬底电位，根据NMOS管N3的栅极电压Vy＝0V和PMOS管P4的栅极电压Vz＝Vbias，控制PMOS管P4不导通，切断PMOS管P4的衬底到电源通路，实现接口芯片的掉电保护。
[0052] 本发明的有益效果为：本发明解决了接口电路电源掉电情况下的输出端到电源端口倒灌电流问题，具有电路结构简单、使用方便且标准CMOS工艺即可实现的特点。
[0053] 在本发明的描述中，需要理解的是，术语“中心”、“厚度”、“上”、“下”、“水平”、“顶”、“底”、“内”、“外”、“径向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明的技术特征的数量。因此，限定由“第一”、“第二”、“第三”的特征可以明示或隐含地包括一个或者更多个该特征。
