静态锁存器以及包括静态锁存器的处理器和计算装置

摘要

本公开涉及静态锁存器以及包括静态锁存器的处理器和计算装置。提供了一种静态锁存器，包括：输入级，用于接收锁存器输入（D）；输出级，用于输出锁存器输出（Q）；中间节点（B），设置于所述输入级的输出和所述输出级的输入之间，其中，所述输出级接收所述中间节点处的信号作为输入；以及反馈级，接收所述锁存器输出，并提供反馈到所述中间节点，其中，所述反馈级和输入级具有逻辑高状态、逻辑低状态和高阻状态。

权利要求

1.一种用于数字货币的计算装置，其特征在于，包括至少一个静态锁存器，所述静态锁存器包括：输入级，用于接收锁存器输入(D)；

输出级，用于输出锁存器输出(Q)；

中间节点(B)，设置于所述输入级的输出和所述输出级的输入之间，其中，在操作中所述中间节点处的电位是浮动的，并且其中，所述输出级接收所述中间节点处的信号作为输入；以及反馈级，接收所述锁存器输出，并提供反馈到所述中间节点，其中，所述反馈级和输入级具有逻辑高状态、逻辑低状态和高阻状态，其中，在所述静态锁存器中，所述中间节点处的电位能够被维持，使得所述静态锁存器能够不使用高阈值晶体管作为与所述中间节点连接的晶体管，并且所述静态锁存器被配置为使得所述静态锁存器中与所述中间节点连接的晶体管的阈值与所述静态锁存器中的其他晶体管的阈值基本相同，并且其中，所述静态锁存器能够在操作状态下以第一频率工作，并且在休眠或空闲状态下能够以比所述第一频率低的第二频率工作而不出现功能错误，所述第一频率和所述第二频率被配置为使得动态锁存器在所述第二频率下相比于在所述第一频率下更易出现功能错误，所述动态锁存器相比于所述静态锁存器不具有所述反馈级。

2.根据权利要求1所述的计算装置，其特征在于，其中所述反馈级包括三态门，所述三态门包括：顺序串联的第一至第四晶体管，其中第一晶体管和第二晶体管是第一导电类型的晶体管，第三晶体管和第四晶体管是第二导电类型的晶体管，所述第二导电类型不同于第一导电类型，所述第一晶体管和第二晶体管中的一个的控制端子连接到所述锁存器输出，所述第一晶体管和第二晶体管中的另一个的控制端子连接到第一时钟信号，所述第三晶体管和第四晶体管中的一个的控制端子连接到所述锁存器输出，所述第三晶体管和第四晶体管中的另一个的控制端子连接到第二时钟信号，其中所述第二时钟信号是所述第一时钟信号的反，所述第二晶体管和第三晶体管彼此相连接的节点连接到所述中间节点。

3.根据权利要求1所述的计算装置，其特征在于，其中所述反馈级包括串联连接的反相器和传输门，所述反相器的输入连接到所述锁存器输出，所述反相器的输出连接到所述传输门的输入，所述传输门的输出连接到所述中间节点，所述传输门的两个控制端子分别接收第一时钟信号和第二时钟信号，其中所述第二时钟信号是所述第一时钟信号的反。

4.根据权利要求2‑3中任一项所述的计算装置，其特征在于，其中：第一导电类型是P型，第二导电类型是N型，

当所述第一时钟信号为高且所述第二时钟信号为低时，所述反馈级关断，从而呈现高阻态；

当所述第一时钟信号为低且所述第二时钟信号为高时，所述反馈级根据所述锁存器输出提供反馈到所述中间节点。

5.根据权利要求2‑3中任一项所述的计算装置，其特征在于，其中所述输入级是三态逻辑，所述三态逻辑接收所述锁存器输入以及所述第一时钟信号和第二时钟信号，所述三态逻辑根据所述锁存器输入和所述第一时钟信号和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态。

6.根据权利要求5所述的计算装置，其特征在于，其中

所述三态逻辑包括串联连接的反相器和传输门，所述反相器接收所述锁存器输入，所述反相器的输出连接到所述传输门的一端，所述传输门的另一端连接到所述中间节点，所述传输门的控制端分别接收所述第一时钟信号和第二时钟信号。

7.根据权利要求4所述的计算装置，其特征在于，其中

所述输入级包括三态门，所述三态门包括：

顺序串联的第五至第八晶体管，其中第五晶体管和第六晶体管是第一导电类型的晶体管，第七晶体管和第八晶体管是第二导电类型的晶体管，所述第五晶体管和第六晶体管中的一个的控制端子连接到所述锁存器输入，所述第五晶体管和第六晶体管中的另一个的控制端子连接到所述第二时钟信号，所述第七晶体管和第八晶体管中的一个的控制端子连接到所述锁存器输入，所述第七晶体管和第八晶体管中的另一个的控制端子连接到所述第一时钟信号，所述第六晶体管和第七晶体管彼此相连接的节点连接到所述中间节点。

8.根据权利要求7所述的计算装置，其特征在于，其中：

当所述第一时钟信号为高且所述第二时钟信号为低时，所述输入级根据所述锁存器输入提供输出到所述中间节点；

当所述第一时钟信号为低且所述第二时钟信号为高时，所述输入级关断，从而呈现高阻态。

9.根据权利要求1所述的计算装置，其特征在于，包括处理器，所述至少一个静态锁存器被包括在所述处理器中。

10.根据权利要求9所述的计算装置，其特征在于，所述至少一个静态锁存器包括多个静态锁存器；以及时钟电路，用于提供所需的时钟信号到所述多个静态锁存器中的每一个。

11.根据权利要求10所述的计算装置，其特征在于，其中所述时钟电路包括串联的第一反相器和第二反相器，所述第一反相器接收时钟信号，并输出第一时钟信号，所述第二反相器接收所述第一时钟信号，并输出第二时钟信号，所述第一时钟信号和所述第二时钟信号被提供到所述多个静态锁存器中的每一个。

说明书

静态锁存器以及包括静态锁存器的处理器和计算装置

技术领域

[0001] 本公开涉及静态锁存器以及包括静态锁存器的处理器和计算装置。

背景技术

[0002] 近年来，数字货币受到越来越多的关注。在相关领域中，需要改进的用于数字货币的处理器和计算装置。

[0003] 用于数字货币的处理器在运算过程中需要进行大量重复性的逻辑计算，这需要大量的锁存器进行数据存储。因此，锁存器的性能将直接影响处理器的性能，包括芯片面积、功耗、运算速度等。

[0004] 动态锁存器相对于静态锁存器，由于减少了用于保持工作状态的正反馈电路，电路结构会大幅度简化，这样既减小了芯片面积，又能降低功耗。但是，由于动态锁存器中存在部分时间内电位浮动（floating）的节点，在所述时间段内该节点处的寄生电容需要保持住正确的电压状态。

[0005] 为了减轻或避免器件漏电影响该节点的电压，与该节点连接的电路器件需要使用低漏电器件。低漏电器件通常是高阈值器件，速度比低阈值器件慢，这也就会影响动态锁存器的速度。同时，动态锁存器需要工作在一个较高频率，以防止功能错误。而在处理器的某些状态（例如，休眠或空闲状态）下，动态锁存器可能会以相对较低的频率工作，在这种情况下，现有技术的动态锁存器可能会出现功能错误。

[0006] 为了解决以上的一个或多个问题，本发明提出一种静态锁存器以及包括该静态锁存器的处理器和计算装置。

发明内容

[0007] 根据本公开一个方面，提供了一种静态锁存器，包括：输入级，用于接收锁存器输入（D）；输出级，用于输出锁存器输出（Q）；中间节点（B），设置于所述输入级的输出和所述输出级的输入之间，其中，所述输出级接收所述中间节点处的信号作为输入；以及反馈级，接收所述锁存器输出，并提供反馈到所述中间节点，其中，所述反馈级和输入级具有逻辑高状态、逻辑低状态和高阻状态。

[0008] 在一些实施例中，所述反馈级包括三态门，所述三态门包括：顺序串联的第一至第四晶体管，所述第一和第二晶体管是第一导电类型的晶体管，第三和第四晶体管是第二导电类型的晶体管，所述第二导电类型不同于第一导电类型，所述第一和第二晶体管中的一个的控制端子连接到所述锁存器输出，所述第一和第二晶体管中的另一个的控制端子连接到第一时钟信号，所述第三和第四晶体管中的一个的控制端子连接到所述锁存器输出，所述第三和第四晶体管中的另一个的控制端子连接到第二时钟信号，其中所述第二时钟信号是所述第一时钟信号的反，所述第二和第三晶体管彼此相连接的节点连接到所述中间节点。

[0009] 在一些实施例中，所述反馈级包括串联连接的反相器和传输门，所述反相器的输入连接到所述锁存器输出，所述反相器的输出连接到所述传输门的输入，所述传输门的输出连接到所述中间节点，所述传输门的两个控制端子分别接收第一时钟信号和第二时钟信号，其中所述第二时钟信号是所述第一时钟信号的反。

[0010] 在一些实施例中，所述第一导电类型是P型，所述第二导电类型是N型。当所述第一时钟信号为高且所述第二时钟信号为低时，所述反馈级关断，从而呈现高阻态。当所述第一时钟信号为低且所述第二时钟信号为高时，所述反馈级根据所述锁存器输出提供反馈到所述中间节点。

[0011] 在一些实施例中，所述输入级是三态逻辑，所述三态逻辑接收所述锁存器输入以及所述第一和第二时钟信号，所述三态逻辑根据所述输入和所述第一和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态。

[0012] 在一些实施例中，所述三态逻辑包括串联连接的反相器和传输门，所述反相器接收所述锁存器输入，所述反相器的输出连接到所述传输门的一端，所述传输门的另一端连接到所述中间节点，所述传输门的控制端分别接收所述第一和第二时钟信号。

[0013] 在一些实施例中，所述三态逻辑包括三态门，所述三态门包括：顺序串联的第五至第八晶体管，所述第五和第六晶体管是第一导电类型的晶体管，第七和第八晶体管是第二导电类型的晶体管，所述第五和第六晶体管中的一个的控制端子连接到所述锁存器输入，所述第五和第六晶体管中的另一个的控制端子连接到所述第二时钟信号，所述第七和第八晶体管中的一个的控制端子连接到所述锁存器输入，所述第七和第八晶体管中的另一个的控制端子连接到所述第一时钟信号，所述第六和第七晶体管彼此相连接的节点连接到所述中间节点。

[0014] 在一些实施例中，所述第一导电类型的晶体管是PMOS晶体管，所述第二导电类型的晶体管是NMOS晶体管。当所述第一时钟信号为高且所述第二时钟信号为低时，所述输入级根据所述锁存器输入提供输出到所述中间节点。当所述第一时钟信号为低且所述第二时钟信号为高时，所述输入级关断，从而呈现高阻态。

[0015] 在一些实施例中，所述静态锁存器中的晶体管的阈值基本相同。

[0016] 根据本公开一个方面，提供了一种处理器，包括：至少一个静态锁存器，所述静态锁存器是根据本公开任意实施例所述的静态锁存器。

[0017] 在一些实施例中，所述至少一个静态锁存器包括多个静态锁存器；以及时钟电路，用于提供所需的时钟信号到所述多个静态锁存器中的每一个。

[0018] 在一些实施例中，所述时钟电路包括串联的第一反相器和第二反相器，所述第一反相器接收时钟信号，并输出第一时钟信号，所述第二反相器接收所述第一时钟信号，并输出第二时钟信号，所述第一时钟信号和所述第二时钟信号被提供到所述多个静态锁存器中的每一个。

[0019] 根据本公开一些方面，提供了一种计算装置，包括根据本公开任意实施例所述的处理器。

[0020] 在一些实施例中，所述计算装置是用于数字货币的计算装置。

[0021] 根据本公开实施例的静态锁存器可以稳定地维持浮动节点的电位，并可减少静态锁存器的功耗，减少制备工艺复杂度。根据本公开实施例的静态锁存器可以以较低的频率工作，也可以以较高的频率工作，从而为处理器设计提供了灵活性，降低了功耗。

[0022] 根据本公开的处理器和计算装置可以用于数字货币的相关计算。

[0023] 通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。

附图说明

[0024] 构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

[0025] 参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

[0026] 图1示出了根据本公开一个实施例的静态锁存器的示意框图；

[0027] 图2示出了根据本公开一个实施例的静态锁存器的电路图；

[0028] 图3A示出了根据本公开另一实施例的静态锁存器的示意电路图；

[0029] 图3B示出了根据本公开另一实施例的静态锁存器的示意电路图；

[0030] 图4示出了根据本公开一个实施例的包括时钟电路和静态锁存器的处理器的示意性框图；

[0031] 图5示出了根据本公开一个实施例的时钟电路的示意性框图；

[0032] 图6示出了根据本公开一个实施例的包括时钟电路和多个静态锁存器的处理器的示意性框图；以及

[0033] 图7示出了根据本公开一个实施例的静态锁存器的示意信号波形的时序图。

[0034] 注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

[0035] 为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。

具体实施方式

[0036] 现在将参照附图来详细描述本公开的各种示例性实施例。应注意：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。另外，对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

[0037] 应理解，以下对至少一个示例性实施例的描述仅仅是说明性的，并非是对本公开及其应用或使用的任何限制。还应理解，在此示例性描述的任意实现方式并不必然表示其比其它实现方式优选的或有利的。本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。

[0038] 在本文中，“三态逻辑”意指这样的逻辑电路，其输出根据输入以及控制信号呈现三种状态：逻辑高状态、逻辑低状态和高阻状态。所述控制信号可以是例如时钟信号。

[0039] 在本文中，“三态门”意指其输出可以实现所述三种状态（逻辑高状态、逻辑低状态和高阻状态）的“最小层级”的逻辑门（或称作逻辑门电路）。这里，“最小层级的逻辑门”意指不能从该逻辑门（三态门）中分离出作为其一部分的独立的逻辑门或逻辑单元。

[0040] 另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。

[0041] 还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。

[0042] 图1示出了根据本公开一个实施例的静态锁存器的示意框图。如图1所示，根据本公开实施例的静态锁存器100包括输入级103，用于接收输入（IN），以及输出级105，用于输出锁存器输出（OUT）。

[0043] 静态锁存器100还具有中间节点（B），中间节点B设置于所述输入级的输出和所述输出级的输入之间。在操作中，中间节点B的电位是浮动的。

[0044] 在一些实施例中，如图1所示，中间节点B可以直接连接到输入级的输出。

[0045] 输出级105的输入接收根据所述中间节点的电位的信号。优选地，如图1所示的实施例所示，输出级105的输入直接连接到中间节点B。

[0046] 静态锁存器100还包括反馈级107，反馈级107接收锁存器输出OUT，并提供反馈到所述中间节点B。根据本公开的实施例，反馈级107具有逻辑高状态、逻辑低状态和高阻状态。

[0047] 此外， 静态锁存器100的各部件中的一个或多个可以接收相应的时钟信号。如图1所示，输入级103、反馈级107各自接收相应的时钟。这里，应理解，时钟CKs仅仅是示例性的，并不意味着输入级103、反馈级107以及其他的部件（如果有的话）等都接收相同的时钟信号。此外，尽管在图1所示的实施例中，输出级105被示出为不接收时钟信号，然而本公开不限于此。

[0048] 图2示出了根据本公开一个实施例的静态锁存器的电路图。如图2所示，根据本公开实施例的静态锁存器200包括输入级203、输出级205、中间节点B、以及反馈级207。中间节点B设置于所述输入级203的输出和所述输出级205的输入之间。在操作中，中间节点B处的电位是浮动的。

[0049] 输入级203接收输入D，并提供输出到中间节点B。这里，输入级203接收输入D（也称为锁存器输入），并提供输出到中间节点B。输入级203还接收时钟信号CLKP和CLKN。优选地，输入级203被实现为三态逻辑，其根据输入D以及第一时钟（CLKP或CLKN）和第二时钟信号（CLKN或CLKP）呈现逻辑高状态、逻辑低状态和高阻状态。

[0050] 在一个优选实施例中，如图2中所示，输入级203被实现为包括四个晶体管的CMOS三态门。该CMOS三态门包括：顺序串联的晶体管531、533、535和537，其中晶体管531和533是PMOS晶体管，晶体管535和537是NMOS晶体管。

[0051] 晶体管531和533彼此串联。晶体管533的一端（这里，源极）与晶体管531的一端（这里，漏极）相连。晶体管531和533中的一个的控制端子（栅极）连接到锁存器输入D，晶体管531和533中的另一个的控制端子（栅极）连接到时钟信号CLKN。优选地，如图2所示，晶体管
531的栅极连接到输入D，晶体管533的栅极连接到时钟信号CLKN。晶体管531的一端（这里，源极）连接到电源电压VDD。

[0052] PMOS晶体管533的漏极和NMOS晶体管535的漏极彼此相连接，并连接到中间节点B。晶体管535和537彼此串联。晶体管535的一端（这里，源极）与晶体管537的一端（这里，漏极）相连。晶体管535和537中的一个的控制端子（栅极）连接到输入D，而晶体管535和537中的另一个的控制端子（栅极）连接到时钟信号CLKP。优选地，如图2所示，晶体管537的栅极连接到输入D，晶体管535的栅极连接到时钟信号CLKP。晶体管537的另一端（这里，源极）连接到地GND。

[0053] 本领域技术人员将容易理解，用于实现输入级203的三态逻辑的实现方式有很多种，而并不限于图2所示的方式。例如，三态逻辑还可以被实现为包括反相器和传输门，如稍后将参考图3A‑3B所示描述的。另外，在其他实施例中，晶体管531和533的栅极接收的信号可以交换，对应地，晶体管535和537的栅极接收的信号也交换。也即，可以配置为晶体管531和537的栅极分别连接到时钟信号CLKN和CLKP，晶体管533和535的栅极连接到输入D。

[0054] 输出级205接收节点B处的信号（电压）作为输入，并且其输出作为锁存器输出Q。在本实施例中，输出级205被实现为反相器，其包括彼此串联的CMOS晶体管511和513。晶体管511为PMOS晶体管，晶体管513为NMOS晶体管。晶体管511的控制端子（栅极）连接到节点B，其源极连接到电源电压VDD，其漏极连接到晶体管513的漏极，并连接到输出Q。晶体管513的栅极连接到节点B，其源极连接到地GND。在本文中，根据上下文，输出Q可以用于指示输出的信号，也可以用于指示输出端子。类似地，输入D可以用于指示输入的信号，也可以用于指示输入端子。

[0055] 反馈级207接收锁存器输出Q作为输入，并提供反馈到中间节点B。这里，反馈级207被实现为三态逻辑。在图2所示的实施例中，反馈级207被实现为三态门，其具有逻辑高状态、逻辑低状态和高阻状态。

[0056] 具体地，如图2所示，反馈级207的三态门由CMOS晶体管实现。该三态门包括：顺序串联的晶体管521‑527。这里将晶体管521、523、525和527分别称为第一至第四晶体管，将前述的晶体管531、533、535和537分别称为第五至第八晶体管。第一和第二晶体管521和523是PMOS晶体管，第三和第四晶体管525和527是NMOS晶体管。

[0057] 第一和第二晶体管521和523彼此串联。晶体管521的一端（这里，漏极）与晶体管523的一端（这里，源极）相连。第一和第二晶体管521和523中的一个的控制端子（栅极）连接到锁存器输出Q，第一和第二晶体管521和523中的另一个的控制端子连接到时钟信号CLKP。
这里，在图2所示的实施例中，第一晶体管521的栅极连接到锁存器输出Q，第二晶体管523的栅极连接到时钟信号CLKP。晶体管521的另一端（这里，源极）连接到电源电压VDD。

[0058] PMOS晶体管523的漏极和NMOS晶体管525的漏极彼此相连接，并连接到中间节点B。第三和第四晶体管525和527彼此串联。晶体管525的一端（这里，源极）与晶体管527的一端（这里，漏极）相连。第三和第四晶体管525和527中的一个的控制端子（栅极）连接到锁存器输出Q，第三和第四晶体管525和527中的另一个的控制端子（栅极）连接到时钟信号CLKN。在图2所示的实施例中，第四晶体管527的栅极连接到锁存器输出Q，第三晶体管525的栅极连接到时钟信号CLKN。时钟信号CLKN是时钟信号CLKP的反。晶体管527的另一端（这里，源极）连接到地GND。

[0059] 第二和第三晶体管523和525彼此相连接的节点连接到中间节点B。这里，晶体管523的漏极与晶体管525的漏极相连，并连接到中间节点B。

[0060] 应理解，尽管在图2所示的实施例中，反馈级207被实现为三态门，然而在其他实施例中可以以多种其它方式来实现反馈级207。

[0061] 下面结合图7和图2来说明根据本公开实施例的静态锁存器的时序。图7示出了根据本公开实施例的静态锁存器的示意信号波形的时序图。时钟信号CLKN和CLKP可以通过例如图5所示的方式从时钟信号CK获得（稍后将更详细说明）。在不考虑延时的情况下，时钟信号CLKP和时钟信号CLKN是彼此反相的，其中的一个可以与时钟信号CK基本一致。例如，这里，时钟信号CLKP与时钟信号CK基本一致，时钟信号CLKN是时钟信号CLKP（或者时钟信号CK）的反。

[0062] 图7中示出了两个完整时钟周期T1和T2、T1之前的部分时钟以及周期T3的至少一部分。如图7所示，紧接在T1的周期的开始时刻t1之前：时钟信号CK为低，对应地时钟信号CLKN为高，时钟信号CLKP为低；输入D为高；晶体管533和535截止，三态门203关断；B为高，输出Q为低。而晶体管525和523导通，三态门207导通，从而使得节点B处的信号（以下称为信号B）维持为高。

[0063] 如图7所示，在时刻t1，时钟信号CK从逻辑低变为逻辑高。相应地，时钟信号CLKP由低变高，而时钟信号CLKN由高变低。此时，输入D为高。

[0064] 由于时钟信号CLKN翻转为低，时钟信号CLKP翻转为高，而输入D为高，从而晶体管533和535导通，信号B由高变低。输出级205是反相器，因此其输出信号Q也就由低变高。另一方面，由于时钟信号CLKN为低，时钟信号CLKP为高，因此三态门207中晶体管523和晶体管
525亦截止，从而三态门207关断处于高阻态。B为低。

[0065] 在时钟CK的第一周期T1内的时刻t2处，时钟信号CLKN和CLKP分别翻转为高和低，且Q为高，从而三态门207中的晶体管525和523导通，从而将信号B维持为低。从而，中间节点B处的电位为维持在期望的逻辑低电位。

[0066] 在t2‑t3的时间段，时钟CK为低，相应地，时钟信号CLKP为低，而时钟信号CLKN为高。且输出Q为高。因此，反馈级207导通，保持节点B处的信号为低。

[0067] 之后，在紧接着的周期T2之前，D信号由高变低。在时刻t3之前，与时刻t1之前类似的，时钟信号CK为低，对应地时钟信号CLKN为高，时钟信号CLKP为低。此时，输入D为低。晶体管533和535截止，三态门203关断；B为低，输出Q为高，晶体管525和523导通，从而使得信号B维持为低。

[0068] 在周期T2中，在时刻t3，时钟信号CLKP再次由低变高，而时钟信号CLKN再次由高变低。此时，信号D为低。因此，输入级203中，晶体管535和533导通，从而信号B翻转为高。相应地，晶体管输出Q翻转为低。

[0069] 而在反馈级207中，由于时钟信号CLKP和CLKN分别翻转为高和低，三态门207中的晶体管523和525截止，从而三态门关断，处于高阻态。B维持为高。

[0070] 类似地，在周期T2中，信号B和Q保持其逻辑电平。在时刻t4，时钟信号CLKN和CLKP相应翻转，而信号B和Q保持其逻辑电平。此时，时钟信号CLKN和CLKP分别翻转为高和低，从而三态门207中的晶体管525和523导通，且Q为低，从而将信号B维持为高。如此，中间节点B处的电位维持在期望的逻辑高电位。

[0071] 在周期T3之前，D信号由低变高。在t5处的情形与t1时刻基本相同，而周期T3中的时刻t6处的情形与时刻t2基本相同；因此这里不再赘述。

[0072] 如此，根据本公开实施例的静态锁存器，可以稳定地维持浮动节点（例如，节点B）的电位，并可减少静态锁存器的功耗。而且，由于浮动节点的电位可以被维持，可以避免使用高阈值器件（例如，高阈值晶体管），如此静态锁存器中的晶体管可以被配置为具有基本相同的阈值。从而，减少制备工艺复杂度。

[0073] 这里，本领域技术人员将理解，尽管静态锁存器中的晶体管器件被设计为具有基于相同的阈值，然而工艺制备过程中的变差可能导致实际制备的器件的阈值有一定的偏差。一般地，在本文中，基本相同的阈值可以表示在设计阈值或目标阈值的±20%的范围内，更优选在±15%的范围内，更优选在±10%的范围内，更优选在±5%的范围内。

[0074] 另外，根据本公开实施例的静态锁存器，可采用尽可能少的晶体管。在计算密集的处理器（例如，用于数字货币的处理器）中，可能存在大量的静态锁存器，因此静态锁存器哪怕减少一个晶体管，对于降低芯片面积和功耗都是有意义的。

[0075] 此外，根据本公开实施例的静态锁存器，由于可以有效保持浮动节点的电位，从而即使在以较低的频率工作时，也不会导致误动作。根据本公开实施例的静态锁存器也可以以较高的频率工作，从而为处理器设计提供了灵活性，降低了功耗。

[0076] 还应理解的是，尽管在上面的示例中以高电平有效的实施例进行了说明，然而在本公开其他的实施例中，也可以采用低电平有效的方式来实现。在这种情况下，时钟信号CLKN和CLKP的波形将被反转。

[0077] 图3A示出了根据本公开另一实施例的静态锁存器的示意电路图。图3A所示的静态锁存器300A与图2所示的静态锁存器200的差别仅在于输入级的不同。在静态锁存器300A中，输入级303的三态逻辑被实现为反相器和传输门的串联。

[0078] 如图3A所示，CMOS晶体管531A和535A构成反相器，CMOS晶体管533A和537A构成传输门。该反相器的输入连接到输入D，反相器的输出连接到传输门的输入（节点E），传输门的输出连接到中间节点（节点B）。传输门的两个控制端子（也即，CMOS晶体管533A和537A的栅极）分别接收时钟信号CLKN和时钟信号CLKP。时钟信号CLKN和时钟信号CLKP是反相的，也即时钟信号CLKN和时钟信号CLKP互为对方的反。

[0079] 输入级303的操作和逻辑电平变化与图2所示的输入级203相同，因此，上面就输入级203所描述的操作和逻辑电平变化可以同样适用于此。另外，图3A的其余的部件与图2中的对应部件是相同的，因此这里省略了对其进一步详细说明。

[0080] 图3B示出了根据本公开另一实施例的静态锁存器的示意电路图。图3B所示的静态锁存器300B与图3A所示的静态锁存器300A的差别仅在于反馈级的不同。在静态锁存器300B中，反馈级307的三态逻辑被实现为反相器和传输门的串联。

[0081] 如图3B所示，CMOS晶体管521A和527A构成反相器，CMOS晶体管523A和525A构成传输门。该反相器的输入连接到锁存器输出节点（Q），反相器的输出连接到传输门的输入（节点F）。传输门的输出连接到中间节点（节点B）。传输门的两个控制端子（也即，CMOS晶体管523A和525A的栅极）分别接收时钟信号CLKP和时钟信号CLKN。

[0082] 在图3B所示的实施例，还可以利用节点F作为一个输出，来输出锁存器输出Q的反QN。

[0083] 另外，本领域技术人员将容易理解，本公开实施例中的输入级和反馈级的不同实现方式在适当时可以任意组合。例如，输入级和反馈级中的一个或多个可以被实现为三态门或者被实现为反相器和传输门的组合。

[0084] 根据本公开的实施例的静态锁存器，其输出级、反馈级以及中间节点B构成锁存器，从而能够静态地维持节点B处的电位或逻辑电平。

[0085] 另一方面，如前所述，为了减轻或避免器件漏电影响节点（例如，节点B）的电压，与该节点连接的电路器件需要使用低漏电器件。低漏电器件通常是高阈值器件，速度比低阈值器件慢，这也就会影响动态锁存器的速度。同时，动态锁存器需要工作在一个较高频率，以防止功能错误。而在处理器的某些状态（例如，休眠或空闲状态）下，动态锁存器可能会以相对较低的频率工作，在这种情况下，现有技术的动态锁存器可能会出现功能错误。而根据本公开的实施例的静态锁存器，其中的晶体管的阈值可以被配置为基本相同，而避免了使用高阈值器件。从而可以提供锁存器的速度，并可以使得即使在较低的频率下也可以正常工作而不出现功能错误。

[0086] 根据本公开，还提供了一种处理器。图4示出了根据本公开一个实施例的包括时钟电路和静态锁存器的处理器的示意性框图。如图4所示，处理器400包括至少一个静态锁存器401。所述静态锁存器可以是根据本公开任意实施例的静态锁存器。处理器400还可以包括时钟电路403，用于提供所需的时钟信号到每一个静态锁存器。如图4所示，时钟电路403接收时钟信号CK（其可以是系统时钟或者从外部接收的时钟信号），并输出不同时钟信号CLKN和CLKP。如前所述，在一些实施例中，时钟信号CLKN和CLKP相位相反。

[0087] 图5示出了根据本公开一个实施例的时钟电路的示意性框图。时钟电路500包括串联的第一反相器551和第二反相器553。第一反相器551接收时钟信号（例如，系统时钟）CK，并输出第一时钟信号（例如，时钟信号CLKN或CLKP），第二反相器接收第一时钟信号，并输出第二时钟信号（例如，时钟信号CLKP或CLKN）。如此，第一时钟信号和第二时钟信号彼此反相。第一时钟信号和第二时钟信号可以被提供到多个静态锁存器中的一个或多个。

[0088] 图6示出了根据本公开一个实施例的包括时钟电路和多个静态锁存器的处理器的示意性框图。如图6所示，处理器600包括多个静态锁存器601以及为所述多个静态锁存器601提供时钟信号的时钟电路602。时钟电路602接收时钟602，并输出时钟信号CLKN和CLKP到每一个静态锁存器601。时钟电路602可以是例如如图4所示的时钟电路。

[0089] 根据本公开，还提供了一种计算装置，其可以包括根据本公开任意实施例的处理器。在一些实施例中，所述计算装置可以是用于数字货币的计算装置。所述数字货币可以是，例如，数字人民币或其他数字货币等等。

[0090] 本领域技术人员应当意识到，在上述实施例中描述操作（或步骤）之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。

[0091] 虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。