像素结构、阵列基板及制作方法

摘要

本申请涉及显示技术领域，提供一种像素结构、阵列基板及制作方法，包括：设于衬底基板上的栅极；覆盖栅极的栅极绝缘层；栅极绝缘层的上表面依次设置源极、有源区、漏极、第一掺杂区及副极金属层；有源区的上表面两端的第二掺杂区，一端的第二掺杂区与源极连接，另一端的第二掺杂区与漏极连接，第一掺杂区的掺杂浓度小于第二掺杂区的掺杂浓度；覆盖源极、有源区暴露于第二掺杂区的部分、第二掺杂区、漏极、第一掺杂区及副极金属层的钝化层，钝化层上设有与漏极连接的主像素电极，以及与副极金属层连接的副像素电极。本申请仅采用1个薄膜晶体管来控制8畴垂直配向显示，降低了复杂度和制造成本。

权利要求

1.一种像素结构，包括：

设于衬底基板的上表面的栅极；

覆盖所述栅极的栅极绝缘层，所述栅极绝缘层还覆盖所述栅极以外的所述衬底基板的上表面；

其特征在于，所述像素结构还包括：

在所述栅极绝缘层的上表面沿平行于所述衬底基板的横向方向依次设置的源极、有源区、漏极、第一掺杂区及副极金属层，其中，所述有源区设置于所述栅极上方对应的区域，所述第一掺杂区的一端连接所述漏极，所述第一掺杂区的另一端连接所述副极金属层；

所述有源区的上表面两端的第二掺杂区，所述有源区的上表面一端的所述第二掺杂区与所述源极连接，所述有源区的上表面另一端的所述第二掺杂区与所述漏极连接，所述第一掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度；

覆盖所述源极、所述有源区暴露于所述第二掺杂区的部分、所述第二掺杂区、所述漏极、所述第一掺杂区及所述副极金属层的钝化层，所述钝化层上设有与所述漏极连接的主像素电极，以及与所述副极金属层连接的副像素电极。

2.如权利要求1所述的像素结构，其特征在于，

所述第一掺杂区包括第一重掺杂区和第一轻掺杂区；

在平行于所述衬底基板的横向方向，所述第一重掺杂区分布于所述第一轻掺杂区的两端，分布于所述第一轻掺杂区一端的所述第一重掺杂区与所述漏极连接，分布于所述第一轻掺杂区另一端的所述第一重掺杂区与所述副极金属层连接。

3.如权利要求2所述的像素结构，其特征在于，

所述第一重掺杂区的掺杂浓度等于所述第二掺杂区的掺杂浓度。

4.如权利要求2所述的像素结构，其特征在于，

所述第一重掺杂区的掺杂浓度大于所述第一轻掺杂区的掺杂浓度。

5.如权利要求1至4中任一项所述的像素结构，其特征在于，所述第一掺杂区的掺杂类型与所述第二掺杂区的掺杂类型均为P型掺杂。

6.一种阵列基板，包括：

衬底基板；以及

设于所述衬底基板上的多个扫描线、多个数据线和多个像素单元，所述扫描线和所述数据线限定出多个像素区，所述像素区包括主像素区和副像素区，其特征在于，

所述像素单元包括如权利要求1至5中任一项所述的像素结构，其中，所述栅极连接所述扫描线，所述源极连接所述数据线，所述主像素电极设置于所述主像素区，所述副像素电极设置于所述副像素区。

7.一种阵列基板的制作方法，其特征在于，包括：在衬底基板的上表面形成栅极；

在所述栅极及所述栅极以外的所述衬底基板的上表面形成栅极绝缘层；

在所述栅极绝缘层的上表面形成有源区，所述有源区位于所述栅极上方对应的所述栅极绝缘层的上表面区域；

在所述有源区的上表面两端形成第二掺杂区，并在所述栅极绝缘层的上表面与所述有源区及第二掺杂区相间隔形成第一掺杂区；

在所述栅极绝缘层的上表面形成源极、漏极和副极金属层，所述有源区的上表面一端的所述第二掺杂区与所述源极连接，所述有源区的上表面另一端的所述第二掺杂区与所述漏极的第一端连接，所述漏极的第二端与所述第一掺杂区的第一端连接，所述第一掺杂区的第二端与所述副极金属层连接；

在所述源极、所述有源区、所述第二掺杂区、所述漏极、所述第一掺杂区及所述副极金属层的上方形成钝化层，在所述钝化层上设置主像素电极和副像素电极，并使所述主像素电极和所述漏极连接，并使所述副像素电极和所述副极金属层连接。

8.如权利要求7所述的制作方法，其特征在于，所述在所述有源区的上表面两端形成第二掺杂区，并在所述栅极绝缘层的上表面与所述有源区及第二掺杂区相间隔形成第一掺杂区，包括：在所述第一掺杂区中形成第一重掺杂区和第一轻掺杂区；

采用化学气相沉积方法在所述有源区的上表面两端形成第二掺杂区，并在所述栅极绝缘层的上表面与所述有源区及第二掺杂区相间隔形成第一重掺杂区；

采用化学气相沉积方法在所述第一重掺杂区之间形成第一轻掺杂区，其中，所述第一重掺杂区的掺杂浓度等于所述第二掺杂区的掺杂浓度。

9.如权利要求8所述的制作方法，其特征在于，

所述化学气相沉积方法采用的气体包括磷化氢和甲硅烷；

所述第一重掺杂区与所述第二掺杂区的所述磷化氢的气体流量与所述甲硅烷的气体流量的第一比值M满足第一预设比值范围；

所述第一预设比值范围为1 : 2.0≦M≦1 : 1.5。

10.如权利要求9所述的制作方法，其特征在于，所述第一轻掺杂区的所述磷化氢的气体流量与所述甲硅烷的气体流量的第二比值N满足第二预设比值范围；

所述第二预设比值范围为1 : 0.5≦N≦1 : 0.1。

说明书

像素结构、阵列基板及制作方法

技术领域

[0001] 本申请属于显示技术技术领域，尤其涉及一种像素结构、阵列基板及制作方法。

背景技术

[0002] 薄膜晶体管液晶显示器(Thin Film Transistor‑Liquid Crystal Display，TFT‑LCD)有多种常用的显示模式，如扭转向列 (Twisted Nematic，TN)显示模式、垂直配向(Vertically Alignment，VA)显示模式、边缘场转换(Fringe Field Switching，FFS)显示模式，以及面内转换(In‑Plane Switching，IPS)显示模式等。其中，VA模式相对于其他显示模式具有更好的暗态表现，对比度更好，但其视野角度相对较差。

[0003] 目前常使用将像素分为多个畴(Domain)的方式来提升VA显示的视角，如8 Domain（液晶有8个朝向）、4 Domain（液晶有4个朝向）。4 Domain的形成方式通常为在像素电极上形成狭缝、在彩膜基板上形成凸起，液晶分子在未施加电压时可具有朝不同方向的预倾角，施加电压后，液晶层即可分割为四个分别具有不同倾斜方向的液晶微域，如此，实现大视角显示特性。8 Domain的形成方式通常为在上述4畴的基础上，将一个像素划分为一个主子像素和一个副子像素，主子像素和副子像素各拥有4个Domain，同时主子像素和副子像素的驱动电压不同，使得各自的液晶偏转角度有差异，大视角观看时各液晶旋转角度不是朝同一
方向，人眼累积的效果好，解决色偏的问题效果好，能够进一步改善色偏、获得大视角。

[0004] 现有技术8畴VA显示结构需要通过多个TFT控制，例如两个TFT分别控制主子像素和副子像素，第三个TFT用于在副子像素的电压保持期间对副子像素进行部分放电；或者省略第三个TFT，只使用2个TFT，多个TFT的结构及其制作等均较为复杂，提升了制造成本。

[0005] 因此，传统的8畴VA显示结构技术方案中，多个TFT的结构及其制作均较为复杂，提升了制造成本。

发明内容

[0006] 本申请的目的在于提供一种像素结构、阵列基板及制作方法，旨在解决传统的8畴VA显示结构存在的多个TFT的结构及其制作均较为复杂，提升了制造成本的问题。

[0007] 本申请实施例的第一方面提供了一种像素结构，包括：

[0008] 设于衬底基板的上表面的栅极；

[0009] 覆盖所述栅极的栅极绝缘层，所述栅极绝缘层还覆盖所述栅极以外的所述衬底基板的上表面；

[0010] 在所述栅极绝缘层的上表面沿平行于所述衬底基板的横向方向依次设置的源极、有源区、漏极、第一掺杂区及副极金属层，其中，所述有源区设置于所述栅极上方对应的区域，所述第一掺杂区的一端连接所述漏极，所述第一掺杂区的另一端连接所述副极金属层；

[0011] 所述有源区的上表面两端的第二掺杂区，所述有源区的上表面一端的所述第二掺杂区与所述源极连接，所述有源区的上表面另一端的所述第二掺杂区与所述漏极连接，所
述第一掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度；

[0012] 覆盖所述源极、所述有源区暴露于所述第二掺杂区的部分、所述第二掺杂区、所述漏极、所述第一掺杂区及所述副极金属层的钝化层，所述钝化层上设有与所述漏极连接的主像素电极，以及与所述副极金属层连接的副像素电极。

[0013] 在其中一个实施例中，所述第一掺杂区包括第一重掺杂区和第一轻掺杂区；

[0014] 在平行于所述衬底基板的横向方向，所述第一重掺杂区分布于所述第一轻掺杂区的两端，分布于所述第一轻掺杂区一端的所述第一重掺杂区与所述漏极连接，分布于所述
第一轻掺杂区另一端的所述第一重掺杂区与所述副极金属层连接。

[0015] 在其中一个实施例中，所述第一重掺杂区的掺杂浓度等于所述第二掺杂区的掺杂浓度；

[0016] 在其中一个实施例中，所述第一重掺杂区的掺杂浓度大于所述第一轻掺杂区的掺杂浓度。

[0017] 在其中一个实施例中，所述第一掺杂区的掺杂类型与所述第二掺杂区的掺杂类型均为P型掺杂。

[0018] 本申请实施例的第二方面提供了一种阵列基板，包括：

[0019] 衬底基板；以及

[0020] 设于所述衬底基板上的多个扫描线、多个数据线和多个像素单元，所述扫描线和所述数据线限定出多个像素区，所述像素区包括主像素区和副像素区，

[0021] 所述像素单元包括如第一方面中任一项所述的像素结构，其中，所述栅极连接所述扫描线，所述源极连接所述数据线，所述主像素电极设置于所述主像素区，所述副像素电极设置于所述副像素区。

[0022] 本申请实施例的第三方面提供了一种阵列基板的制作方法，包括：

[0023] 在衬底基板的上表面形成栅极；

[0024] 在所述栅极及所述栅极以外的所述衬底基板的上表面形成栅极绝缘层；

[0025] 在所述栅极绝缘层的上表面形成有源区，所述有源区位于所述栅极上方对应的所述栅极绝缘层的上表面区域；

[0026] 在所述有源区的上表面两端形成第二掺杂区，并在所述栅极绝缘层的上表面与所述有源区及第二掺杂区相间隔形成第一掺杂区；

[0027] 在所述栅极绝缘层的上表面形成源极、漏极和副极金属层，所述有源区的上表面一端的所述第二掺杂区与所述源极连接，所述有源区的上表面另一端的所述第二掺杂区与
所述漏极的第一端连接，所述漏极的第二端与所述第一掺杂区的第一端连接，所述第一掺
杂区的第二端与所述副极金属层连接；

[0028] 在所述源极、所述有源区、所述第二掺杂区、所述漏极、所述第一掺杂区及所述副极金属层的上方形成钝化层，在所述钝化层上设置主像素电极和副像素电极，并使所述主像素电极和所述漏极连接，并使所述副像素电极和所述副极金属层连接。

[0029] 在其中一个实施例中，所述在所述有源区的上表面两端形成第二掺杂区，并在所述栅极绝缘层的上表面与所述有源区及第二掺杂区相间隔形成第一掺杂区，包括：

[0030] 在所述第一掺杂区中形成第一重掺杂区和第一轻掺杂区；

[0031] 采用化学气相沉积方法在所述有源区的上表面两端形成第二掺杂区，并在所述栅极绝缘层的上表面与所述有源区及第二掺杂区相间隔形成第一重掺杂区；

[0032] 采用化学气相沉积方法在所述第一重掺杂区之间形成第一轻掺杂区，其中，所述第一重掺杂区的掺杂浓度等于所述第二掺杂区的掺杂浓度。

[0033] 在其中一个实施例中，所述化学气相沉积方法采用的气体包括磷化氢和甲硅烷；

[0034] 所述第一重掺杂区与所述第二掺杂区的所述磷化氢的气体流量与所述甲硅烷的气体流量的第一比值M满足第一预设比值范围；

[0035] 所述第一预设比值范围为1 : 2.0≦M≦1 : 1.5。

[0036] 在其中一个实施例中，所述第一轻掺杂区的所述磷化氢的气体流量与所述甲硅烷的气体流量的第二比值N满足第二预设比值范围；

[0037] 所述第二预设比值范围为1 : 0.5≦N≦1 : 0.1。

[0038] 本申请实施例与现有技术相比存在的有益效果是：

[0039] 本申请实施例的薄膜晶体管的漏极直接连接主像素电极，薄膜晶体管的漏极还经过第一掺杂区再连接副像素电极，通过设置像素结构的第一掺杂区为低掺杂浓度，使得薄
膜晶体管的漏极与副像素电极之间的电阻因为第一掺杂区的低掺杂而使该段电阻增大，造
成薄膜晶体管的漏极与副像素电极之间的电阻大于漏极与主像素电极之间的电阻。因薄膜
晶体管的漏极与副像素电极之间由于低掺杂浓度的第一掺杂区生成的电阻对数据信号电
压有分压作用，导致副像素电极获得的数据信号电压小于主像素电极获得的数据信号电
压，从而造成副像素区的液晶偏转角度小于主像素区的液晶偏转角度，故能采用1个薄膜晶体管来控制8畴VA显示，在保证大角度视角范围的基础上减少了TFT的数量和制造步骤，降
低了像素结构的结构复杂度和制造成本。

附图说明

[0040] 图1为本申请实施例提供的一种像素结构的剖面结构示意图；

[0041] 图2为本申请实施例提供的一种阵列基板示意图；

[0042] 图3为本申请实施例提供的一种阵列基板的等效电路示意图；

[0043] 图4为本申请实施例提供的一种阵列基板的制作方法的流程示意图；

[0044] 图5是本申请实施例提供的阵列基板的制作方法中S10对应的剖面示意图；

[0045] 图6是本申请实施例提供的阵列基板的制作方法中S20对应的剖面示意图；

[0046] 图7是本申请实施例提供的阵列基板的制作方法中S30对应的剖面示意图；

[0047] 图8是本申请实施例提供的阵列基板的制作方法中S40对应的剖面示意图；

[0048] 图9是本申请实施例提供的阵列基板的制作方法中S50对应的剖面示意图；

[0049] 图10是本申请实施例提供的阵列基板的制作方法中S60对应的剖面示意图。

[0050] 各附图中标记：

[0051] 100、像素结构；200、像素单元；300、阵列基板；

[0052] 1、衬底基板；2、扫描线；3、数据线；

[0053] 4、主像素区；41、主像素电极；

[0054] 5、副像素区；51、副像素电极；

[0055] 61、薄膜晶体管；611、栅极；612、有源区；613、源极；614、漏极；62、栅极绝缘层；63、第一掺杂区；631、第一重掺杂区；632、第一轻掺杂区；64、第二掺杂区；65、副极金属层；66、钝化层；67、第一过孔；68、第二过孔；

[0056] 7、第一液晶电容；8、第二液晶电容；

[0057] 9、第一存储电容；10、第二存储电容。

具体实施方式

[0058] 为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

[0059] 需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

[0060] 术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利的限制。

[0061] 术语“第一”、“第二”仅用于便于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明技术特征的数量。“多个”的含义是两个或两个以上，除非另有明确具体的限定。

[0062] 在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

[0063] 如图1所示，本申请实施例提供了一种像素结构100，包括：

[0064] 设于衬底基板1上表面的栅极611；覆盖栅极611的栅极绝缘层62，栅极绝缘层62还覆盖栅极611以外的衬底基板1的上表面；在栅极绝缘层62上表面、平行于衬底基板1的横向方向依次设置的源极613、有源区612、漏极614、第一掺杂区63及副极金属层65，其中，有源区612设置于栅极611上方对应的区域，第一掺杂区63的一端连接漏极614，第一掺杂区63的另一端连接副极金属层65；有源区612上表面两端设置第二掺杂区64，有源区612上表面一
端的第二掺杂区64与源极613连接，有源区612上表面另一端的第二掺杂区64与漏极614连
接，第一掺杂区63的掺杂浓度小于第二掺杂区64的掺杂浓度；覆盖源极613、有源区612上表面未被第二掺杂区64覆盖的区域、第二掺杂区64、漏极614、第一掺杂区63及副极金属层65的钝化层66，钝化层66设有贯穿至漏极614的第一过孔67以及贯穿至副极金属层65的第二
过孔68，漏极614经由第一过孔67与主像素电极41连接，副极金属层65经由第二过孔68与副像素电极51连接。

[0065] 在一些实施例中，栅极611、源极613和漏极614都为金属层，源极613和漏极614均位于栅极绝缘层62的上表面，由同样位于栅极绝缘层62的上表面的有源区612连接，在有源区612的上表面的钝化层66隔开源极613和漏极614，栅极611与源极613及漏极614由栅极绝
缘层62隔开。其中，栅极611、源极613及漏极614均可由任意电的良导体材料构成，例如，由铝（Al）、铜（Au）、银（Ag）、钼（Mo）中至少一种材料构成，或为铝（Al）、铜（Au）、银（Ag）、钼（Mo）的任意组合比例形成的合金材料构成。

[0066] 在一些实施例中，栅极611同时还用作扫描线2。有源区612由非晶硅A‑Si或多晶硅构成，或者由金属氧化物半导体的铟镓锌氧化物IGZO(Indium Gallium Zinc Oxide)构成。

[0067] 在一些实施例中，栅极绝缘层62和钝化层66(Passivation，PVX)可以由任意电的不良导体材料构成，例如，由氮化硅(SiNx)层、氧化硅(SiOx)层中至少一种材料构成。栅极绝缘层62用于隔离栅极611的作用，钝化层66既用于作为具有一定强度的保护层，也具有绝缘的作用。

[0068] 在一些实施例中，第二掺杂区64是重掺杂区，便于形成欧姆接触，降低半导体材料形成的有源区612与源极613及漏极614的接触电阻，而第一掺杂区63的掺杂浓度小于第二掺杂区64的掺杂浓度，使得第一掺杂区63的电阻大于第二掺杂区64，便于在工作时起到分
压的作用。

[0069] 可选地，第一掺杂区63包括第一重掺杂区631和第一轻掺杂区632；在平行于衬底基板的横向方向，第一重掺杂区631分布于第一轻掺杂区632的两端，分布于第一轻掺杂区
632一端的第一重掺杂区631与漏极614连接，分布于第一轻掺杂区632另一端的第一重掺杂
区631与副极金属层65连接。其中，第一轻掺杂区632两端的第一重掺杂区631形成欧姆接
触，能降低第一掺杂区63与漏极614及副极金属层65的接触电阻。

[0070] 可选地，第一重掺杂区631的掺杂浓度等于第二掺杂区64的掺杂浓度，第一重掺杂区631的掺杂浓度大于第一轻掺杂区632的掺杂浓度。第一重掺杂区631的掺杂浓度等于第
二掺杂区64的掺杂浓度有利于降低沉积的工艺复杂度，节省沉积的时间，第一重掺杂区631的掺杂浓度大于第一轻掺杂区632的掺杂浓度便于形成欧姆接触，能降低第一掺杂区63与
漏极614及副极金属层65的接触电阻。

[0071] 可选地，第一掺杂区63的掺杂类型与第二掺杂区64的掺杂类型均为P型掺杂，P型掺杂便于薄膜晶体管61的开关控制。

[0072] 如图2所示，本申请实施例的第二方面提供了一种阵列基板300，包括：

[0073] 衬底基板1；以及

[0074] 设于衬底基板1上的多个扫描线2、多个数据线3和多个像素单元200，扫描线2和数据线3限定出多个像素区，像素区包括主像素区4和副像素区5，

[0075] 像素单元200包括如第一方面中任一项的像素结构100，其中，栅极611连接扫描线2，源极613连接数据线3，主像素电极41设置于主像素区4，副像素电极51设置于副像素区5，其中，栅极611、有源区612、源极613及漏极614构成薄膜晶体管61。可以理解的是，图2和图3仅示意了一个像素单元200，一条扫描线2和一条数据线3。

[0076] 如图3所示，薄膜晶体管61的栅极611接收来自扫描线2上的扫描电压(SCAN)，薄膜晶体管61的栅极611根据扫描线2的扫描电压控制薄膜晶体管61的打开和关闭。当薄膜晶体
管61打开时，来自数据线3的数据电压(DATA)能够施加至主像素电极41，主像素电极41与其对侧的上公共电极(未图示，用于提供电压VCOM)之间的电压施加在其二者之间的液晶层
(图中未示出)中，形成第一液晶电容7，来自数据线3的数据电压(DATA)对第一液晶电容7充电，从而驱动主像素区4内对应的液晶分子转动；当薄膜晶体管61打开时，来自数据线3的数据电压(DATA)能够施加至副像素电极51，副像素电极51与其对侧的上公共电极(未图示，用于提供电压VCOM)之间的电压施加在其二者之间的液晶层(图中未示出)中，形成第二液晶
电容8，来自数据线3的数据电压(DATA)对第二液晶电容8充电，从而驱动副像素区5内对应
的液晶分子转动。

[0077] 如图3所示，由于来自数据线3的数据电压(DATA)对第二液晶电容8充电时，需要经过第一掺杂区63形成的等效电阻R，等效电阻R具有分压作用，会将来自数据线3的数据电压(DATA)分走一部分，从而使得副像素区5的数据电压小于主像素区4的数据电压，进而造成
副像素区5内的液晶分子偏转程度和主像素区4内的液晶分子偏转程度不同。如此，通过将
主像素电极41和副像素电极51均设置为4畴结构即可在一个TFT(薄膜晶体管61)的基础上
实现8畴，减少了该像素结构100中TFT的数量和制造步骤，降低了该像素结构100的结构复
杂度和制造成本。

[0078] 可选地，在满足第一掺杂区63的掺杂浓度小于第二掺杂区64的掺杂浓度，使得第一掺杂区63的电阻大于第二掺杂区64情况时，能根据VA显示结构的视角需要调整第一掺杂
区63的掺杂浓度，改变第一掺杂区63的分压大小，从而调整副像素区5内的液晶分子偏转程度，实现更优的大角度显示视角。

[0079] 可选地，第二掺杂区64为金属层，以便降低沉积时间，降低制造成本。

[0080] 本实施例与现有技术相比存在的有益效果是：

[0081] 本实施例提供的一种像素结构及阵列基板，其中薄膜晶体管的漏极直接连接主像素电极，薄膜晶体管的漏极还经过第一掺杂区再连接副像素电极，通过设置像素结构的第
一掺杂区为低掺杂浓度，使得薄膜晶体管的漏极与副像素电极之间的电阻因为第一掺杂区
的低掺杂而使该段电阻增大，造成薄膜晶体管的漏极与副像素电极之间的电阻大于漏极与
主像素电极之间的电阻。因薄膜晶体管的漏极与副像素电极之间由于低掺杂浓度的第一掺
杂区生成的电阻对数据信号电压有分压作用，导致副像素电极获得的数据信号电压小于主
像素电极获得的数据信号电压，从而造成副像素区的液晶偏转角度小于主像素区的液晶偏
转角度，故能采用1个薄膜晶体管（TFT）来控制8畴VA显示，在保证大角度视角范围的基础上减少了TFT的数量和制造步骤，降低了像素结构的结构复杂度和制造成本。

[0082] 具有本申请实施例的像素结构和阵列基板的显示面板，仅通过一个TFT可实现8畴VA显示，在保证大角度视角范围的基础上减少TFT的数量和制造步骤，具有低的结构复杂度和制造成本。由于显示面板减少了TFT的数量，还增加了单个像素单元的有效显示区，提升了显示面板的亮度。

[0083] 如图4所示，本申请实施例的第三方面提供了一种阵列基板300的制作方法，包括：

[0084] S10，如图5所示，在衬底基板1上表面的一端形成栅极611。

[0085] 在一些实施例中，在衬底基板1上通过物理气相沉积的方式，形成第一金属层，第一金属层的材料包括铝和钼中至少一种。然后，通过掩膜并光刻形成栅极611，栅极611同时还用作扫描线2。

[0086] S20，如图6所示，在栅极611及栅极611以外的衬底基板1的上表面形成栅极绝缘层62。

[0087] 在一些实施例中，在栅极611及栅极611以外的衬底基板1的上表面通过化学气相沉积的方式，再通过掩膜并光刻形成栅极绝缘层62，栅极绝缘层62的材料包括氮化硅进而
氧化硅中至少一种。

[0088] S30，如图7所示，在栅极绝缘层62的上表面形成有源区612。

[0089] 在一些实施例中，在栅极绝缘层62上表面通过化学气相沉积的方式形成非晶硅层或多晶硅层，再通过掩膜光刻形成有源区612。或者，在栅极绝缘层62上表面通过物理气相沉积的方式形成多晶硅层或金属氧化物半导体层，然后通过掩膜光刻制程形成有源区612，其中金属氧化物包括IGZO(氧化铟镓锌)，有源区612位于栅极611上方对应的栅极绝缘层62
上表面区域。

[0090] S40，如图8所示，在有源区612上表面两端形成第二掺杂区64，并在栅极611上方对应的栅极绝缘层62上表面区域以外的区域形成第一掺杂区63。

[0091] 在一些实施例中，在有源区612上表面两端采用化学气相沉积的方式进行离子掺杂并沉积，经过掩膜和光刻形成第二掺杂区64，第二掺杂区64为欧姆接触层，用于降低有源区612与源极613及漏极614的接触电阻。并在栅极611上方对应的栅极绝缘层62上表面区域
以外的区域进行离子掺杂并沉积，经过掩膜和光刻形成第一掺杂区63。

[0092] 在一个实施例中，在有源区612的上表面两端形成第二掺杂区64，并在栅极611上方对应的栅极绝缘层62的上表面区域以外的区域形成第一掺杂区63，包括：

[0093] 第一掺杂区63包括第一重掺杂区631和第一轻掺杂区632。

[0094] 采用化学气相沉积方法在有源区612上表面两端形成第二掺杂区64，并在栅极611上方对应的栅极绝缘层62上表面区域以外的区域形成形状与第二掺杂区64相同的第一重
掺杂区631。

[0095] 采用化学气相沉积方法在第一重掺杂区631之间形成第一轻掺杂区632。

[0096] 在第一掺杂区63形成第一重掺杂区631，是为了将第一重掺杂区631作为欧姆接触层，用于降低第一轻掺杂区632的两端分别与源极613及副极金属层65连接的接触电阻。其
中，第一重掺杂区631的掺杂浓度等于第二掺杂区64的掺杂浓度，便于简化化学气相沉积的工艺，降低沉积时间。

[0097] 可选地，化学气相沉积方法采用的气体包括磷化氢（PH3）和甲硅烷（SiH4），第一重掺杂区631与第二掺杂区64的磷化氢的气体流量与甲硅烷的气体流量的第一比值M满足第一预设比值范围，第一轻掺杂区632的磷化氢的气体流量与甲硅烷的气体流量的第二比值N
满足第二预设比值范围。

[0098] 进一步地，设置第一预设比值范围为1 : 2.0≦M≦1 : 1.5；设置第二预设比值范围为1 : 0.5≦N≦1 : 0.1。第一预设比值范围和第二预设比值范围的磷化氢的气体流量
与甲硅烷的气体流量比值能更好的控制化学气相沉积的工艺，获得掺杂浓度符合要求的掺
杂区。

[0099] S50，如图9所示，在栅极绝缘层62上表面形成源极613，并在有源区612及第一掺杂区63之间的栅极绝缘层62上表面形成漏极614，在栅极绝缘层62上表面且与第一掺杂区63邻接形成副极金属层65，副极金属层65与漏极614分别与第一掺杂区63的两侧邻接。

[0100] 在一些实施例中，在栅极绝缘层62上表面通过物理气相沉积的方式形成第二金属层，第二金属层的材料包括铝和钼中至少一种，然后，通过掩膜并光刻形成源极613、在有源区612及第一掺杂区63之间的栅极绝缘层62上表面形成漏极614，在栅极绝缘层62上表面形
成副极金属层65。其中，有源区612上表面一端的第二掺杂区64与源极613连接，有源区612上表面另一端的第二掺杂区64与漏极614的第一端连接，漏极614的第二端与第一掺杂区63
的第一端连接，第一掺杂区63的第二端与副极金属层65连接。

[0101] S60，如图10所示，在源极613、被第二掺杂区64覆盖以外的有源区612上表面区域、被源极613和漏极614覆盖以外的第二掺杂区64上表面区域、漏极614、第一掺杂区63及副极金属层65的上方形成钝化层66。

[0102] 在一些实施例中，在源极613、被第二掺杂区64覆盖以外的有源区612上表面区域、被源极613和漏极614覆盖以外的第二掺杂区64上表面区域、漏极614、第一掺杂区63及副极金属层65的上方通过化学气相沉积等方式形成一层绝缘材料层，然后通过掩膜并光刻形成钝化层66，钝化层66的材料包括氮化硅或氧化硅中至少一种。其中，钝化层66设有贯穿至漏极614的第一过孔67以及贯穿至副极金属层65的第二过孔68，漏极614经由第一过孔67与主
像素电极41连接，副极金属层65经由第二过孔68与副像素电极51连接。

[0103] 其中，漏极614经由第一过孔67与主像素电极41连接，副极金属层65经由第二过孔68与副像素电极51连接，还包括：

[0104] 在第一过孔67及第二过孔68中通过物理气相沉积的方式，形成一层透明金属层，透明金属层的材料可以是氧化铟锡、氧化铟锌、氧化铝锌等。然后，通过掩膜并光刻形成位于开口区的主像素电极41和副像素电极51，其中，主像素电极41通过第一过孔67与漏极614连接，副像素电极51通过第二过孔68与副极金属层65连接。

[0105] 本申请实施例与现有技术相比存在的有益效果是：

[0106] 本实施例提供了一种阵列基板的制作方法，薄膜晶体管的漏极直接连接主像素电极，薄膜晶体管的漏极还经过第一掺杂区再连接副像素电极，通过设置像素结构的第一掺
杂区为低掺杂浓度，使得薄膜晶体管的漏极与副像素电极之间的电阻因为第一掺杂区的低
掺杂而使该段电阻增大，造成薄膜晶体管的漏极与副像素电极之间的电阻大于漏极与主像
素电极之间的电阻。因薄膜晶体管的漏极与副像素电极之间由于低掺杂浓度的第一掺杂区
生成的电阻对数据信号电压有分压作用，导致副像素电极获得的数据信号电压小于主像素
电极获得的数据信号电压，从而造成副像素区的液晶偏转角度小于主像素区的液晶偏转角
度，故能采用1个薄膜晶体管来控制8畴VA显示，在保证大角度视角范围的基础上减少了TFT的数量和制造步骤，降低了阵列基板的结构复杂度和制造成本。

[0107] 具有本申请实施例的像素结构和阵列基板的显示面板，仅通过一个TFT可实现8畴VA显示，在保证大角度视角范围的基础上减少TFT的数量和制造步骤，具有低的结构复杂度和制造成本。

[0108] 应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限
定。

[0109] 在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

[0110] 以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各
实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改
或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应
包含在本申请的保护范围之内。