雷达成像中CS算法补偿因子实时生成的FPGA实现方法转让专利
申请号 : CN202210274459.5
文献号 : CN114626006B
文献日 : 2023-03-14
发明人 : 闵锐 , 李晋 , 徐浩典 , 曹雨欣 , 余雷 , 皮亦鸣 , 杨晓波
申请人 : 电子科技大学
摘要 :
本发明属于雷达成像信号和FPGA技术领域，具体涉及一种雷达成像中CS算法补偿因子实时生成的FPGA实现方法。本发明主要是提出了基于FPGA实现的CS算法补偿因子实时生成模块，该模块由21级流水线结构组成，每一层流水结构主要利用Floating Point IP核和Cordic IP核对输入参数进行快速计算，实现CS算法补偿因子的实时生成，解决了在高速时钟下，传统DSP方案计算时间长，无法满足系统成像实时性要求的问题。
权利要求 :
1.雷达成像中CS算法补偿因子实时生成的FPGA实现方法，其特征在于，包括以下步骤：S1、获取雷达回波数据；
S2、采用CS算法对雷达回波数据进行处理，获得雷达成像图像，CS算法对雷达回波数据的处理过程包括四次FFT和三次相位相乘，第一次FFT为方位向FFT，将数据变换到距离多普勒域，采用Chirp Scaling相位因子进行第一次相位相乘，使所有目标的徙动轨迹一致化；
进行第二次FFT，第二次FFT为距离向FFT，将数据变换到二维频域，采用RCMC和距离向压缩因子进行第二次相位相乘，完成距离压缩、SRC和一致RCMC；进行第三次FFT，第三次FFT为距离向IFFT，将数据变回距离多普勒域，采用相位校正和方位压缩因子进行第三次相位相乘；
进行第四次FFT，第四次FFT为方位向IFFT，获得输出图像；
所述的Chirp Scaling相位因子、RCMC和距离向压缩因子、相位校正和方位压缩因子为CS算法乘法因子，CS算法乘法因子为通过CS算法补偿因子实时生成模块实时生成，CS算法补偿因子实时生成模块为基于FPGA的方式实现，具体为：采用21级流水线的结构，每一层流水结构利用Floating Point IP核和Cordic IP核对输入的雷达信号参数进行计算，从而获得包括Chirp Scaling相位因子、RCMC和距离向压缩因子、相位校正和方位压缩因子在内的CS算法乘法因子；CS算法补偿因子实时生成模块的实时生成控制方式为，通过控制信号端口接收FFT模块输出的有效信号标志位，在输出端口设置对应的因子输出有效信号标志位，从而在每一次相位相乘时根据上一次FFT的具体操作获得下一次相位相乘需要的对应CS算法乘法因子。
2.根据权利要求1所述的雷达成像中CS算法补偿因子实时生成的FPGA实现方法，其特征在于，CS算法乘法因子包括两种数据输出顺序，分别为：a.以方位向顺序输出：
a1,1、a1,2、a1,3、a1,4、
a2,1、a2,2、a2,3、a2,4
……
a8191,1、a8191,2、a8191,3、a8191,4a8192,1、a8192,2、a8192,3、a8192,4四路因子，直到当前四列方位向因子输出完毕，再输出下四列方位向因子：a1,5、a1,6、a1,7、a1,8
a2,5、a2,6、a2,7、a2,8
……
a8191,5、a8191,6、a8191,7、a8191,8a8192,5、a8192,6、a8192,7、a8192,8b.以距离向顺序输出：
a1,1、a2,1、a3,1、a4,1
a1,2、a2,2、a3,2、a4,2
……
a1，8191、a2，8191、a3,8191、a4,8191a1，8192、a2，8192、a3，8192、a4，8192四路因子，直到当前四列距离向因子输出完毕，再输出下四列距离向因子：a5,1、a6,1、a7,1、a8,1
a5,2、a6,2、a7,2、a8,2
……
a5，8191、a6，8191、a7,8191、a8,8191a5，8192、a6，8192、a7，8192、a8，8192直至完成一帧数据对应的因子输出为止。
说明书 :
雷达成像中CS算法补偿因子实时生成的FPGA实现方法
技术领域
[0001] 本发明属于雷达成像信号和FPGA技术领域，具体涉及一种雷达成像中CS算法补偿因子实时生成的FPGA实现方法。
背景技术
[0002] 合成孔径雷达(Synthetic Aperture Radar,SAR)具有全天时，全天候的工作特点以及高分辨的成像精度，其已经在多云雾地区遥感测图、军事侦察、国民经济建设等方面发
挥着巨大作用。近些年来，随着硬件制造水平的快速发展，SAR实时成像系统设计收到越来
越多的研究。而SAR成像算法中CS算法利用相位相乘替代了矩阵差值，避免了复杂的运算，
还能较好地保持图像的相位信息，具有良好的成像效果。CS算法涉及到大量相位因子的计
算，由于系统需要满足实时性的要求，因此CS算法相位因子计算效率会影响到CS算法成像
处理的快慢。
挥着巨大作用。近些年来，随着硬件制造水平的快速发展，SAR实时成像系统设计收到越来
越多的研究。而SAR成像算法中CS算法利用相位相乘替代了矩阵差值，避免了复杂的运算，
还能较好地保持图像的相位信息，具有良好的成像效果。CS算法涉及到大量相位因子的计
算，由于系统需要满足实时性的要求，因此CS算法相位因子计算效率会影响到CS算法成像
处理的快慢。
[0003] 在早期基于CS算法的SAR成像处理系统中，多采用DSP作为处理器进行浮点数运算，但随着要求的不断提高，DSP逐渐不能满足实时性的要求。如今FPGA能够快速完成加减
乘除、三角函数等成像处理中常用的基本运算，因此基于FPGA的CS算法乘法因子实时生成
方案具有极高的数据处理速率。
乘除、三角函数等成像处理中常用的基本运算，因此基于FPGA的CS算法乘法因子实时生成
方案具有极高的数据处理速率。
[0004] 中国科学院计算技术研究所简方军、褚超、韩承德发表的论文“Chirp Scaling成像算法中Cs和Bro数值计算与硬件设计”提出了一种新的易于硬件实现的多项式逼近计算
方法，并给出了该方法的计算精度及误差分析。该文提出的方法降低了计算复杂度，实测成
像质量与原计算相当，但该系统对方位样本点数16384、距离样本点数16384的SAR图像进行
处理，需要花费8秒完成三个因子的全部计算，无法满足计算的实时性要求。
方法，并给出了该方法的计算精度及误差分析。该文提出的方法降低了计算复杂度，实测成
像质量与原计算相当，但该系统对方位样本点数16384、距离样本点数16384的SAR图像进行
处理，需要花费8秒完成三个因子的全部计算，无法满足计算的实时性要求。
[0005] 乘法因子生成模块接收景中心距离R_nc、雷达有效速度Vr、发射脉冲时宽Tr、雷达工作频率f0、距离向采样点数Nr、方位向采样点数Na、波束斜视角theta、距离向过采样系数
alpha、方位向过采样系数belta、带宽Bw、天线方位向长度La，用于如下三个相位因子的计
算：
alpha、方位向过采样系数belta、带宽Bw、天线方位向长度La，用于如下三个相位因子的计
算：
[0006]
[0007] 其中s_sc用于第一次相位相乘实现Chirp Scaling操作，Km为变换到距离多普勒域的距离调频率，D_fn_ref_Vr为参考频率处的徙动因子，D_fn_Vr_mtx为形成矩阵，tr_mtx
为距离时间轴矩阵，R_ref为参考目标斜距，c为光速。
为距离时间轴矩阵，R_ref为参考目标斜距，c为光速。
[0008]
[0009] 其中H1用于第二次相位相乘实现距离压缩、SRC和一致RCMC操作，fr_mtx为距离频率轴矩阵。
[0010]
[0011]
[0012] 其中Haz*H2用于第三次相位相乘实现方位压缩与相位校正操作，Haz为方位向匹配滤波器，H2为附加相位矫正项，R0_RCMC为随距离变化的斜距。
发明内容
[0013] 针对上述问题，为了满足计算的实时性要求，本发明提供了一种雷达成像中CS算法补偿因子实时生成的FPGA实现方法。
[0014] 本发明的技术方案为：
[0015] 雷达成像中CS算法补偿因子实时生成的FPGA实现方法，其特征在于，包括以下步骤：
[0016] S1、获取雷达回波数据；
[0017] S2、采用CS算法对雷达回波数据进行处理，获得雷达成像图像，CS算法对雷达回波数据的处理过程包括四次FFT和三次相位相乘，第一次FFT为方位向FFT，将数据变换到距离
多普勒域，采用Chirp Scaling相位因子进行第一次相位相乘，使所有目标的徙动轨迹一致
化；进行第二次FFT，第二次FFT为距离向FFT，将数据变换到二维频域，采用RCMC和距离向压
缩因子进行第二次相位相乘，完成距离压缩、SRC和一致RCMC；进行第三次FFT，第三次FFT为
距离向IFFT，将数据变回距离多普勒域，采用相位校正和方位压缩因子进行第三次相位相
乘；进行第四次FFT，第四次FFT为方位向IFFT，获得输出图像；
多普勒域，采用Chirp Scaling相位因子进行第一次相位相乘，使所有目标的徙动轨迹一致
化；进行第二次FFT，第二次FFT为距离向FFT，将数据变换到二维频域，采用RCMC和距离向压
缩因子进行第二次相位相乘，完成距离压缩、SRC和一致RCMC；进行第三次FFT，第三次FFT为
距离向IFFT，将数据变回距离多普勒域，采用相位校正和方位压缩因子进行第三次相位相
乘；进行第四次FFT，第四次FFT为方位向IFFT，获得输出图像；
[0018] 所述的Chirp Scaling相位因子、RCMC和距离向压缩因子、相位校正和方位压缩因子为CS算法乘法因子，CS算法乘法因子为通过CS算法补偿因子实时生成模块实时生成，CS
算法补偿因子实时生成模块为基于FPGA的方式实现，具体为：采用21级流水线的结构，每一
层流水结构利用Floating Point IP核和Cordic IP核对输入的雷达信号参数进行计算，从
而获得包括Chirp Scaling相位因子、RCMC和距离向压缩因子、相位校正和方位压缩因子在
内的CS算法乘法因子；CS算法补偿因子实时生成模块的实时生成控制方式为，通过控制信
号端口接收FFT模块输出的有效信号标志位，在输出端口设置对应的因子输出有效信号标
志位，从而在每一次相位相乘时根据上一次FFT的具体操作获得下一次相位相乘需要的对
应CS算法乘法因子。
算法补偿因子实时生成模块为基于FPGA的方式实现，具体为：采用21级流水线的结构，每一
层流水结构利用Floating Point IP核和Cordic IP核对输入的雷达信号参数进行计算，从
而获得包括Chirp Scaling相位因子、RCMC和距离向压缩因子、相位校正和方位压缩因子在
内的CS算法乘法因子；CS算法补偿因子实时生成模块的实时生成控制方式为，通过控制信
号端口接收FFT模块输出的有效信号标志位，在输出端口设置对应的因子输出有效信号标
志位，从而在每一次相位相乘时根据上一次FFT的具体操作获得下一次相位相乘需要的对
应CS算法乘法因子。
[0019] 具体的，CS算法乘法因子包括两种数据输出顺序，分别为：
[0020] a.以方位向顺序输出：
[0021] a1,1、a1,2、a1,3、a1,4、
[0022] a2,1、a2,2、a2,3、a2,4
[0023] ……
[0024] a8191,1、a8191,2、a8191,3、a8191,4
[0025] a8192,1、a8192,2、a8192,3、a8192,4
[0026] 四路因子，直到当前四列方位向因子输出完毕，再输出下四列方位向因子：
[0027] a1,5、a1,6、a1,7、a1,8
[0028] a2,5、a2,6、a2,7、a2,8
[0029] ……
[0030] a8191,5、a8191,6、a8191,7、a8191,8
[0031] a8192,5、a8192,6、a8192,7、a8192,8
[0032] b.以距离向顺序输出：
[0033] a1,1、a2,1、a3,1、a4,1
[0034] a1,2、a2,2、a3,2、a4,2
[0035] ……
[0036] a1，8191、a2，8191、a3,8191、a4,8191
[0037] a1，8192、a2，8192,、a3，8192,、a4，8192
[0038] 四路因子，直到当前四列距离向因子输出完毕，再输出下四列距离向因子：
[0039] a1,1、a2,1、a3,1、a4,1
[0040] a1,2、a2,2、a3,2、a4,2
[0041] ……
[0042] a1，8191、a2，8191、a3,8191、a4,8191
[0043] a1，8192、a2，8192、a3，8192、a4，8192
[0044] 直至完成一帧数据对应的因子输出为止。
[0045] 上述方案中，CS算法乘法因子实时生成模块参数输入位宽均为32bits，输出因子位宽为32bit，模块中间部分均以64bits位宽进行数据处理，该模块时钟为300MHz。乘法因
子生成模块结构为21级流水线结构，每一级流水线有固定的首次延时，每一级流水线均例
化了大量Floating Point IP核与Cordic IP核用于数学运算，Floating Point IP核与
Cordic IP核均采用pipeline流水线结构，整个系统首次延时为21级流水线每一级首次延
时的总和。其中Floating Point IP核例化为Add、Subtract、Multiply、Divide、Square‑
root、Fixed‑to‑Float、Float‑to‑Fixed、Float‑to‑Float等模式以实现数据的加减乘除、
开方、平方、定点数浮点数相互转化等功能，Cordic IP核例化为Sin and Cos模式以实现求
正余弦功能。
子生成模块结构为21级流水线结构，每一级流水线有固定的首次延时，每一级流水线均例
化了大量Floating Point IP核与Cordic IP核用于数学运算，Floating Point IP核与
Cordic IP核均采用pipeline流水线结构，整个系统首次延时为21级流水线每一级首次延
时的总和。其中Floating Point IP核例化为Add、Subtract、Multiply、Divide、Square‑
root、Fixed‑to‑Float、Float‑to‑Fixed、Float‑to‑Float等模式以实现数据的加减乘除、
开方、平方、定点数浮点数相互转化等功能，Cordic IP核例化为Sin and Cos模式以实现求
正余弦功能。
[0046] 本发明的有益效果为，本发明实现CS算法补偿因子的实时生成，解决了在高速时钟下，传统DSP方案计算时间长，无法满足系统成像实时性要求的问题。
附图说明
[0047] 图1为本发明的方法流程图；
[0048] 图2为乘法因子生成模块示意图；
[0049] 图3为输出因子选择方式示意图；
[0050] 图4为四路因子生成模块示意图；
[0051] 图5为乘法因子方位向输出顺序示意图；
[0052] 图6为乘法因子距离向输出顺序示意图。
具体实施方式
[0053] 下面结合附图对本发明进行详细的描述；
[0054] 本发明提出一种雷达成像信号处理中基于CS算法补偿因子实时生成的FPGA实现方式，该乘法因子生成模块接收雷达参数，并在FFT模块等控制信号控制下，对参数进行计
算，生成乘法因子并输给复乘模块进行相位相乘。
算，生成乘法因子并输给复乘模块进行相位相乘。
[0055] 具体流程如图1所述，CS算法主要步骤包括四次FFT和三次相位相乘，三次相位相乘所需因子由乘法因子实时生成模块产生，具体为：
[0056] 通过方位向FFT将数据变换到距离多普勒域后，乘法因子实时生成模块输出Chirp Scaling相位因子，通过相位相乘实现Chirp Scaling操作，使所有目标的徙动轨迹一致化。
这是第一步相位相乘。
这是第一步相位相乘。
[0057] 通过距离向FFT将数据变换到二维频域后；乘法因子实时生成模块输出第二个相位因子相位相乘，完成对数据的距离压缩、SRC和一致RCMC。这是第二步相位相乘。
[0058] 通过距离向IFFT将数据变回距离多普勒域后；乘法因子实时生成模块输出第三个相位因子相位相乘进行相位相乘，实现方位压缩与相位校正，这是最后一次相位相乘。
[0059] 乘法因子生成模块框架如图2所示，整个乘法因子生成模块结构为21级流水线结构，每一级流水线有固定的首次延时，每一级流水线均例化了大量Floating Point IP核与
Cordic IP核用于数学运算，Floating Point IP核与Cordic IP核均采用pipeline流水线
结构，整个系统首次延时为21级流水线每一级首次延时的总和。其中Floating Point IP核
例化为Add、Subtract、Multiply、Divide、Square‑root、Fixed‑to‑Float、Float‑to‑Fixed、Float‑to‑Float等模式以实现数据的加减乘除、开方、平方、定点数浮点数相互转化等功
能，Cordic IP核例化为Sin and Cos模式以实现求正余弦功能。
Cordic IP核用于数学运算，Floating Point IP核与Cordic IP核均采用pipeline流水线
结构，整个系统首次延时为21级流水线每一级首次延时的总和。其中Floating Point IP核
例化为Add、Subtract、Multiply、Divide、Square‑root、Fixed‑to‑Float、Float‑to‑Fixed、Float‑to‑Float等模式以实现数据的加减乘除、开方、平方、定点数浮点数相互转化等功
能，Cordic IP核例化为Sin and Cos模式以实现求正余弦功能。
[0060] 乘法因子生成模块接收景中心距离R_nc、雷达有效速度Vr、发射脉冲时宽Tr、雷达工作频率f0、距离向采样点数Nr、方位向采样点数Na、波束斜视角theta、距离向过采样系数
alpha、方位向过采样系数belta、带宽Bw、天线方位向长度La，用于三个相位因子的计算。
alpha、方位向过采样系数belta、带宽Bw、天线方位向长度La，用于三个相位因子的计算。
[0061] 三次相位相乘所需的相位因子均由CS算法乘法因子实时生成模块产生，CS算法乘法因子实时生成模块输入端口包括参数输入端口、控制信号输入端口，参数输入端口用于
接收雷达参数，控制信号端口用于接收FFT模块输出有效信号标志位，用于控制乘法因子实
时生成模块，当控制信号输入端口有效时，将参数输入端口使能接收参数，第一级流水结构
进行计算，并且输出使能信号，作为下一级流水结构输入使能信号。最后一级流水线结构输
出端口即CS算法乘法因子实时生成模块输出端口，包括因子输出端口以及因子输出有效信
号标志位，每次输出四路因子及其有效信号用于后续模块进行处理。
接收雷达参数，控制信号端口用于接收FFT模块输出有效信号标志位，用于控制乘法因子实
时生成模块，当控制信号输入端口有效时，将参数输入端口使能接收参数，第一级流水结构
进行计算，并且输出使能信号，作为下一级流水结构输入使能信号。最后一级流水线结构输
出端口即CS算法乘法因子实时生成模块输出端口，包括因子输出端口以及因子输出有效信
号标志位，每次输出四路因子及其有效信号用于后续模块进行处理。
[0062] 乘法因子实时生成模块参数输入位宽均为32bits，输出因子位宽为32bit，模块中间部分均以64bits位宽进行数据处理。整个系统在参数输入、因子输出时数据为单精度浮
点数形式，在模块中间处理流程部分，基本为双精度浮点数形式。
点数形式，在模块中间处理流程部分，基本为双精度浮点数形式。
[0063] 整个乘法因子实时生成模块采用分时复用方式，在三次相位相乘时刻对应输出相应因子，其具体分时复用方式如图3所示：
[0064] 在数据进行第一次方位向FFT后，输出数据有效时，乘法因子实时生成模块输出Chirp Scaling相位因子进行第一次相位相乘；在数据进行第一次距离向FFT后，输出数据
有效时，乘法因子实时生成模块输出距离压缩和距离徙动矫正因子进行第二次相位相乘；
在数据进行第一次距离向IFFT后，输出数据有效时，乘法因子实时生成模块输出方位压缩
和残余相位补偿因子进行第三次相位相乘。
有效时，乘法因子实时生成模块输出距离压缩和距离徙动矫正因子进行第二次相位相乘；
在数据进行第一次距离向IFFT后，输出数据有效时，乘法因子实时生成模块输出方位压缩
和残余相位补偿因子进行第三次相位相乘。
[0065] 在CS算法硬件实现方案中，数据流均以四路并行数据进行传输处理，因此对应的乘法因子同样以四路因子流形式进行输出，相邻两路之间存在一个固定的差值，利用该差
值生成思路因子的模块架构如图4所示：该子模块接受第一路因子和固定差值，将差值与第
一路因子相加得下一路因子，同时将第一路因子打拍至同步。按照这个规律重复四次，即可
得到四路并行的因子。
值生成思路因子的模块架构如图4所示：该子模块接受第一路因子和固定差值，将差值与第
一路因子相加得下一路因子，同时将第一路因子打拍至同步。按照这个规律重复四次，即可
得到四路并行的因子。
[0066] 乘法因子实时生成模块会按照FFT处理后的数据输出顺序生成并输出对应的乘法因子，其具体顺序主要有以下两种方式：
[0067] 乘法因子以方位向输出顺序如图5所示，首先输出a1,1、a1,2、a1,3、a1,4；a2,1、a2,2、a2,3、a2,4……a8191,1、a8191,2、a8191,3、a8191,4；a8192,1、a8192,2、a8192,3、a8192,4四路因子，直到当前四列方位向因子输出完毕，再输出下四列方位向因子a1,5、a1,6、a1,7、a1,8；a2,5、a2,6、a2,7、
a2,8……a8191,5、a8191,6、a8191,7、a8191,8；a8192,5、a8192,6、a8192,7、a8192,8直至完成一帧数据对应的因子输出为止。
a2,8……a8191,5、a8191,6、a8191,7、a8191,8；a8192,5、a8192,6、a8192,7、a8192,8直至完成一帧数据对应的因子输出为止。
[0068] 乘法因子以距离向输出顺序如图6所示，首先输出a1,1、a2,1、a3,1、a4,1；a1,2、a2,2、a3,2、a4,2……a1，8191、a2，8191、a3,8191、a4,8191；a1，8192、a2，8192,、a3，8192,、a4，8192,四路因子，直到当前四列距离向因子输出完毕，再输出下四列距离向因子a1,1、a2,1、a3,1、a4,1；a1,2、a2,2、a3,2、a4,2……a1，8191、a2，8191、a3,8191、a4,8191；a1，8192、a2，8192、a3，8192、a4，8192直至完成一帧数据对应的因子输出为止。