半导体结构的制作方法及半导体结构

摘要

本公开提供了一种半导体结构的制作方法及半导体结构，涉及半导体技术领域。半导体结构的制作方法包括提供基底，基底的表面形成有间隔设置的接触结构；于基底上形成包括交替层叠的支撑层及牺牲层的叠层结构，叠层结构覆盖接触结构；于叠层结构内形成隔离结构，隔离结构沿垂直于基底的方向贯穿牺牲层和部分支撑层，并通过剩余部分支撑层与基底连接，以将基底分为第一区域和第二区域；于第二区域内形成电容结构，电容结构与第二区域内的接触结构对应连接。本公开通过隔离结构界定了第一区域和第二区域，使得第二区域获得平整的边界，提高了第一区域内填充材料的致密性，避免了第一区域内发生短路的问题，从而提高了半导体结构的电性和良率。

权利要求

1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：提供基底，所述基底的表面形成有间隔设置的接触结构；

于所述基底上形成交替层叠的支撑层及牺牲层的叠层结构，所述叠层结构覆盖所述接触结构；

于所述叠层结构内形成隔离结构，所述隔离结构沿垂直于所述基底的方向贯穿所述牺牲层和部分所述支撑层，并通过剩余部分所述支撑层与所述基底连接，以将所述基底分为第一区域和第二区域；

于所述第二区域内形成电容结构，所述电容结构与所述第二区域内的所述接触结构对应连接。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，沿朝向所述第一区域的方向，所述电容结构具有延伸部，所述延伸部延伸至所述第一区域内并覆盖所述隔离结构的顶部和侧壁。

3.根据权利要求1所述的半导体结构的制作方法，其特征在于，于所述基底上形成交替层叠的支撑层及牺牲层的叠层结构，包括：于所述基底上形成层叠设置的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层，其中，所述第一支撑层、所述第二支撑层和所述第三支撑层形成支撑结构。

4.根据权利要求3所述的半导体结构的制作方法，其特征在于，于所述叠层结构内形成隔离结构，包括：沿垂直于所述基底的方向刻蚀所述第三支撑层、所述第二牺牲层、所述第二支撑层、所述第一牺牲层，以形成隔离孔；

于所述隔离孔内填充隔离材料，形成所述隔离结构，所述隔离结构的底面通过所述第一支撑层与所述基底连接，所述隔离结构的顶面与所述第三支撑层的顶面平齐。

5.根据权利要求4所述的半导体结构的制作方法，其特征在于，于所述第二区域内形成电容结构，包括：于所述第二区域内形成间隔设置的电容孔，所述电容孔的底部暴露所述接触结构的顶面；

于所述电容孔的内壁形成第一电极层，所述电容孔内的所述第一电极层形成第一凹槽；

于所述第一凹槽的内壁形成介电层，所述介电层朝向所述隔离结构的一端延伸至所述第一凹槽外，并覆盖所述隔离结构的顶面和侧壁；

于所述介电层的外表面形成第二电极结构。

6.根据权利要求5所述的半导体结构的制作方法，其特征在于，于所述电容孔的内壁形成第一电极层，包括：于所述电容孔的内壁形成第一初始电极层，所述第一初始电极层延伸至所述电容孔外，并覆盖所述第一区域的所述叠层结构的顶面和所述隔离结构的顶面，所述第一初始电极层还覆盖所述第二区域的所述叠层结构的顶面；

于同一刻蚀步骤中，去除相邻的所述电容孔之间的部分所述第一初始电极层，以及位于所述第一区域的所述叠层结构顶面的所述第一初始电极层；

去除位于所述隔离结构的顶面的所述第一初始电极层，被保留下来的所述第一初始电极层形成第一电极层。

7.根据权利要求6所述的半导体结构的制作方法，其特征在于，去除相邻的所述电容孔之间的部分所述第一初始电极层，以及位于所述第一区域的所述叠层结构顶面的所述第一初始电极层，包括：于所述第一初始电极层上形成层叠设置的第一介质层和介电抗反射涂层；

图形化所述介电抗反射涂层，以在所述介电抗反射涂层上形成第一开口，其中，所述第一开口与相邻的所述电容孔之间的所述叠层结构对应；

以图形化后的所述介电抗反射涂层为掩膜，刻蚀去除部分所述第一介质层、所述第一区域和所述第二区域内的部分所述第一初始电极层，以及刻蚀去除所述第一区域和所述第二区域内的部分所述第三支撑层，以暴露部分所述第二牺牲层的顶面。

8.根据权利要求7所述的半导体结构的制作方法，其特征在于，去除位于所述隔离结构的顶面的所述第一初始电极层，包括：去除所述第二牺牲层；

去除剩余的所述第一介质层；

去除覆盖所述第三支撑层的顶面以及覆盖所述隔离结构的顶面的所述第一初始电极层；

去除所述第一区域内的所述第二支撑层、以及位于所述第二区域内的部分所述第二支撑层；

以及，去除所述第一牺牲层；

其中，被保留下来的第一初始电极层形成所述第一电极层。

9.根据权利要求8所述的半导体结构的制作方法，其特征在于，于所述第一凹槽的内壁形成介电层，包括：于所述第一凹槽的内壁形成初始介电层，所述初始介电层延伸至所述第一凹槽外，并覆盖所述第一区域内的所述第一支撑层以及所述隔离结构的顶面及侧壁。

10.根据权利要求9所述的半导体结构的制作方法，其特征在于，于所述介电层的外表面形成第二电极结构，包括：于所述初始介电层的外表面形成第二初始电极层，所述第二区域内的所述第二初始电极层形成第二凹槽；

于所述第二凹槽内形成初始缓冲层，所述初始缓冲层填充满所述第二凹槽，并覆盖位于所述第一区域内的所述第二初始电极层；

去除位于所述第一区域的部分所述初始介电层、部分所述第二初始电极层和部分所述初始缓冲层，其中，被保留下来的所述第二初始电极层和所述初始缓冲层形成所述第二电极结构。

11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：于所述第一区域的所述第一支撑层上形成第二介质层，所述第二介质层延伸至所述第二区域并覆盖所述第二电极结构；

于所述第一区域内形成间隔设置的接触开口，所述接触开口暴露所述接触结构的顶面；

于所述接触开口内形成接触插塞。

12.一种半导体结构，其特征在于，包括：

基底，所述基底的表面设有间隔设置的接触结构；

支撑结构，所述支撑结构设置于所述基底上，所述支撑结构包括多层间隔设置的支撑层；

隔离结构，所述隔离结构沿垂直于基底的方向设置，并通过部分所述支撑层与所述基底连接，以将所述基底分为第一区域和第二区域；

电容结构，所述电容结构间隔设置于所述第二区域内的所述支撑结构中，并与所述第二区域内的所述接触结构对应连接；

所述基底上形成交替层叠的支撑层及牺牲层的叠层结构，所述叠层结构覆盖所述接触结构，各所述支撑层构成所述支撑结构；

所述隔离结构沿垂直于所述基底的方向贯穿所述牺牲层和部分所述支撑层，并通过剩余部分所述支撑层与所述基底连接。

13.根据权利要求12所述的半导体结构，其特征在于，所述电容结构包括：第一电极层，位于所述支撑结构中且与所述接触结构连接；

介电层，覆盖所述第一电极层及所述支撑结构的裸露表面，并延伸至所述第一区域，且覆盖所述隔离结构的顶面和侧壁；

第二电极结构，覆盖所述介电层。

14.根据权利要求13所述的半导体结构，其特征在于，所述支撑结构包括由下至上依次间隔设置的第一支撑层、第二支撑层和第三支撑层；

所述第一支撑层位于所述基底的上表面，且与部分所述第一电极层的侧壁连接；

所述第二支撑层和所述第三支撑层平行于所述第一支撑层设置，且与部分所述第一电极层的侧壁连接；

所述隔离结构的底部通过所述第一支撑层与所述基底连接。

15.根据权利要求13所述的半导体结构，其特征在于，所述第二电极结构包括第二电极层和缓冲层；

所述第二电极层覆盖所述介电层；

所述缓冲层覆盖所述第二电极层。

说明书

半导体结构的制作方法及半导体结构

技术领域

[0001] 本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。

背景技术

[0002] 动态随机存取存储器（DRAM，Dynamic Random Access Memory）是计算机中常用的半导体存储器件，具有体积小、集成度高、功耗低的优点。动态随机存取存储器(DRAM)由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，随着半导体行业的不断发展，对半导体结构中的电容器的性能要求越来越高，比如，如何在有限的面积内形成电容值更大的电容器。

[0003] 然而，随着电容器的电容值的增加，需要更多的支撑层才能保证电容器的稳定，但更多层的支撑层会增加电容器的制作难度，同时也会降低靠近阵列区边缘位置的填充材料的稳定性，导致后续沉积填充材料时容易在电容阵列边界处形成裂缝，造成插塞与电容阵列边界短路，因此，需要对电容阵列边界进行保护。

发明内容

[0004] 以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

[0005] 本公开提供了一种半导体结构的制作方法及半导体结构。

[0006] 本公开的第一方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：

[0007] 提供基底，所述基底表面形成有间隔设置的接触结构；

[0008] 于所述基底上形成交替层叠的支撑层及牺牲层的叠层结构，所述叠层结构覆盖所述接触结构；

[0009] 于所述叠层结构内形成隔离结构，所述隔离结构沿垂直于所述基底的方向贯穿所述牺牲层和部分所述支撑层，并通过剩余部分所述支撑层与所述基底连接，以将所述基底分为第一区域和第二区域；

[0010] 于所述第二区域内形成电容结构，所述电容结构与所述第二区域内的所述接触结构对应连接。

[0011] 根据本公开的一些实施例，沿朝向所述第一区域的方向，所述电容结构具有延伸部，所述延伸部延伸至所述第一区域内并覆盖所述隔离结构的顶部和侧壁。

[0012] 根据本公开的一些实施例，于所述基底上形成交替层叠的支撑层及牺牲层的叠层结构，包括：

[0013] 于所述基底上形成层叠设置的第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层，其中，所述第一支撑层、所述第二支撑层和所述第三支撑层形成支撑结构。

[0014] 根据本公开的一些实施例，于所述叠层结构内形成隔离结构，包括：

[0015] 沿垂直于所述基底的方向刻蚀所述第三支撑层、所述第二牺牲层、所述第二支撑层、所述第一牺牲层，以形成隔离孔；

[0016] 于所述隔离孔内填充隔离材料，形成所述隔离结构，所述隔离结构的底面通过所述第一支撑层与所述基底连接，所述隔离结构的顶面与所述第三支撑层的顶面平齐。

[0017] 根据本公开的一些实施例，于所述第二区域内形成电容结构，包括：

[0018] 于所述第二区域内形成间隔设置的电容孔，所述电容孔的底部暴露所述接触结构的顶面；

[0019] 于所述电容孔的内壁形成第一电极层，所述电容孔内的所述第一电极层形成第一凹槽；

[0020] 于所述第一凹槽的内壁形成介电层，所述介电层朝向所述隔离结构的一端延伸至所述第一凹槽外，并覆盖所述隔离结构的顶面和侧壁；

[0021] 于所述介电层的外表面形成第二电极结构。

[0022] 根据本公开的一些实施例，于所述电容孔的内壁形成第一电极层，包括：

[0023] 于所述电容孔的内壁形成第一初始电极层，所述第一初始电极层延伸至所述电容孔外，并覆盖所述第一区域的所述叠层结构的顶面和所述隔离结构的顶面，所述第一初始电极层还覆盖所述第二区域的所述叠层结构的顶面；

[0024] 于同一刻蚀步骤中，去除相邻的所述电容孔之间的部分所述第一初始电极层，以及位于所述第一区域的所述叠层结构顶面的所述第一初始电极层；

[0025] 去除位于所述隔离结构的顶面的所述第一初始电极层，被保留下来的所述第一初始电极层形成第一电极层。

[0026] 根据本公开的一些实施例，去除相邻的所述电容孔之间的部分所述第一初始电极层，以及位于所述第一区域的所述叠层结构顶面的所述第一初始电极层，包括：

[0027] 于所述第一初始电极层上形成层叠设置的第一介质层和介电抗反射涂层；

[0028] 图形化所述介电抗反射涂层，以在所述介电抗反射涂层上形成第一开口，其中，所述第一开口与相邻的所述电容孔之间的所述叠层结构对应；

[0029] 以图形化后的所述介电抗反射涂层为掩膜，刻蚀去除部分所述第一介质层、所述第一区域和所述第二区域内的部分所述第一初始电极层，以及刻蚀去除所述第一区域和所述第二区域内的部分所述第三支撑层，以暴露部分所述第二牺牲层的顶面。

[0030] 根据本公开的一些实施例，去除位于所述隔离结构的顶面的所述第一初始电极层，包括：

[0031] 去除所述第二牺牲层；

[0032] 去除剩余的所述第一介质层；

[0033] 去除覆盖所述第三支撑层的顶面以及覆盖所述隔离结构的顶面的所述第一初始电极层；

[0034] 去除所述第一区域内的所述第二支撑层、以及位于所述第二区域内的部分所述第二支撑层；

[0035] 以及，去除所述第一牺牲层；

[0036] 其中，被保留下来的第一初始电极层形成所述第一电极层。

[0037] 根据本公开的一些实施例，于所述第一凹槽的内壁形成介电层，包括：

[0038] 于所述第一凹槽的内壁形成初始介电层，所述初始介电层延伸至所述第一凹槽外，并覆盖所述第一区域内的所述第一支撑层以及所述隔离结构的顶面及侧壁。

[0039] 根据本公开的一些实施例，于所述介电层的外表面形成第二电极结构，包括：

[0040] 于所述初始介电层的外表面形成第二初始电极层，所述第二区域内的所述第二初始电极层形成第二凹槽；

[0041] 于所述第二凹槽内形成初始缓冲层，所述初始缓冲层填充满所述第二凹槽，并覆盖位于所述第一区域内的所述第二初始电极层；

[0042] 去除位于所述第一区域的部分所述初始介电层、部分所述第二初始电极层和部分所述初始缓冲层，其中，被保留下来的所述第二初始电极层和所述初始缓冲层形成所述第二电极结构。

[0043] 根据本公开的一些实施例，所述半导体结构的制作方法还包括：

[0044] 于所述第一区域的所述第一支撑层上形成第二介质层，所述第二介质层延伸至所述第二区域并覆盖所述第二电极结构；

[0045] 于所述第一区域内形成间隔设置的接触开口，所述接触开口暴露所述接触结构的顶面；

[0046] 于所述接触开口内形成接触插塞。

[0047] 本公开的第二方面提供了一种半导体结构，包括：

[0048] 基底，所述基底的表面设有间隔设置的接触结构；

[0049] 支撑结构，所述支撑结构设置于所述基底上，所述支撑结构包括多层间隔设置的支撑层；

[0050] 隔离结构，所述隔离结构沿垂直于基底的方向设置，并通过部分所述支撑层与所述基底连接，以将所述基底分为第一区域和第二区域；

[0051] 电容结构，所述电容结构间隔设置于所述第二区域内的所述支撑结构中，并与所述第二区域内的所述接触结构对应连接。

[0052] 根据本公开的一些实施例，第一电极层，位于所述支撑结构中且与所述接触结构连接；

[0053] 介电层，覆盖所述第一电极层及所述支撑结构的裸露表面，并延伸至所述第一区域，且覆盖所述隔离结构的顶面和侧壁；

[0054] 第二电极结构，覆盖所述介电层。

[0055] 根据本公开的一些实施例，所述支撑结构包括由下至上依次间隔设置的第一支撑层、第二支撑层和第三支撑层；

[0056] 所述第一支撑层位于所述基底的上表面，且与部分所述第一电极层的侧壁连接；

[0057] 所述第二支撑层和所述第三支撑层平行于所述第一支撑层设置，且与部分所述第一电极层的侧壁连接；

[0058] 所述隔离结构的底部通过所述第一支撑层与所述基底连接。

[0059] 根据本公开的一些实施例，所述第二电极结构包括第二电极层和缓冲层；

[0060] 所述第二电极层覆盖所述介电层；

[0061] 所述缓冲层覆盖所述第二电极层。

[0062] 本公开实施例所提供的半导体结构的制作方法及半导体结构中，在支撑结构内形成隔离结构，通过隔离结构界定了第一区域和第二区域，使得第二区域获得平整的边界，可以提高第一区域内的填充材料填充致密性，防止在填充材料形成时，或者，对填充材料进行处理（比如化学机械研磨等）时填充材料内部形成缝隙，有效避免了第一区域内发生短路的问题，从而提高了半导体结构的电性和良率。

[0063] 在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

[0064] 并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。

[0065] 图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。

[0066] 图2是根据一示例性实施例示出的半导体结构的制作方法中形成开口的示意图。

[0067] 图3是根据一示例性实施例示出的半导体结构的制作方法中形成隔离孔的示意图。

[0068] 图4是根据一示例性实施例示出的半导体结构的制作方法中形成隔离结构的示意图。

[0069] 图5是根据一示例性实施例示出的半导体结构的制作方法中形成电容孔的示意图。

[0070] 图6是根据一示例性实施例示出的半导体结构的制作方法中形成第一初始电极层的示意图。

[0071] 图7是根据一示例性实施例示出的半导体结构的制作方法中形成第一介质层和介电抗反射涂层的示意图。

[0072] 图8是根据一示例性实施例示出的半导体结构的制作方法中形成第一开口的示意图。

[0073] 图9是根据一示例性实施例示出的半导体结构的制作方法中去除部分第一初始电极层的示意图。

[0074] 图10是根据一示例性实施例示出的半导体结构的制作方法中去除第二牺牲层的示意图。

[0075] 图11是根据一示例性实施例示出的半导体结构的制作方法中形成第一电极层和第一凹槽的示意图。

[0076] 图12是根据一示例性实施例示出的半导体结构的制作方法中去除第一牺牲层的示意图。

[0077] 图13是根据一示例性实施例示出的半导体结构的制作方法中形成初始介电层和第二初始电极层的示意图。

[0078] 图14是根据一示例性实施例示出的半导体结构的制作方法中形成初始缓冲层的示意图。

[0079] 图15是根据一示例性实施例示出的半导体结构的制作方法中形成第三光刻胶层的示意图。

[0080] 图16是根据一示例性实施例示出的半导体结构的制作方法中形成电容结构的示意图。

[0081] 图17是根据一示例性实施例示出的半导体结构的制作方法中形成第二介质层的示意图。

[0082] 图18是根据一示例性实施例示出的半导体结构的制作方法中形成接触插塞的示意图。

[0083] 附图标记：

[0084] 10、基底；20、接触结构；30、叠层结构；31、第一支撑层；32、第一牺牲层；33、第二支撑层；34、第二牺牲层；35、第三支撑层；40、隔离结构；41、多晶硅层；42、第三介质层；43、旋涂碳层；44、反射层；45、第一光刻胶层；46、开口；50、电容结构；51、第一电极层；52、介电层；53、第二电极结构；60、隔离孔；70、电容孔；80、第一凹槽；90、第一介质层；100、介电抗反射涂层；110、第二光刻胶层；120、第一开口；130、第二凹槽；140、第三光刻胶层；150、第二介质层；160、接触开口；170、接触插塞；10A、第一区域；10B、第二区域；30a、支撑结构；501、延伸部；511、第一初始电极层；521、初始介电层；531、第二电极层；532、缓冲层；5311、第二初始电极层；5321、初始缓冲层。

具体实施方式

[0085] 为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

[0086] 动态随机存取存储器（DRAM，Dynamic Random Access Memory）是计算机中常用的半导体存储器件，具有体积小、集成度高、功耗低的优点。动态随机存取存储器(DRAM)由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，随着半导体行业的不断发展，对半导体结构中的电容器的性能要求越来越高，比如，如何在有限的面积内形成电容值更大的电容器。

[0087] 然而，随着电容器的电容值的增加，需要更多的支撑层才能保证电容器的稳定，比如三层支撑层。但更多层的支撑层使得在电容器的阵列区边缘形成特定的凹型结构，其中，该凹型结构的一侧可以用于形成接触插塞，该凹型结构的另一侧可以用于形成电容结构。当在形成接触插塞的区域沉积填充材料时，或者，在对填充材料进行处理（比如化学机械研磨）时，可能在填充材料内形成裂缝，裂缝可能会导致相邻的接触插塞之间发生短路，或者，接触插塞与阵列区边界之间发生短路，降低了半导体结构的电性和良率。

[0088] 为了解决上述技术问题之一，本公开提供了一种半导体结构的制作方法及半导体结构，在支撑结构内形成隔离结构，通过隔离结构界定了第一区域和第二区域，使得第二区域获得平整的边界，可以提高第一区域内的填充材料（比如第二介质层和接触插塞等）填充过程中的致密性，防止在填充材料形成时，或者，对填充材料进行处理（比如化学机械研磨等）时填充材料内部形成缝隙，有效避免了第一区域内发生短路的问题，从而提高了半导体结构的电性和良率。

[0089] 根据一个示例性的实施例，本实施例提供了一种半导体结构的制作方法，下面结合图1至图18对半导体结构的制作方法进行介绍。

[0090] 本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存取存储器（DRAM）中核心区的晶体管为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

[0091] 如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：

[0092] 步骤S100：提供基底，基底的表面形成有间隔设置的接触结构。

[0093] 步骤S200：于基底上形成交替层叠的支撑层及牺牲层的叠层结构，叠层结构覆盖接触结构。

[0094] 步骤S300：于叠层结构内形成隔离结构，隔离结构沿垂直于基底的方向贯穿牺牲层和部分支撑层，并通过剩余部分支撑层与基底连接，以将基底分为第一区域和第二区域。

[0095] 步骤S400：于第二区域内形成电容结构，电容结构与第二区域内的接触结构对应连接。

[0096] 如图2所示，在步骤S100中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。在本实施例中基底10采用硅材料，而本实施例采用硅材料作为基底10是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。

[0097] 参照图2所示，基底10表面形成有间隔设置的接触结构20。

[0098] 其中，接触结构20可以设置在基底10内的有源区的源漏区和栅极结构中的至少一个上，作为电极引出结构，以便于向有源区施加工作电压、引出工作电流。比如，当接触结构20设置在源极区上，该接触结构20作为电容接触结构与电容结构连接；又比如，当接触结构
20设置在漏极区上，该接触结构20作为位线接触结构与位线连接；再比如，当接触结构20设置在栅极结构上，该接触结构20用于连接栅极结构和芯片的焊盘等结构连接，方便外部给芯片施加电压。其中，接触结构20的材料可以包括但不限于多晶硅、氮化钛或钨。

[0099] 在步骤S200中，参照图2所示，叠层结构30可以包括多层支撑层和多层牺牲层，比如，支撑层为三层，牺牲层为两层。支撑层和牺牲层交替设置，且第一层支撑层设置在基底10的顶面上。

[0100] 如图4和图18所示，在步骤S300中，隔离结构40将基底10分为第一区域10A和第二区域10B，其中，第一区域10A可以用于形成接触插塞170等，第二区域10B可以用于形成阵列排布的电容结构50等。在本实施例中，隔离结构40朝向第一区域10A的一侧定义为阵列区边界。

[0101] 在步骤S400中，参照图16所示，在第二区域10B内形成的电容结构50可以包括第一电极层51、介电层52、第二电极层531和缓冲层532。其中，第一电极层51与接触结构20连接，作为电容结构50的下电极。介电层52包覆在第一电极层51的表面，第二电极层531包覆在介电层52的表面，缓冲层532设置在第二电极层531的表面，缓冲层532用于降低电容结构50形成过程中的应力，并与第二电极层531共同构成电容结构50的上电极。

[0102] 如图17所示，沿朝向第一区域10A的方向，电容结构50具有延伸部501，该延伸部501延伸至第一区域10A内并覆盖隔离结构40的顶部和侧壁。

[0103] 本实施例中，在叠层结构中形成与基底连接的隔离结构，并利用隔离结构将基底分为第一区域和第二区域，其中，第一区域用于形成与接触结构连接的接触插塞，第二区域用于形成与接触结构连接的电容结构，由于隔离结构沿垂直于基底方向设置，使得第二区域获得平整的边界，从而提高后续在第一区域内形成半导体结构层（比如介质层和接触插塞等）的填充材料的密度的均匀性，防止在填充材料沉积过程中，或在对填充材料进行处理（比如化学机械研磨）时，在填充材料内形成缝隙，有效避免了第一区域内半导体结构之间（比如相邻的接触插塞、或者接触插塞与阵列区边界）发生短路的问题，从而提高了半导体结构的电性和良率。

[0104] 根据一个示例性实施例，本实施例是对上文中步骤S200的进一步说明。

[0105] 如图2所示，本实施例中，叠层结构30的形成可以采用以下方法：

[0106] 沿自基底10的底面至基底10的顶面的方向，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，在基底10的顶面上，依次沉积形成第一支撑层31、第一牺牲层32、第二支撑层33、第二牺牲层34和第三支撑层35。第一支撑层31覆盖设置在基底10表面的多个分立设置的接触结构20。

[0107] 本实施例中，支撑层的层数为间隔设置的三层。通过设置由下至上依次间隔排布的三层支撑层，可以为后续形成的电容结构提供稳定而均衡的支撑结构，保证电容结构的稳定性。其中，第一支撑层31、第二支撑层33和第三支撑层35中各个支撑层的材料可以相同也可以不相同。其中，第一支撑层31、第二支撑层33和第三支撑层35的材料可以包括但不限于氮化硅或碳氮化硅。

[0108] 在一个示例中，第一支撑层31、第二支撑层33和第三支撑层35的厚度可以相同，从而在形成各个支撑层过程中，采用同一沉积工艺参数即可，降低了叠层结构30的制程工艺难度，节省工艺成本。

[0109] 在另一个示例中，第三支撑层35、第二支撑层33的厚度均大于第一支撑层31的厚度。从而保证电容结构的顶部和中部位置的支撑稳定性，保证电容结构的顶部和中部位置不会因沉积的支撑层材料应力而倒塌，防止出现因桥接而导致的半导体结构短路的问题。

[0110] 牺牲层的层数为间隔设置的两层，第一牺牲层32和第二牺牲层34中两层牺牲层的材料可以相同也可以不相同。第一牺牲层32和第二牺牲层34的材料可以包括但不限于氧化物或多晶硅。其中，第一牺牲层32和第二牺牲层34在后续制程工艺中会被去除，以便于形成电容结构。

[0111] 根据一个示例性实施例，本实施例是对上文中步骤S300的进一步说明。

[0112] 如图3和图4所示，待叠层结构30形成之后，在叠层结构30上形成隔离结构40，该隔离结构40沿垂直于基底10的方向依次贯穿第三支撑层35、第二牺牲层34、第二支撑层33、第一牺牲层32，并通过第一支撑层31与基底10连接，即隔离结构40与第一支撑层31，第一支撑层31与基地10连接。在一个示例中，以图4中所示方位为准，隔离结构40的底部伸入至第一支撑层31中。

[0113] 其中，隔离结构40的形成可以采用以下方法：

[0114] 参照图2所示，利用沉积工艺于第三支撑层35上依次形成层叠设置的多晶硅层41、第三介质层42、旋涂碳层43、反射层44和第一光刻胶层45。

[0115] 图形化第一光刻胶层45，以在第一光刻胶层45上形成开口46。

[0116] 而后，以形成有开口46后的图案化的第一光刻胶层45为掩膜，沿垂直于基底10的方向由上至下，依次刻蚀第一光刻胶层45、反射层44、旋涂碳层43、第三介质层42、多晶硅层41、第三支撑层35、第二牺牲层34、第二支撑层33、第一牺牲层32，以形成贯穿上述各个结构的隔离孔60。待隔离孔60形成之后，去除第一光刻胶层45、反射层44、旋涂碳层43、第三介质层42和多晶硅层41，形成图3中示出的结构。

[0117] 然后，参照图4所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，于隔离孔60内填充隔离材料，以形成隔离结构40。其中，隔离结构40的底面通过第一支撑层31与基底10连接，并且隔离结构40的顶面与第三支撑层35的顶面平齐，隔离材料可以包括但不限于氮化硅。

[0118] 本实施例中，通过图形转移工艺，提升了隔离孔形成位置的准确性，同时，提高隔离孔的形成精度。并且，该隔离结构的形成方法简单且便于控制，且并不会增加半导体结构制程工艺的难度，利用隔离结构使得第二区域获得平整的边界，可以提高第一区域内的填充材料（比如第二介质层和接触插塞等）填充过程中的致密性，防止在填充材料形成时，或者，对填充材料进行处理（比如化学机械研磨等）时填充材料内部形成缝隙，从而有效避免了第一区域内发生短路的问题，提高了半导体结构的电性和良率。

[0119] 根据一个示例性实施例，本实施例是对上文中步骤S400的进一步说明。

[0120] 如图5至图17所示，隔离结构40形成之后，隔离结构40将基底10分为第一区域10A和第二区域10B，第一区域10A可以用于形成接触插塞等结构，第二区域10B可以用于形成电容结构50等。

[0121] 其中，电容结构50的形成可以采用以下方法：

[0122] 首先，参照图5所示，刻蚀位于第二区域10B中的叠层结构30，在第二区域10B中形成间隔设置的多个电容孔70，电容孔70的底部暴露出接触结构20的顶面，多个电容孔70与第二区域10B内的多个接触结构20一一对应设置。

[0123] 而后，参照图5和图12所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，于电容孔70的侧壁上形成第一电极层51，其中，第一电极层51可以是电容器中的下电极。第一电极层51的材料可以包括但不限于钨、多晶硅或氮化钛等。第一电极层51形成之后，电容孔70内壁上的第一电极层51形成第一凹槽80。

[0124] 然后，参照图12和图16所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，于第一凹槽80的内壁形成介电层52。其中，介电层52的一端延伸至第一凹槽80外，并覆盖隔离结构40的顶面和侧壁。

[0125] 继续参照图16所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，形成包覆介电层52外表面的第二电极结构53。第二电极结构53的一端延伸并覆盖位于隔离结构40顶面和侧壁上的介电层52的顶面上。在此，需要说明的是，在描述第二电极结构53相对介电层52的相对位置时，涉及到的内、外等方位以图12和图13中示出的方位为准，即介电层52的靠近第一凹槽80的一侧为介电层52的外表面，介电层52的远离第一凹槽80的一侧为介电层52的内表面。

[0126] 其中，如图17所示，位于隔离结构40的顶面、以及隔离结构40朝向第一区域10A方向的侧壁上的介电层52和第二电极结构53形成延伸部501。

[0127] 本实施例中，第一电极层、介电层和第二电极结构形成电容结构，其中，介电层可以使用高K材料制备而成，有效提高了第一电极层和第二电极结构之间的绝缘效果，防止第一电极层和第二电极结构之间发生漏电，提高了半导体结构的性能。

[0128] 根据一个示例性实施例，本实施例是第一电极层51的形成过程的进一步说明。

[0129] 如图6至图13所示，第一电极层51的形成过程如下：

[0130] 参照图5和图6所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，于电容孔70的内部形成第一初始电极层511。第一初始电极层511延伸至电容孔70外，并覆盖第一区域10A的叠层结构30的顶面和隔离结构40的顶面，其中，第一初始电极层511还覆盖位于第二区域10B的叠层结构30的顶面。

[0131] 于同一刻蚀步骤中，去除相邻电容孔70之间，且位于第三支撑层35顶面的部分第一初始电极层511，以及去除位于第一区域10A的叠层结构30顶面的部分第一初始电极层511，得到如图9所示的结构。

[0132] 而后，参照图11所示，继续利用刻蚀处理工艺，去除位于隔离结构40的顶面的第一初始电极层511，被保留下来的第一初始电极层511形成第一电极层51。

[0133] 本实施例中，利用两次刻蚀处理工艺，分别去除部分第一初始电极层，被保留下来的第一初始电极层形成第一电极层，提高了第一电极层的形成精度，以保证半导体结构的性能。

[0134] 其中，于同一刻蚀步骤中，去除部分第一初始电极层511可以采用以下方法：

[0135] 参照图7所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，于第一初始电极层511上形成层叠设置的第一介质层90和介电抗反射涂层100。

[0136] 而后，在介电抗反射涂层100顶面上沉积第二光刻胶层110。

[0137] 参照图8所示，图形化第二光刻胶层110和介电抗反射涂层100，以在介电抗反射涂层100上形成第一开口120。第一开口120与相邻的电容孔70之间的叠层结构30对应。

[0138] 参照图9所示，以图形化后的介电抗反射涂层100为掩膜，沿垂直于基底10的方向，依据第一开口120通过刻蚀处理工艺去除部分第一介质层90、第一区域10A和第二区域10B和内的第一初始电极层511。继续以图形化后的介电抗反射涂层100为掩膜，刻蚀去除第一区域10A和第二区域10B内的部分第三支撑层35，以暴露部分第二牺牲层34的顶面。

[0139] 本实施例中，通过层叠设置的第一介质层和介电抗反射涂层，可以提高在介电抗反射涂层上形成第一开口的准确度，从而精准去除部分第一初始电极层，为后续第二次刻蚀去除部分第一初始电极层做准备，以有效保证后续形成的第一电极层的质量。

[0140] 继续去除位于隔离结构40的顶部的第一初始电极层511，该部分第一初始电极层511的去除过程可以采用以下方法：

[0141] 如图10所示，去除第二牺牲层34，其中，第二牺牲层34的去除工艺可以包括干法刻蚀或湿法刻蚀。

[0142] 参照图10和图11所示，利用刻蚀处理工艺，去除剩余的第一介质层90，以及去除位于隔离结构40的顶面的第一初始电极层511，同时，还要去除剩余部分第三支撑层35顶面的第一初始电极层511。

[0143] 参照图11所示，待隔离结构40顶面的第一初始电极层511，以及剩余部分的第三支撑层35的顶面的第一初始电极层511被去除之后，利用刻蚀处理工艺去除位于第一区域10A中的第二支撑层33，以及位于第二区域10B内的部分第二支撑层33。

[0144] 参照图12所示，通过刻蚀处理工艺或酸洗工艺去除第一牺牲层32。其中，该步骤中采用统一去除方式，去除掉第一区域10A和第二区域10B内的全部第一牺牲层32。被保留下来的第一初始电极层511形成第一电极层51，以便于后续形成电容结构50中的介电层52和第二电极结构53。

[0145] 根据一个示例性实施例，本实施例是介电层52的形成过程的进一步说明。

[0146] 如图12和图13所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，于第一凹槽80的内壁上形成初始介电层521，该初始介电层521延伸至第一凹槽80外，并覆盖第一区域10A内的第一支撑层31，以及隔离结构40的顶面和侧壁。

[0147] 该步骤中形成的初始介电层521在后续形成第二介电结构53之后，会去除第一区域10A上的部分初始介电层521，被保留下来的初始介电层521形成介电层52。

[0148] 其中，初始介电层521的材料可以包括但不限于高K材料。其中，高K材料例如可以为氧化锆（ZrOx）、氧化铪（HfOx）、氧化钛锆（ZrTiOx）、氧化钌（RuOx）、氧化铝（AlOx）中的一种或其组合，也就是说，介电层的材质可以为上述材料的一种，也可以是上述材料的混合物。初始介电层521的材料为高K材料，有利于提高后续单位面积电容结构的电容值，增加后续形成的电容结构50的存储量，提高半导体结构的性能。

[0149] 根据一个示例性实施例，本实施例是第二电极结构53的形成过程的进一步说明。

[0150] 如图13所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，于初始介电层521的外表面沉积形成第二初始电极层5311，第二区域10B内的第二初始电极层5311形成第二凹槽130，第二初始电极层5311的材料可以包括但不限于多晶硅、钨或氮化钛。在此，需要说明的是，在描述第二电极结构53相对介电层52的相对位置时，涉及到的内、外等方位以图12和图13中示出的方位为准，即介电层52的靠近第一凹槽80的一侧为介电层52的外表面，介电层52的远离第一凹槽80的一侧为介电层52的内表面。

[0151] 而后，参照图14所示，继续利用沉积工艺在第二凹槽130内形成初始缓冲层5321。初始缓冲层5321填充满第二凹槽130，并覆盖位于第一区域10A内的第二初始电极层5311，其中，初始缓冲层5321的材料可以包括但不限于多晶硅等。

[0152] 参照图15所示，于初始缓冲层5321的顶面上形成第三光刻胶层140，第三光刻胶层140覆盖位于第二区域10B的初始缓冲层5321，以及位于第一区域10A的部分初始缓冲层
5321。

[0153] 参照图15和图16所示，沿垂直于基底10的方向，利用刻蚀处理工艺去除位于第一区域10A内的部分初始介电层521、部分第二初始电极层5311和部分初始缓冲层5321。被保留下来的初始介电层521、第二初始电极层5311、初始缓冲层5321分别形成介电层52，第二电极层531以及缓冲层532，第二电极层531和缓冲层532共同构成第二电极结构53。

[0154] 最后，去除第三光刻胶层140。

[0155] 本实施例中，第二电极层和缓冲层共同构成第二电极结构，缓冲层包覆于第二电极层的外表面，从而利用缓冲层减少电容结构在形成过程中的应力，提高电容结构的稳定性。

[0156] 根据一个示例性实施例，如图17和图18所示，本实施例包括上述实施例中的方法，在此不再赘述。与上述实施例的不同在于，本实施例中，待电容结构50形成之后，本实施例的半导体结构的制作方法还可以包括以下步骤：

[0157] 参照图17所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，在第一区域10A的第一支撑层31上形成第二介质层150，第二介质层150延伸至第二区域10B内，并覆盖第二电极结构53的缓冲层532。

[0158] 参照图18所示，利用刻蚀处理工艺在第一区域10A内形成间隔设置的接触开口160。多个接触开口160与第一区域10A中的多个接触结构20对应设置，并暴露接触结构20的顶面。

[0159] 而后，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺中的一种或多种，在接触开口160内形成接触插塞170。

[0160] 本实施例中，隔离结构用于界定第二区域的边缘，使得第二区域获得平整的边界，可以提高第一区域内的填充材料（比如第二介质层和接触插塞等）填充过程中的致密性，防止在填充材料形成时，或者，对填充材料进行处理（比如化学机械研磨等）时填充材料内部形成缝隙，有效避免了第一区域内半导体结构之间（比如相邻的接触插塞、或者接触插塞与阵列区边界）发生短路的问题，从而提高了半导体结构的电性和良率。

[0161] 如图18所示，本公开一示例性的实施例提供了一种半导体结构。该半导体结构包括基底10、支撑结构30a、隔离结构40和电容结构50。

[0162] 其中，在基底10的表面设有间隔设置的接触结构20。

[0163] 支撑结构30a设置于基底10上，该支撑结构30a包括多层间隔设置的支撑层。

[0164] 隔离结构40沿垂于基底10的方向设置，并通过部分支撑层与基底10连接，并且隔离结构40将基底10分为第一区域10A和第二区域10B。第一区域10A可以用于形成接触插塞170等器件结构，第二区域10B可以用于形成阵列排布的电容结构50等器件结构。

[0165] 电容结构50间隔设置于第二区域10B内的支撑结构30a中，并与第二区域10B内的多个接触结构20对应连接。

[0166] 本实施例中，利用隔离结构将基底分为第一区域和第二区域，隔离结构沿垂直于基底的方向设置，使得第二区域获得平整的边界，有效避免了第一区域内半导体结构之间（比如相邻的接触插塞、或者接触插塞与阵列区边界）发生短路的问题，从而提高了半导体结构的电性和良率。

[0167] 在一些实施例中，如图18所示，电容结构50包括第一电极层51、介电层52和第二电极结构53，其中，第一电极层51与接触结构20连接，第一电极层51的侧壁与支撑结构30a连接，支撑结构30a中的第一支撑层31、第二支撑层33和第三支撑层35可以为第一电极层51提供支撑。介电层52覆盖第一电极层51及支撑结构30a裸露表面，并延伸至第一区域10A，覆盖隔离结构40的顶面和侧壁，示例性的，介电层52覆盖第二支撑层33和第三支撑层35裸露的顶面和底面，且介电层52还覆盖隔离结构40顶面及朝向第一区域10A一侧的侧壁，及覆盖隔离结构40朝向第二区域10B一侧的侧壁上的第一电极层51。第二电极结构53覆盖介电层52。

[0168] 在一些实施例中，如图18所示，支撑结构30a包括由下至上依次间隔设置的第一支撑层31、第二支撑层33和第三支撑层35。其中，第一支撑层31位于基底10上表面，且与部分第一电极层51的侧壁连接，第二支撑层33和第三支撑层35平行于第一支撑层31设置，且与部分第一电极层51的侧壁连接，用于保证电容结构的稳定性，进而有利于提高电容结构50的深宽比，进而提高电容结构50的存储量。隔离结构40的底部通过第一支撑层31与基底10连接。

[0169] 在一些实施例中，如图18所示，第二电极结构53包括第二电极层531和缓冲层532，第二电极层531覆盖介电层52，缓冲层532覆盖第二电极层531，用于降低电容结构50在形成过程中的应力，提高半导体结构的稳定性。

[0170] 本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

[0171] 在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。

[0172] 在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

[0173] 在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

[0174] 可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。

[0175] 在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。

[0176] 最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。