半导体结构及半导体结构的制作方法

摘要

本公开提供了一种半导体结构及半导体结构的制作方法，涉及半导体技术领域，半导体结构包括基底，基底包括存储阵列区和设置于存储阵列区周围的周边电路区；多条埋入式位线设置于基底的存储阵列区；至少一条埋入式栅极设置于基底的周边电路区。在本公开中，由于设置在基底的存储阵列区中的多条位线为埋入式位线，位线整体位于基底中，基底对位线进行支撑，能够有效避免位线倾倒。同时，基底的周边电路区中设置埋入式栅极，由于栅极采用埋入式方式设置在基底中，栅极的沟道长度包括栅极与基底接触的底面的长度和两侧壁的长度之和，增加了栅极的沟道长度，进而提升了栅极对沟道的控制能力。

权利要求

1.一种半导体结构，其特征在于，所述半导体结构包括：

基底，所述基底包括存储阵列区和设置于所述存储阵列区周围的周边电路区；

多条埋入式位线，所述多条埋入式位线设置于所述基底的所述存储阵列区；

至少一条埋入式栅极，所述至少一条埋入式栅极设置于所述基底的所述周边电路区；

其中，所述埋入式位线和所述埋入式栅极设置于所述基底中。

2.根据权利要求1所述的半导体结构，其特征在于，所述多条埋入式位线的底面与所述至少一条埋入式栅极的底面平齐。

3.根据权利要求1所述的半导体结构，其特征在于，所述存储阵列区包括阵列排布的多个第一有源区，每个第一有源区沿第一方向延伸，所述多个第一有源区之间通过隔离结构隔开；

所述埋入式位线包括依次设置的位线接触结构和位线导电层；所述位线接触结构与所述第一有源区连接；所述位线导电层和所述位线接触结构连接；

所述位线导电层沿第二方向在所述存储阵列区中延伸且贯穿一列第一有源区，所述第二方向和所述第一方向非垂直相交。

4.根据权利要求3所述的半导体结构，其特征在于，所述埋入式位线包括位线导电层和与所述位线导电层连接的多个位线接触结构，所述多个位线接触结构阵列状排布且分别设置在所述第一有源区上；

所述位线导电层覆盖多个所述位线接触结构的顶面。

5.根据权利要求3所述的半导体结构，其特征在于，每条埋入式位线包括依次堆叠的位线接触结构和位线导电层，所述位线接触结构沿所述第二方向延伸。

6.根据权利要求3所述的半导体结构，其特征在于，所述周边电路区包括第二有源区，所述至少一条埋入式栅极贯穿所述第二有源区；

所述埋入式栅极包括依次设置的高K介质层、栅接触层以及金属栅层。

7.根据权利要求6所述的半导体结构，其特征在于，所述基底的所述第二有源区形成有栅极沟槽，所述高K介质层覆盖所述栅极沟槽的侧壁和底面，所述栅接触层覆盖所述高K介质层的侧壁和底面，所述金属栅层覆盖所述栅接触层的侧壁和底面且所述金属栅层的上表面和所述基底的顶面平齐。

8.根据权利要求6所述的半导体结构，其特征在于，所述埋入式位线的所述位线接触结构和所述埋入式栅极的所述栅接触层由相同接触材料层形成，所述埋入式位线的所述位线导电层和所述埋入式栅极的所述金属栅层由相同金属材料层形成。

9.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：多条埋入式字线，所述多条埋入式字线设置在所述存储阵列区中，每条埋入式字线沿第三方向延伸，所述多条埋入式字线位于所述多条埋入式位线的下方，所述多条埋入式字线的顶面低于所述多条埋入式位线的底面，所述多条埋入式字线和所述多条埋入式位线之间设置有间隔结构；

所述第三方向和所述第一方向非垂直相交，所述第三方向和所述第二方向垂直相交。

10.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括以下步骤：提供基底，所述基底包括存储阵列区和周边电路区，所述周边电路区位于所述存储阵列区的周围；

于所述存储阵列区中形成多条埋入式位线，同时于所述周边电路区中形成至少一条埋入式栅极；

其中，所述埋入式位线和所述埋入式栅极设置于所述基底中。

11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述存储阵列区包括阵列排布的多个第一有源区，每个第一有源区沿第一方向延伸，所述多个第一有源区之间通过隔离结构隔开；所述周边电路区包括第二有源区；于所述存储阵列区中形成多条埋入式位线，同时于所述周边电路区中形成至少一条埋入式栅极，包括：于所述存储阵列区形成多个第一沟槽，所述多个第一沟槽对应排布在所述多个第一有源区中，同时于所述周边电路区形成至少一条栅极沟槽，所述至少一条栅极沟槽贯穿所述第二有源区，所述多个第一沟槽和所述至少一条栅极沟槽的底面平齐；

于所述存储阵列区形成多条第二沟槽，每条第二沟槽沿第二方向延伸，所述每条第二沟槽贯穿一列第一有源区并连通形成于所述一列第一有源区中的第一沟槽，所述第二沟槽的底面高于所述第一沟槽的底面，所述第二方向和所述第一方向非垂直相交；

每条所述第二沟槽和与其连通的所述第一沟槽共同形成位线沟槽，所述埋入式位线形成于所述位线沟槽中。

12.根据权利要求11所述的半导体结构的制作方法，其特征在于，于所述周边电路区形成至少一条栅极沟槽之后，所述半导体结构的制作方法包括：形成高K介质层，所述高K介质层覆盖所述栅极沟槽暴露出的所述第二有源区；

于所述第一沟槽的底部形成位线接触结构，同时于所述栅极沟槽中形成栅接触层，所述栅接触层覆盖所述高K介质层；

沉积金属材料，部分金属材料填充所述第一沟槽和所述第二沟槽未被填充的区域形成位线导电层，部分金属材料填充所述栅极沟槽未被填充的区域形成金属栅层；

所述位线导电层的顶面和所述金属栅层的顶面平齐，且所述位线导电层的顶面和所述金属栅层的顶面均与所述基底的顶面平齐或位于所述基底的顶面以下。

13.根据权利要求12所述的半导体结构的制作方法，其特征在于，于所述第一沟槽的底部形成位线接触结构，同时于所述栅极沟槽中形成栅接触层，包括：形成接触材料层，所述接触材料层填充所述多个第一沟槽并覆盖所述栅极沟槽的所述高K介质层；

去除部分所述接触材料层，所述第一沟槽中保留的所述接触材料层形成所述位线接触结构，所述栅极沟槽中保留的所述接触材料层形成所述栅接触层。

14.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述存储阵列区包括阵列排布的多个第一有源区，每个第一有源区沿第一方向延伸，所述多个第一有源区之间通过隔离结构隔开；所述周边电路区包括第二有源区；于所述存储阵列区中形成多条埋入式位线，同时于所述周边电路区中形成至少一条埋入式栅极，包括：于所述存储阵列区形成多条位线沟槽，同时于所述周边电路区形成至少一条栅极沟槽；

每条位线沟槽沿第二方向在所述存储阵列区中延伸且贯穿一列第一有源区，所述第二方向和所述第一方向非垂直相交，所述至少一条栅极沟槽贯穿所述第二有源区，所述多条位线沟槽和所述至少一条栅极沟槽的底面平齐。

15.根据权利要求14所述的半导体结构的制作方法，其特征在于，于所述周边电路区形成至少一条栅极沟槽之后，所述半导体结构的制作方法还包括：形成高K介质层，所述高K介质层覆盖所述栅极沟槽暴露出的所述第二有源区；

于所述位线沟槽的底部形成位线接触结构，所述位线接触结构沿所述第二方向延伸，同时于所述栅极沟槽中形成栅接触层，所述栅接触层覆盖所述高K介质层；

于所述位线沟槽中形成位线导电层，所述位线导电层填充所述位线沟槽未被填充的区域，所述位线导电层沿所述第二方向延伸且覆盖所述位线沟槽中的所述位线接触结构，同时于所述栅极沟槽中形成金属栅层，所述金属栅层填充所述栅极沟槽未被填充的区域，所述金属栅层覆盖所述栅接触层；

所述位线导电层的顶面和所述金属栅层的顶面平齐。

16.根据权利要求11或14所述的半导体结构的制作方法，其特征在于，于所述存储阵列区中形成多条埋入式位线之前，所述半导体结构的制作方法还包括：形成多条埋入式字线，所述多条埋入式字线沿第三方向在所述存储阵列区中延伸，所述多条埋入式字线形成于所述多条埋入式位线的下方，所述多条埋入式字线的顶面低于所述多条埋入式位线的底面，所述多条埋入式字线和所述多条埋入式位线之间形成有间隔结构；

所述第三方向和所述第一方向非垂直相交，所述第三方向和所述第二方向垂直。

说明书

半导体结构及半导体结构的制作方法

技术领域

[0001] 本公开涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。

背景技术

[0002] 目前，半导体结构的存储阵列区和周边电路区分属不同制程，半导体结构的工艺繁复、制程耗时长。而且，随着半导体结构集成度提高，半导体器件的特征尺寸不断微缩，半导体结构的存储阵列区和周边电路区的工艺制程均面临更大的挑战。

发明内容

[0003] 以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

[0004] 本公开提供了一种半导体结构及半导体结构的制作方法。

[0005] 本公开的第一方面提供了一种半导体结构，所述半导体结构包括：

[0006] 基底，所述基底包括存储阵列区和设置于所述存储阵列区周围的周边电路区；

[0007] 多条埋入式位线，所述多条埋入式位线设置于所述基底的所述存储阵列区；

[0008] 至少一条埋入式栅极，所述至少一条埋入式栅极设置于所述基底的所述周边电路区。

[0009] 根据本公开的一些实施例，所述多条埋入式位线的底面与所述至少一条埋入式栅极的底面平齐。

[0010] 根据本公开的一些实施例，所述存储阵列区包括阵列排布的多个第一有源区，每个第一有源区沿第一方向延伸，所述多个第一有源区之间通过隔离结构隔开；

[0011] 所述埋入式位线包括依次设置的位线接触结构和位线导电层；所述位线接触结构与所述第一有源区连接；所述位线导电层和所述位线接触结构连接；

[0012] 所述位线导电层沿第二方向在所述存储阵列区中延伸且贯穿一列第一有源区，所述第二方向和所述第一方向非垂直相交。

[0013] 根据本公开的一些实施例，所述埋入式位线包括位线导电层和与所述位线导电层连接的多个位线接触结构，所述多个位线接触结构阵列状排布且分别设置在所述第一有源区上；

[0014] 所述位线导电层覆盖多个所述位线接触结构的顶面。

[0015] 根据本公开的一些实施例，每条埋入式位线包括依次堆叠的位线接触结构和位线导电层，所述位线接触结构沿所述第二方向延伸。

[0016] 根据本公开的一些实施例，所述周边电路区包括第二有源区，所述至少一条埋入式栅极贯穿所述第二有源区；

[0017] 所述埋入式栅极包括依次设置的高K介质层、栅接触层以及金属栅层。

[0018] 根据本公开的一些实施例，所述基底的所述第二有源区形成有栅极沟槽，所述高K介质层覆盖所述栅极沟槽的侧壁和底面，所述栅接触层覆盖所述高K介质层的侧壁和底面，所述金属栅层覆盖所述栅接触层的侧壁和底面且所述金属栅层的上表面和所述基底的顶面平齐。

[0019] 根据本公开的一些实施例，所述埋入式位线的所述位线接触结构和所述埋入式栅极的所述栅接触层由相同接触材料层形成，所述埋入式位线的所述位线导电层和所述埋入式栅极的所述金属栅层由相同金属材料层形成。

[0020] 根据本公开的一些实施例，所述半导体结构还包括：

[0021] 多条埋入式字线，所述多条埋入式字线设置在所述存储阵列区中，每条埋入式字线沿第三方向延伸，所述多条埋入式字线位于所述多条埋入式位线的下方，所述多条埋入式字线的顶面低于所述多条埋入式位线的底面，所述多条埋入式字线和所述多条埋入式位线之间设置有间隔结构；

[0022] 所述第三方向和所述第一方向非垂直相交，所述第三方向和所述第二方向垂直相交。

[0023] 本公开的第二方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括以下步骤：

[0024] 提供基底，所述基底包括存储阵列区和周边电路区，所述周边电路区位于所述存储阵列区的周围；

[0025] 于所述存储阵列区中形成多条埋入式位线，同时于所述周边电路区中形成至少一条埋入式栅极。

[0026] 根据本公开的一些实施例，所述存储阵列区包括阵列排布的多个第一有源区，每个第一有源区沿第一方向延伸，所述多个第一有源区之间通过隔离结构隔开；所述周边电路区包括第二有源区；于所述存储阵列区中形成多条埋入式位线，同时于所述周边电路区中形成至少一条埋入式栅极，包括：

[0027] 于所述存储阵列区形成多个第一沟槽，所述多个第一沟槽对应排布在所述多个第一有源区中，同时于所述周边电路区形成至少一条栅极沟槽，所述至少一条栅极沟槽贯穿所述第二有源区，所述多个第一沟槽和所述至少一条栅极沟槽的底面平齐；

[0028] 于所述存储阵列区形成多条第二沟槽，每条第二沟槽沿第二方向延伸，所述每条第二沟槽贯穿一列第一有源区并连通形成于所述一列第一有源区中的第一沟槽，所述第二沟槽的底面高于所述第一沟槽的底面，所述第二方向和所述第一方向非垂直相交。

[0029] 根据本公开的一些实施例，于所述周边电路区形成至少一条栅极沟槽之后，所述半导体结构的制作方法包括：

[0030] 形成高K介质层，所述高K介质层覆盖所述栅极沟槽暴露出的所述第二有源区；

[0031] 于所述第一沟槽的底部形成位线接触结构，同时于所述栅极沟槽中形成栅接触层，所述栅接触层覆盖所述高K介质层；

[0032] 沉积金属材料，部分金属材料填充所述第一沟槽和所述第二沟槽未被填充的区域形成位线导电层，部分金属材料填充所述栅极沟槽未被填充的区域形成金属栅层；

[0033] 所述位线导电层的顶面和所述金属栅层的顶面平齐，且所述位线导电层的顶面和所述金属栅层的顶面均与所述基底的顶面平齐或位于所述基底的顶面以下。

[0034] 根据本公开的一些实施例，于所述第一沟槽的底部形成位线接触结构，同时于所述栅极沟槽中形成栅接触层，包括：

[0035] 形成接触材料层，所述接触材料层填充所述多个第一沟槽并覆盖所述栅极沟槽的所述高K介质层；

[0036] 去除部分所述接触材料层，所述第一沟槽中保留的所述接触材料层形成所述位线接触结构，所述栅极沟槽中保留的所述接触材料层形成所述栅接触层。

[0037] 根据本公开的一些实施例，所述存储阵列区包括阵列排布的多个第一有源区，每个第一有源区沿第一方向延伸，所述多个第一有源区之间通过隔离结构隔开；所述周边电路区包括第二有源区；于所述存储阵列区中形成多条埋入式位线，同时于所述周边电路区中形成至少一条埋入式栅极，包括：

[0038] 于所述存储阵列区形成多条位线沟槽，同时于所述周边电路区形成至少一条栅极沟槽；

[0039] 每条位线沟槽沿第二方向在所述存储阵列区中延伸且贯穿一列第一有源区，所述第二方向和所述第一方向非垂直相交，所述至少一条栅极沟槽贯穿所述第二有源区，所述多条位线沟槽和所述至少一条栅极沟槽的底面平齐。

[0040] 根据本公开的一些实施例，于所述周边电路区形成至少一条栅极沟槽之后，所述半导体结构的制作方法还包括：

[0041] 形成高K介质层，所述高K介质层覆盖所述栅极沟槽暴露出的所述第二有源区；

[0042] 于所述位线沟槽的底部形成位线接触结构，所述位线接触结构沿所述第二方向延伸，同时于所述栅极沟槽中形成栅接触层，所述栅接触层覆盖所述高K介质层；

[0043] 于所述位线沟槽中形成位线导电层，所述位线导电层填充所述位线沟槽未被填充的区域，所述位线导电层沿所述第二方向延伸且覆盖所述位线沟槽中的所述位线接触结构，同时于所述栅极沟槽中形成金属栅层，所述金属栅层填充所述栅极沟槽未被填充的区域，所述金属栅层覆盖所述栅接触层；

[0044] 所述位线导电层的顶面和所述金属栅层的顶面平齐。

[0045] 根据本公开的一些实施例，于所述存储阵列区中形成多条埋入式位线之前，所述半导体结构的制作方法还包括：

[0046] 形成多条埋入式字线，所述多条埋入式字线沿第三方向在所述存储阵列区中延伸，所述多条埋入式字线形成于所述多条埋入式位线的下方，所述多条埋入式字线的顶面低于所述多条埋入式位线的底面，所述多条埋入式字线和所述多条埋入式位线之间形成有间隔结构；

[0047] 所述第三方向和所述第一方向非垂直相交，所述第三方向和所述第二方向垂直。

[0048] 本公开实施例所提供的半导体结构及半导体结构的制作方法中，由于设置在基底的存储阵列区中的多条位线为埋入式位线，位线整体位于基底中，基底对位线进行支撑，能够有效避免位线倾倒。同时，基底的周边电路区中设置埋入式栅极，由于栅极采用埋入式方式设置在基底中，栅极的沟道长度为栅极与基底接触的底面的长度和两侧壁的长度之和，增加了栅极的沟道长度，进而提升了栅极对沟道的控制能力。其次，通过同时形成埋入式位线和埋入式栅极，极大地提升了制程效率，缩短了制程时间。

[0049] 在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

[0050] 并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。

[0051] 图1是根据一示例性实施例示出的半导体结构的俯视图。

[0052] 图2是根据一示例性实施例示出的图1中A‑A面的截面图。

[0053] 图3是根据一示例性实施例示出的图1中B‑B面的截面图。

[0054] 图4是根据一示例性实施例示出的图1中A‑A面的截面图。

[0055] 图5是根据一示例性实施例示出的图1中B‑B面的截面图。

[0056] 图6是根据一示例性实施例示出的半导体结构的俯视图。

[0057] 图7是根据一示例性实施例示出的图6中C‑C面的截面图。

[0058] 图8是根据一示例性实施例示出的图6中C‑C面的截面图。

[0059] 图9是根据一示例性实施例示出的基底的俯视图。

[0060] 图10是根据一示例性实施例示出的图9中基底的A‑A面的截面图。

[0061] 图11是根据一示例性实施例示出的形成第一沟槽和栅极沟槽的俯视图。

[0062] 图12是根据一示例性实施例示出的形成第一沟槽和栅极沟槽的俯视图。

[0063] 图13是根据一示例性实施例示出的图12中形成第一沟槽和栅极沟槽的A‑A面的截面图。

[0064] 图14是根据一示例性实施例示出的图12中形成高K介质层的A‑A面的截面图。

[0065] 图15是根据一示例性实施例示出的图12中形成接触材料层的A‑A面的截面图。

[0066] 图16是根据一示例性实施例示出的去除基底顶面的接触材料层的俯视图。

[0067] 图17是根据一示例性实施例示出的图16中去除基底顶面的接触材料层的A‑A面的截面图。

[0068] 图18是根据一示例性实施例示出的图16中在栅极沟槽中填充牺牲材料的俯视图。

[0069] 图19是根据一示例性实施例示出的形成第二沟槽的俯视图。

[0070] 图20是根据一示例性实施例示出的图19中形成第二沟槽的A‑A面的截面图。

[0071] 图21是根据一示例性实施例示出的形成第二沟槽的俯视图。

[0072] 图22是根据一示例性实施例示出的图19中形成金属材料层的A‑A面的截面图。

[0073] 图23是根据一示例性实施例示出的形成初始沟槽和初始栅极沟槽的俯视图。

[0074] 图24是根据一示例性实施例示出的图23中形成初始沟槽和初始栅极沟槽的A‑A面的截面图。

[0075] 图25是根据一示例性实施例示出的形成位线沟槽和栅极沟槽的A‑A面的俯视图。

[0076] 图26是根据一示例性实施例示出的图25中形成位线沟槽和栅极沟槽的A‑A面的截面图。

[0077] 图27是根据一示例性实施例示出的图25中形成接触材料层的A‑A面的截面图。

[0078] 图28是根据一示例性实施例示出的图25中形成位线接触结构和栅接触层的A‑A面的截面图。

[0079] 图29是根据一示例性实施例示出的形成位线沟槽和栅极沟槽的俯视图。

[0080] 图30是根据一示例性实施例示出的图29中形成位线沟槽和栅极沟槽的A‑A面的截面图。

[0081] 图31是根据一示例性实施例示出的图29中形成高K介质层的A‑A面的截面图。

[0082] 图32是根据一示例性实施例示出的图29中形成接触材料层的A‑A面的截面图。

[0083] 图33是根据一示例性实施例示出的图29中形成位线接触结构和栅接触层的A‑A面的截面图。

[0084] 图34是根据一示例性实施例示出的半导体结构的制作方法的流程图。

[0085] 图35是根据一示例性实施例示出的同时形成多条埋入式位线和至少一条埋入式栅极的流程图。

[0086] 图36是根据一示例性实施例示出的同时形成多条埋入式位线和至少一条埋入式栅极的流程图。

[0087] 图37是根据一示例性实施例示出的同时形成多条埋入式位线和至少一条埋入式栅极的流程图。

[0088] 图38是根据一示例性实施例示出的半导体结构的制作方法的流程图。

[0089] 附图标记：

[0090] 100、基底；110、存储阵列区；111、第一有源区；112、隔离结构；120、周边电路区；121、第二有源区；113、隔离层；140、位线沟槽；1401、第一沟槽；1402、第二沟槽；1403、初始沟槽；150、栅极沟槽；1501、初始栅极沟槽；161、接触材料层；162、金属材料层；163、牺牲材料；200、埋入式位线；210、位线接触结构；220、位线导电层；230、位线绝缘层；300、埋入式栅极；310、高K介质层；320、栅接触层；330、金属栅层；340、栅极绝缘层；400、埋入式字线；500、间隔结构；

[0091] D1、第一方向；D2、第二方向；D3、第三方向；H1、第一深度；H2、第二深度。

具体实施方式

[0092] 为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

[0093] 本公开实施例所提供的半导体结构及半导体结构的制作方法中，由于设置在基底的存储阵列区中的多条位线为埋入式位线，位线整体位于基底中，基底对位线进行支撑，能够有效避免位线倾倒。同时，基底的周边电路区中设置埋入式栅极，由于栅极采用埋入式方式设置在基底中，栅极的沟道长度为栅极与基底接触的底面的长度和两侧壁的长度之和，增加了栅极的沟道长度，进而提升了栅极对沟道的控制能力。

[0094] 如图1‑图5所示，本公开提供了一种半导体结构，具体如图1、图2、图3或图1、图4、图5所示，半导体结构包括基底100、多条埋入式位线200以及至少一条埋入式栅极300。基底100包括存储阵列区110和设置于存储阵列区110周围的周边电路区120，多条埋入式位线
200设置于基底100的存储阵列区110，至少一条埋入式栅极300设置于基底100的周边电路区120。存储阵列区110用于存储数据，周边电路区120内用于形成具有其它功能（例如测试功能）的晶体管以及接触结构等。

[0095] 在一个实施例中，如图2或如图4所示，通过将多条埋入式位线200与至少一条埋入式栅极300在同一制程中形成，多条埋入式位线200的底面与至少一条埋入式栅极300的底面平齐，从而节约制程工序。当然，可以理解的是，根据实际需求，多条埋入式位线200的底面可以高于至少一条埋入式栅极300的底面，或者，多条埋入式位线200的底面可以低于至少一条埋入式栅极300的底面。

[0096] 在一个实施例中，如图1所示，存储阵列区110包括阵列排布的多个第一有源区111，每个第一有源区111沿第一方向D1延伸，多个第一有源区111之间通过隔离结构112隔开。如图1、图2、图3或图1、图4、图5所示，埋入式位线200包括依次设置的位线接触结构210和位线导电层220，位线接触结构210与第一有源区111连接，位线导电层220和位线接触结构210连接。位线导电层220沿第二方向D2在存储阵列区110中延伸且贯穿一列第一有源区
111，第二方向D2和第一方向D1非垂直相交。可以理解的是，根据实际制程，位于第一有源区
111的埋入式位线200的底面与位于隔离结构112的埋入式位线200底面可处于不同高度，例如，位于第一有源区111的埋入式位线200的底面可高于位于隔离结构112的埋入式位线200底面。

[0097] 在一个示例中，如图1、图2、图3所示，埋入式位线200包括位线导电层220和与位线导电层220连接的多个位线接触结构210，多个位线接触结构210阵列状排布且分别设置在第一有源区111上，且位线接触结构210位于位线导电层220与第一有源区111的交叠区。位线导电层220覆盖多个位线接触结构210的顶面。

[0098] 在本示例中，每个第一有源区111中对应设置有一个位线接触结构210，每条位线导电层220贯穿一列第一有源区111并覆盖位于此列第一有源区111中的一列位线接触结构210的顶面，位线导电层220通过位线接触结构210与其贯穿的第一有源区111接触连接，位线接触结构210用于减小位线导电层220和第一有源区111的接触电阻，并且每条埋入式位线200中位线接触结构210的体积占比较小，避免位线接触结构210增大埋入式位线200的电阻，以使埋入式位线200具有良好的导电性。

[0099] 在另一个示例中，图1、图4、图5所示，每条埋入式位线200包括依次堆叠的位线接触结构210和位线导电层220，位线接触结构210沿第二方向D2延伸，且位线接触结构210位于位线导电层220的下方。本示例中，由基底100的顶面至基底100的底面的方向，每条埋入式位线200包括依次设置的位线导电层220和位线接触结构210，位线导电层220沿第二方向D2在存储阵列区110中延伸且贯穿一列第一有源区111，位线接触结构210也沿第二方向D2在存储阵列区110中延伸且贯穿一列第一有源区111，每条位线导电层220覆盖位于其下方的一条位线接触结构210的顶面。

[0100] 本示例的半导体结构，埋入式位线200的位线接触结构210位于位线导电层220的下方，位线接触结构210和位线导电层220均沿第二方向D2延伸，埋入式位线200的制程工艺简单，位线接触结构210和位线导电层220的对准度高。

[0101] 在一个实施例中，图1所示，周边电路区120包括第二有源区121，至少一条埋入式栅极300贯穿第二有源区121中，埋入式栅极300包括依次设置的高K介质层310、栅接触层320以及金属栅层330。其中，第二有源区121通过隔离结构112与存储阵列区110隔开。基底
100的第二有源区121形成有栅极沟槽150（参照图11），图1所示，高K介质层310至少覆盖栅极沟槽150的部分侧壁和部分底面。栅接触层320覆盖高K介质层310的侧壁和底面。金属栅层330覆盖栅接触层320的侧壁和底面，并填充栅极沟槽150的其余区域，且金属栅层330的上表面和基底100的顶面平齐。

[0102] 在一个示例中，图1所示，埋入式栅极300在其延伸方向上贯穿第二有源区121，栅极沟槽150的一部分位于第二有源区121中，栅极沟槽150的其余部分位于与第二有源区121临近的基底100中。高K介质层310仅覆盖栅极沟槽150位于第二有源区121中的部分侧壁和部分底面。栅接触层320可以仅覆盖高K介质层310（参照图21），或者，如图1所示，栅接触层320可以覆盖高K介质层310以及栅极沟槽150位于第二有源区121外部的部分侧壁和部分底面。本示例中，埋入式栅极300埋入设置在第二有源区121中，埋入式栅极300在其延伸方向上贯穿第二有源区121，增加了埋入式栅极300的沟道长度，增加了埋入式栅极300对沟道的控制能力。

[0103] 在另一个示例中，栅极沟槽150设置在第二有源区121中，栅极沟槽150的侧壁由第二有源区121围合而成。高K介质层310覆盖栅极沟槽150的侧壁和底面，栅接触层320覆盖高K介质层310。金属栅层330覆盖栅接触层320的侧壁和底面，并填充栅极沟槽150。

[0104] 在一些可能的实施例中，参照图17或图27或图32所示，每条埋入式位线200的位线接触结构210和埋入式栅极300的栅接触层320由相同接触材料层161形成。接触材料层161的材料包括掺杂半导体材料，例如，接触材料层161的材料可以包括n型或p型导电掺杂的单晶硅或多晶硅，导电掺杂的单晶硅或多晶硅可用于调节埋入式栅极300的功函数。参照图2、图4、图22所示，每条埋入式位线200的位线导电层220和埋入式栅极300的金属栅层330由相同金属材料层162形成。金属材料层162的材料包括导电金属，例如可以包括金属钛（Titanium）、金属钽（Tantalum）、金属钨（Tungsten）或其合金。

[0105] 在一些可能的实施例中，如图6、如图7、如图8所示，半导体结构还包括多条位线绝缘层230，多条位线绝缘层230设置在存储阵列区110，每条位线绝缘层230对应覆盖一条埋入式位线200的位线导电层220的顶面。半导体结构还包括至少一条栅极绝缘层340，至少一条栅极绝缘层340设置在周边电路区120，至少一条栅极绝缘层340覆盖至少一条埋入式栅极300的顶面以及第二有源区121的顶面。

[0106] 在一些可能的实施例中，如图6、如图7、如图8所示，半导体结构还包括多条埋入式字线400，多条埋入式字线400设置在存储阵列区110中，每条埋入式字线400沿第三方向D3延伸，多条埋入式字线400位于多条埋入式位线200的下方，多条埋入式字线400的顶面低于多条埋入式位线200的底面，多条埋入式字线400和多条埋入式位线200之间设置有间隔结构500。第三方向D3和第一方向D1非垂直相交，第三方向D3和第二方向D2垂直相交。

[0107] 本实施例的半导体结构的存储阵列区110，多条埋入式字线400设置在多条埋入式位线200的下方，减小了多条埋入式字线400和多条埋入式位线200占用半导体结构的面积，提高了半导体结构的空间利用率。

[0108] 如图34所示，本公开一示例性的实施例提供的半导体结构的制作方法，包括如下的步骤：

[0109] 步骤S110：提供基底，基底包括存储阵列区和周边电路区，周边电路区位于存储阵列区的周围。

[0110] 如图9、图10所示，存储阵列区110包括阵列排布的多个第一有源区111，每个第一有源区111沿第一方向D1延伸，多个第一有源区111之间通过隔离结构112隔开，隔离结构112用于隔离相邻的第一有源区111，避免第一有源区111发生电性连接导致半导体结构短路。

[0111] 第一有源区111的材料包括半导体材料，半导体材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；半导体材料也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ‑Ⅴ族化合物。在一个实施例中第一有源区111的材料包括硅。隔离结构112的材料包括氧化硅、氮化硅、氮氧化硅等低K材料。周边电路区120包括第二有源区121，第二有源区121和第一有源区111的材料相同。

[0112] 在一些实施例中，如图10所示，基底100还包括隔离层113，隔离层113至少覆盖存储阵列区110的第一有源区111和隔离结构112顶面，隔离层113用于防止第一有源区111被氧化，确保第一有源区111具有良好的导电性。

[0113] 步骤S120：于存储阵列区中形成多条埋入式位线，同时于周边电路区中形成至少一条埋入式栅极。

[0114] 如图21、图25或图29所示，于存储阵列区110中形成多条埋入式位线200可以采用以下方法：

[0115] 于存储阵列区110中形成多条位线沟槽140，每条位线沟槽140沿第二方向D2延伸且每条位线沟槽140的至少部分结构贯穿一列第一有源区111，第二方向D2和第一方向D1非垂直相交。如图1、图2、图3所示，或，如图1、图4、图5所示，于每条位线沟槽140中形成埋入式位线200，埋入式位线200包括位线导电层220以及设置在位线导电层220下方的位线接触结构210，位线接触结构210与第一有源区111连接，位线导电层220和位线接触结构210连接。位线导电层220沿第二方向D2在存储阵列区110中延伸且贯穿一列第一有源区111。

[0116] 如图21、图25或图29所示，于周边电路区120中形成至少一条埋入式栅极300可以采用以下方法：

[0117] 于周边电路区120中形成至少一条栅极沟槽150，每条栅极沟槽150的至少部分结构设置在第二有源区121中。如图1、图2、图3所示，或，如图1、图4、图5所示，于栅极沟槽150中形成埋入式栅极300，沿栅极沟槽150的槽壁向栅极沟槽150的中心方向，埋入式栅极300包括依次设置的高K介质层310、栅接触层320以及金属栅层330。

[0118] 本实施例的制作方法，多条埋入式位线埋设在存储阵列区，减小了埋入式位线占用存储阵列区的面积，提高了存储阵列区的空间利用率，位线整体设置在基底中，基底对位线进行支撑，避免了位线倾倒；本实施例的制作方法，至少一条埋入式栅极埋设在周边电路区，栅极的沟道长度为栅极与基底接触的底面的长度和两侧壁的长度之和，增加了栅极的沟道长度，进而提升了栅极对沟道的控制能力；并且，多条埋入式位线和至少一条埋入式栅极同时形成，多条埋入式位线的制程和至少一条埋入式栅极的制程的至少部分制程同时进行，减小了制程步骤，节约了制程时间。

[0119] 本实施例是对上述实施例的步骤S120的一种可能的实施方式的进一步说明。如图35所示，在实施过程中，于存储阵列区中形成多条埋入式位线，同时于周边电路区中形成至少一条埋入式栅极，包括以下步骤：

[0120] 步骤S121a：于存储阵列区形成多个第一沟槽，多个第一沟槽对应排布在多个第一有源区中，同时于周边电路区形成至少一条栅极沟槽。

[0121] 如图13所示，参照图10，刻蚀基底100，去除每个第一有源区111的部分结构以在多个第一有源区111中对应形成多个第一沟槽1401，多个第一沟槽1401沿第二方向D2排成多列，去除第二有源区121的部分结构以及与第二有源区121相邻的基底100的部分结构，在周边电路区120形成至少一条栅极沟槽150，至少一条栅极沟槽150贯穿第二有源区121。其中，栅极沟槽150的槽宽大于第一沟槽1401的槽宽。在本步骤中，多个第一沟槽1401和至少一条栅极沟槽150在同一制程中形成，多个第一沟槽1401的底面和至少一条栅极沟槽150的底面平齐。

[0122] 如图11所示，第一沟槽1401可以设置在第一有源区111中，第一有源区111围合成第一沟槽1401的槽壁。或者，如图12所示，在第二方向D2上，第一沟槽1401的宽度和第一有源区111的宽度等宽，第一沟槽1401沿第二方向D2贯穿第一有源区111，第一沟槽1401在基底100上形成的投影为四边形。在本实施例中，第一沟槽1401的俯视图如图12所示，在基底100上形成的投影为四边形，参照图2、图3，后续在第一有源区111中形成的位线接触结构
210和第一有源区111的接触面积最大，位线接触结构210能够更好的降低位线导电层220和第一有源区111的接触面积。

[0123] 在一个实施例中，如图12所示，栅极沟槽150在其延伸方向上贯穿第二有源区121，栅极沟槽150的一部分位于第二有源区121中，栅极沟槽150的其余部分位于与第二有源区121临近的基底100中，栅极沟槽150位于第二有源区121中的长度最大，能够提高后续形成的埋入式栅极300的沟道长度，并提高形成埋入式栅极300的空间。

[0124] 步骤S122a：形成高K介质层，高K介质层覆盖栅极沟槽暴露出的第二有源区。

[0125] 如图14所示，参照图13，形成高K介质层310可以采用以下方法：将半导体结构置于反应腔中，向反应腔中通入氧气，通过热氧化工艺（Thermal oxidizer）处理半导体结构，由于第一沟槽1401的槽口较小，氧气难以流动到第一沟槽1401中，选择性的氧化至少一条栅极沟槽150暴露出的第二有源区121，形成高K介质层310，高K介质层310至少覆盖栅极沟槽150暴露出的第二有源区121。高K介质层310的材料包括氧化铪(HfO2)。

[0126] 在一个实施例中，可以在基底100的存储阵列区110沉积形成保护层（图中未示出）之后，在周边电路区120暴露出的第二有源区121形成高K介质层，然后去除存储阵列区110的保护层。

[0127] 在一个实施例中，可以向反应腔中通入含氯气体，氯离子掺杂到高K介质层310中与高K介质层310中的正离子结合，减少高K介质层310中游离的正离子，减小高K介质层310与第二有源区121的结合面的电荷缺陷，提高形成的埋入式栅极300的电性能。示例性的，含氯气体可以包括氯化氢（HCl）、三氯乙烯（Trichloroethylene，TCE)或氯仿中的至少一种。

[0128] 步骤S123a：沉积接触材料形成接触材料层，接触材料层填充多个第一沟槽并覆盖栅极沟槽的高K介质层。

[0129] 如图15所示，参照图14，通过原子层沉积工艺（Atomic Layer Deposition，ALD）或化学气相沉积工艺（Chemical Vapor Deposition，CVD）沉积接触材料，由于栅极沟槽150的槽宽大于第一沟槽1401的槽宽，接触材料填充第一沟槽1401的速度大于接触材料填充栅极沟槽150的填充速度，接触材料填满第一沟槽1401后停止沉积，形成接触材料层161。接触材料层161填满多个第一沟槽1401，且接触材料层161覆盖高K介质层310以及基底100的顶面，接触材料层161还覆盖栅极沟槽150未被高K介质层310覆盖的部分槽壁。

[0130] 如图17，参照图15，回刻去除覆盖基底100的顶面的接触材料层161，每条栅极沟槽150中被保留的接触材料层161形成栅接触层320。如图19、20所示，在一个示例中，栅接触层
320覆盖高K介质层310，以及栅极沟槽150未被高K介质层310覆盖的槽壁。如图21所示，在另一个示例中，还可以通过刻蚀工艺去除每条栅极沟槽150中的部分接触材料层161，仅保留覆盖高K介质层310的部分作为栅接触层320，以保留栅极沟槽150中更多的空间用于后续形成金属栅层330。

[0131] 步骤S124a：于存储阵列区形成多条第二沟槽，每条第二沟槽沿第二方向延伸，每条第二沟槽贯穿一列第一有源区并连通形成于一列第一有源区中的第一沟槽，第二沟槽的底面高于第一沟槽的底面，第二方向和第一方向非垂直相交。

[0132] 如图18所示，参照图17，于存储阵列区110形成多条第二沟槽1402可以采用以下方法：

[0133] 向栅极沟槽150中填充牺牲材料163，并于周边电路区120的顶面涂覆牺牲材料163，避免后续刻蚀存储阵列区110的制程损伤周边电路区120。牺牲材料163可以是光阻、旋涂碳等材料。

[0134] 如图19、图20所示，参照图16、图18，刻蚀去除部分基底100以及每个第一沟槽1401中部分接触材料层161，在存储阵列区110中形成多条第二沟槽1402，每条第二沟槽1402沿第二方向D2延伸并连通一列第一沟槽1401，每条第二沟槽1402与其连通的一列第一沟槽1401共同形成一条位线沟槽140。每个第一沟槽1401中被刻蚀保留的接触材料层161形成位线接触结构210，位线接触结构210的顶面与第二沟槽1402的底面平齐。

[0135] 步骤S125a：沉积金属材料，部分金属材料填充第一沟槽和第二沟槽未被填充的区域形成位线导电层，部分金属材料填充栅极沟槽未被填充的区域形成金属栅层。

[0136] 去除牺牲材料163（参照图18）之后，如图22所示，参照图19，图20，通过原子层沉积工艺（Atomic Layer Deposition，ALD）或化学气相沉积工艺（Chemical  Vapor Deposition，CVD）沉积金属材料，金属材料填充每个第一沟槽1401和每条第二沟槽1402未被填充的区域、每条栅极沟槽150未被填充的区域以及基底100的顶面，形成金属材料层
162，金属材料层162的材料包括导电金属，例如可以包括金属钛（Titanium）、金属钽（Tantalum）、金属钨（Tungsten）或其合金。

[0137] 如图1、图2、图3所示，参照图22，回刻去除基底100顶面上的金属材料层162，第一沟槽1401和第二沟槽1402中被保留的金属材料层162形成位线导电层220，每条位线导电层220的底面覆盖一列位线接触结构210的顶面并通过一列位线接触结构210与第一有源区
111接触连接，填充栅极沟槽150的金属材料层162形成金属栅层330，金属栅层330通过栅接触层320与第二有源区121连接，位线导电层220的顶面和金属栅层330的顶面平齐，且位线导电层220的顶面和金属栅层330的顶面均与基底100的顶面平齐或位于基底100的顶面以下。

[0138] 本实施例将形成位线沟槽的制程分为形成第一沟槽和形成第二沟槽两个步骤，在形成第二沟槽的制程中去除第一沟槽中的部分接触材料层，形成的位线接触结构位于第二沟槽的底面以下的第一沟槽中。本实施例形成的每条埋入式位线包括一列位线接触结构以及覆盖一列位线接触结构的顶面的位线导电层，位线导电层通过位线接触结构与第一有源区接触连接，位线接触结构降低了位线导电层和第一有源区的接触电阻，并且，每条埋入式位线中位线接触结构的体积占比较小，避免位线接触结构的材料的电阻较大造成埋入式位线整体电阻增大，以使埋入式位线具有良好的导电性。本实施例的制作方法，存储阵列区的埋入式位线和周边电路区的埋入式栅极通过同一制程形成，简化了制程工艺，缩减了制程时间。

[0139] 本实施例是对上述实施例的步骤S120的另一种可能的实施方式的进一步说明。如图36所示，在实施过程中，于存储阵列区中形成多条埋入式位线，同时于周边电路区中形成至少一条埋入式栅极，包括以下步骤：

[0140] 步骤S121b：对基底进行第一刻蚀，于存储阵列区形成多个初始沟槽，多个初始沟槽对应排布在多个第一有源区中，同时于周边电路区形成至少一条初始栅极沟槽。

[0141] 对基底100进行第一刻蚀，如图23、图24所示，参照图9、图10，包括：在基底100顶面形成第一掩膜层（图中未示出），第一掩膜层暴露出每个第一有源区111的部分顶面、第二有源区121的部分顶面以及第二有源区121附近的基底100的部分顶面，基于第一掩膜层刻蚀基底100，在每个第一有源区111中对应形成初始沟槽1403，同时在周边电路区120形成初始栅极沟槽1501，初始栅极沟槽1501在其延伸方向上贯穿第二有源区121。

[0142] 如图24所示，第一刻蚀的深度为第一深度H1，初始沟槽1403和初始栅极沟槽1501的底面平齐，初始沟槽1403和初始栅极沟槽1501的槽深均为第一深度H1。

[0143] 步骤S122b：对基底进行第二刻蚀，于存储阵列区形成多条位线沟槽，每条位线沟槽包括沿第二方向延伸的第二沟槽以及通过第二沟槽连通的一列第一沟槽，同时于周边电路区形成至少一条栅极沟槽。

[0144] 在一个实施例中，对基底100进行第二刻蚀，如图25、图26所示，参照图23、图24，包括：移除第一掩膜层，在基底100顶面形成第二掩膜层（图中未示出），第二掩膜层暴露出存储阵列区110的隔离结构112的部分顶面、初始沟槽1403以及初始栅极沟槽1501。基于第二掩膜层刻蚀基底100，去除位于同一列中相邻的初始沟槽1403之间的部分隔离结构112形成多条第二沟槽1402、同时基于初始沟槽1403向下刻蚀以在第一有源区111中形成第一沟槽1401，第二沟槽1402与其连通的一列第一沟槽1401形成一条位线沟槽140。第二刻蚀基于初始栅极沟槽1501向下刻蚀周边电路区120以形成栅极沟槽150，栅极沟槽150和第一沟槽
1401的底面平齐。在一个实施例中，第二沟槽1402的槽宽小于栅极沟槽150的槽宽。

[0145] 在一个实施例中，第二刻蚀的刻蚀工艺可以为干法刻蚀或湿法刻蚀，刻蚀隔离结构112、第一有源区111和第二有源区121以及第二有源区121附近的基底100的刻蚀速度均相等。如图26所示，第二刻蚀的深度为第二深度H2，第二沟槽1402的槽深为第二深度H2，第一沟槽1401的底面比第二沟槽1402的底面低第一深度H1，栅极沟槽150的槽深等于第一深度H1和第二深度H2的和。

[0146] 步骤S123b：形成高K介质层，高K介质层覆盖栅极沟槽暴露出的第二有源区。

[0147] 如图26所示，本实施例中形成高K介质层310的步骤和上述实施例中步骤S122a的实施方式相同，在此不再赘述。高K介质层310覆盖栅极沟槽150暴露出的第二有源区121。

[0148] 步骤S124b：于第一沟槽的底部形成位线接触结构，于栅极沟槽中形成栅接触层，栅接触层覆盖高K介质层。

[0149] 首先，如图27所示，参照图26，沉积接触材料形成接触材料层161，接触材料层161填充多个第一沟槽1401并覆盖每条栅极沟槽150的高K介质层310。其中，可以通过原子层沉积工艺或化学气相沉积工艺沉积接触材料，接触材料填充第一沟槽1401以及第二沟槽1402，部分接触材料覆盖高K介质层310、栅极沟槽150未被高K介质层310覆盖的部分槽壁以及基底100的顶面，形成接触材料层161。

[0150] 然后，参照图19、图28，回刻去除位于基底100的顶面上的接触材料层161，每条栅极沟槽150中被保留的接触材料层161形成栅接触层320，栅接触层320覆盖高K介质层310以及栅极沟槽150位于第二有源区121临近的基底100中的部分槽壁。

[0151] 接着，向栅极沟槽150中填充牺牲材料163（参照图18），并于周边电路区120的顶面涂覆牺牲材料163，避免后续刻蚀存储阵列区110的制程损伤周边电路区120。

[0152] 如图28所示，以第二沟槽1402的底壁作为刻蚀停止层，回刻去除第二沟槽1402中的接触材料层161，每个第一沟槽1401中的接触材料层161被保留形成位线接触结构210，位线接触结构210的顶面与第二沟槽1402的底面平齐。

[0153] 参照图21，可以刻蚀去除栅极沟槽150中覆盖高K介质层310以外的接触材料层161，形成的栅接触层320仅覆盖高K介质层310，以增加栅极沟槽150用于形成金属栅层330的空间。

[0154] 步骤S125b：沉积金属材料，部分金属材料填充第一沟槽和第二沟槽未被填充的区域形成位线导电层，部分金属材料填充栅极沟槽未被填充的区域形成金属栅层。

[0155] 如图1、图2、图3所示，形成位线导电层220和形成金属栅层330的步骤和上述实施例中步骤S125a的实施方式相同，在此，不再赘述。位线导电层220的顶面和金属栅层330的顶面平齐，且位线导电层220的顶面和金属栅层330的顶面均与基底100的顶面平齐或位于基底100的顶面以下。

[0156] 在一个实施例中，先通过第一刻蚀在第一有源区中形成初始沟槽，再通过第二刻蚀将初始沟槽的结构向下转移第二深度，在第一有源区中形成第一沟槽，同时第二刻蚀还形成了沿第二方向延伸的第二沟槽，第二沟槽连通一列第一沟槽。本实施例的制作方法，确保了第一沟槽的底面位于第二沟槽的底面以下第一深度，能够避免过刻蚀导致第一沟槽被第二沟槽合并的情况，对刻蚀精度的控制要求相对较低，形成的半导体结构的良品率高。

[0157] 在一个实施例中，参照图20，于每个第一沟槽1401的底部形成位线接触结构210，于每条栅极沟槽150中形成栅接触层320之后，还包括沉积形成阻挡层（图中未示出），阻挡层覆盖位线接触结构210和栅接触层320的表面，以及第一沟槽1401或第二沟槽1402暴露的第一有源区111的表面，和/或覆盖第二有源区121的栅接触层320的表面，然后在阻挡层上沉积金属材料，从而避免金属材料扩散对基底造成污染，阻挡层材料包括但不限于氮化钛。

[0158] 本实施例是对上述实施例的步骤S120的再一种可能的实施方式的进一步说明。如图37所示，在实施过程中，于存储阵列区中形成多条埋入式位线，同时于周边电路区中形成至少一条埋入式栅极，包括以下步骤：

[0159] 步骤S121c：于存储阵列区形成多条位线沟槽，同时于周边电路区形成至少一条栅极沟槽。

[0160] 在一个实施例中，如图29、图30所示，参照图9、图10，去除存储阵列区110的部分第一有源区111和部分隔离结构112，在存储阵列区110形成多条位线沟槽140，去除周边电路区120的部分第二有源区121以及临近第二有源区121的部分基底100，在存储阵列区110形成至少一条栅极沟槽150，栅极沟槽150贯穿第二有源区121。在一个实施例中，多条位线沟槽140和至少一条栅极沟槽150的底面平齐，多条位线沟槽140的槽宽小于至少一条栅极沟槽150的槽宽。

[0161] 如图29所示，每条位线沟槽140沿第二方向D2在存储阵列区110中延伸且贯穿一列第一有源区111，第二方向D2和第一方向D1非垂直相交。本实施例形成的位线沟槽140为沿第二方向D2延伸的条形沟槽，且沿位线沟槽140的深度方向，位线沟槽140上下等宽。

[0162] 步骤S122c：形成高K介质层，高K介质层覆盖栅极沟槽的底壁和侧壁。

[0163] 如图31所示，本实施例中形成高K介质层310的步骤和上述实施例中步骤S122a的实施方式相同，在此不再赘述。高K介质层310覆盖栅极沟槽150暴露出的第二有源区121。

[0164] 步骤S123c：于位线沟槽的底部形成位线接触结构，位线接触结构沿第二方向延伸，于栅极沟槽中形成栅接触层，栅接触层覆盖高K介质层。

[0165] 首先，如图32所示，参照图31，沉积接触材料，接触材料填满位线沟槽140后停止沉积形成接触材料层161，接触材料层161填充位线沟槽140、覆盖栅极沟槽150的槽壁以及基底100的顶面。

[0166] 然后，如图33所示，参照图32，回刻去除位于基底100的顶面上的接触材料层161，位于栅极沟槽150中的接触材料层161形成栅接触层320。在一些实施例中，参照图20，栅接触层320覆盖高K介质层310以及栅极沟槽150位于第二有源区121以外的部分槽壁。在一些实施例中，参照图21，可以刻蚀去除位于第二有源区121以外的接触材料层161，形成的栅接触层320仅覆盖高K介质层310，以增加栅极沟槽150中用于形成金属栅层330的空间。

[0167] 接着，向栅极沟槽150中填充牺牲材料163（参照图18），并在周边电路区120的顶面涂覆牺牲材料163，避免后续刻蚀存储阵列区110的制程损伤周边电路区120。

[0168] 然后，如图33所示，参照图32，回刻位线沟槽140中的接触材料层161至预定深度，位线沟槽140中被刻蚀保留的部分接触材料层161形成位线接触结构210，位线接触结构210位于位线沟槽140的底部，且位线接触结构210沿第二方向D2在位线沟槽140中连续延伸。

[0169] 去除栅极沟槽150中的牺牲材料163以及周边电路区120的顶面的牺牲材料163（参照图18），以进行后续制程对周边电路区120进行处理。

[0170] 步骤S124c：于位线沟槽中形成位线导电层，于栅极沟槽中形成金属栅层。

[0171] 如图1、图4、图5所示，形成位线导电层220和形成金属栅层330的步骤和上述实施例中步骤S125a的实施方式相同，位线导电层220和金属栅层330通过同一金属材料层162（参照图22）形成，在此，不再赘述。

[0172] 如图1、图4、图5所示，参照图33，位线导电层220填充每条位线沟槽140未被填充的区域，位线导电层220沿第二方向D2延伸且覆盖每条位线沟槽140中的位线接触结构210。金属栅层330填充每条栅极沟槽150未被填充的区域，金属栅层330覆盖栅接触层320。位线导电层220的顶面和金属栅层330的顶面平齐，且位线导电层220的顶面和金属栅层330的顶面均与基底100的顶面平齐或位于基底100的顶面以下。

[0173] 在一个实施例中，参照图31、图33，于每条位线沟槽140的底部形成位线接触结构210之前，还包括沉积形成阻挡层（图中未示出）的步骤，阻挡层覆盖位线沟槽140暴露的第一有源区111的表面，然后在阻挡层上形成位线接触结构210及位线导电层220，从而避免金属材料扩散对基底100造成污染，阻挡层的材料包括但不限于氮化钛。

[0174] 本实施例的制作方法，仅对基底进行一次刻蚀处理，于基底中同时形成多条位线沟槽和至少一条栅极沟槽，减少了制程工序，降低了制程难度，节约制程时间，还能提高半导体结构的良品率。

[0175] 根据一个示例性实施例，本实施例相对上述实施例，又增加了以下步骤：

[0176] 形成多条位线绝缘层，每条位线绝缘层对应覆盖一条埋入式位线的位线导电层的顶面，同时形成至少一条栅极绝缘层，至少一条栅极绝缘层覆盖至少一条埋入式栅极的顶面以及第二有源区的顶面。

[0177] 在一个实施例中，参照图7、图8所示，多条位线绝缘层230设置在存储阵列区110，半导体结构还包括至少一条栅极绝缘层340，至少一条栅极绝缘层340设置在周边电路区120，至少一条栅极绝缘层340覆盖至少一条埋入式栅极300的顶面以及第二有源区121的顶面。在本实施例中，多条位线绝缘层230和至少一条栅极绝缘层340形成于同一绝缘材料层（图中未示出）。

[0178] 根据一个示例性实施例，如图38所示，本实施例中的半导体结构的制作方法包括以下步骤：

[0179] 步骤S210：提供基底，基底包括存储阵列区和周边电路区，周边电路区位于存储阵列区的周围。

[0180] 步骤S220：形成多条埋入式字线，多条埋入式字线沿第三方向在存储阵列区中延伸，多条埋入式字线形成于多条埋入式位线的下方。

[0181] 步骤S230：于存储阵列区中形成多条埋入式位线，同时于周边电路区中形成至少一条埋入式栅极。

[0182] 本实施例中的步骤S210的实施方式与上述实施例中的步骤S110的实施方式相同，本实施例中的步骤S230与上述实施例中的步骤S120的实施方式相同，在此，不再赘述。

[0183] 如图6、图7、图8所示，参照图1、图2、图4，多条埋入式字线400的顶面低于多条埋入式位线200的底面，多条埋入式字线400和多条埋入式位线200之间形成有间隔结构500。第三方向D3和第一方向D1非垂直相交，第三方向D3和第二方向D2垂直或非垂直相交。

[0184] 本实施例中，多条埋入式字线和多条埋入式位线均埋设在存储阵列区中，进一步减小了多条埋入式字线和多条埋入式位线占用半导体结构的面积，提高了半导体结构的空间利用率。

[0185] 本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

[0186] 在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。

[0187] 在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

[0188] 在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

[0189] 可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。

[0190] 在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。

[0191] 最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。