一种集成异质结二极管的分离栅SiC MOSFET及其制作方法

摘要

本发明属于功率半导体器件技术领域，涉及一种集成异质结二极管的分离栅SiCMOSFET及其制作方法。本发明通过在SiC MOSFET的三维y方向上集成一个异质结二极管，可以在不增加SiC MOSFET元胞宽度的同时，有效的改善寄生体二极管的正向开启压降过大和反向恢复时间过长等问题，并且与内部集成SBD相比，集成的异质结二极管具有更小的正向压降。本发明集成异质结二极管的方式不需要额外增加有源区面积，集成度更高，不会增大JFET区宽度。同时，在JFET区域y方向引入了间隔的P型掺杂区可以改善阻断工作时器件JFET区的电场分布和氧化层内的峰值电场，从而可以在设计时采用浓度更高的CSL层，在不降低器件反向阻断特性的同时，提高器件的正向导通特性，降低器件正向导通时的电阻。

权利要求

1.一种集成异质结二极管的分离栅SiC MOSFET，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其半元胞结构包括：沿Z轴方向，从下至上依次层叠设置的背部漏极金属（12）、N型衬底层（1）和N‑漂移区（2）；沿X轴方向，所述N‑漂移区（2）的顶层一侧具有P型基区（3‑1）、P‑区（4）、N+源区（5）和P+源区（6），P‑区（4）、N+源区（5）和P+源区（6）依次并排设置且侧面相互接触，P+源区（6）靠近所述N‑漂移区（2）的侧面设置，所述N‑漂移区（2）的顶层另一侧具有P型区（3‑2）和poly区（7）；沿Z轴方向，P‑区（4）、N+源区（5）和P+源区（6）位于所述P型基区（3‑1）上，poly区（7）位于P型区（3‑2）上；沿Y轴方向，所述N‑漂移区（2）的顶层两侧具有间隔式分布的P型区（3‑2），且P型区（3‑2）上具有poly区（7）；

沿Z轴方向，所述N+源区（5）的第一部分、沿X轴方向上分布的所述P‑区（4）和poly区（7）之间的N‑漂移区（2）的第一部分、沿Y轴方向上分布的poly区（7）之间的N‑漂移区（2）的第二部分以及所述P‑区（4）上具有栅结构，所述N+源区（5）的第二部分、P+源区（6）和poly区（7）上具有源极金属（11），所述源极金属（11）和所述栅结构之间具有介质层（10）；

沿Y轴方向，所述源极金属（11）与N+源区（5）和P+源区（6）形成欧姆接触，所述源极金属（11）通过poly区（7）与N‑漂移区（2）形成异质结二极管，使其内部集成了一个异质结二极管。

2. 根据权利要求1所述的一种集成异质结二极管的分离栅SiC MOSFET，其特征在于，间隔式分布的P型区（3‑2）上的poly区（7）相连。

3. 根据权利要求1所述的一种集成异质结二极管的分离栅SiC MOSFET，其特征在于，所述N‑漂移区（2）的顶层还具有载流子存储层（13），所述载流子存储层（13）的掺杂浓度高于所述N‑漂移区（2）的掺杂浓度，所述载流子存储层（13）的结深大于或小于P型基区（3‑1）和P型区（3‑2）的结深。

4. 根据权利要求1‑3任一项所述的一种集成异质结二极管的分离栅SiC MOSFET，其特征在于，所述poly区（7）采用N型掺杂或采用P型掺杂。

5. 根据权利要求1‑3任一项所述的一种集成异质结二极管的分离栅SiC MOSFET，其特征在于，所述P+源区（6）的结深与所述P型基区（3‑1）和P型区（3‑2）的结深相同。

6. 根据权利要求1‑3任一项所述的一种集成异质结二极管的分离栅SiC MOSFET，其特征在于，所述栅结构为分离栅结构。

7. 根据权利要求1‑3任一项所述的一种集成异质结二极管的分离栅SiC MOSFET，其特征在于，所述栅结构包括由下至上依次层叠设置的栅氧化层（8）和栅电极（9）。

8.一种权利要求1‑7任一项所述的一种集成异质结二极管的分离栅SiC MOSFET的制作方法，其特征在于，包括以下步骤：

步骤1：选取N型重掺杂单晶碳化硅片作为器件的N型衬底层（1）；

步骤2：采用外延工艺，在N型重掺杂单晶碳化硅片上形成N‑漂移区（2）；

步骤3：采用光刻工艺并通过多次离子注入P型杂质形成P型基区（3‑1）和P型区（3‑2）；

步骤4：采用光刻工艺并通过多次离子注入P型杂质形成P‑区（4）；

步骤5：采用氧化自对准工艺并通过多次离子注入N型杂质形成N+源区（5）；

步骤6：采用光刻工艺并通过多次离子注入P型杂质形成P+源区（6）；

步骤7：采用刻蚀工艺并淀积多晶形成poly区（7）；

步骤8：通过氧化工艺形成栅氧化层（8），并在栅氧化层（8）上淀积一层多晶作为栅电极（9）；

步骤9：通过刻蚀工艺将部分多晶和栅氧化层刻蚀掉，形成栅结构，并淀积一层介质层（10）覆盖在多晶上；

步骤10：通过光刻工艺在器件正面开出源极金属孔，并溅射一层金属作为源极金属（11）；

步骤11：翻转器件，在背面溅射一层金属作为漏极金属（12）。

9. 根据权利要求8所述的一种集成异质结二极管的分离栅SiC MOSFET的制作方法，其特征在于，还包括步骤：通过多次离子注入N型杂质在所述N‑漂移区（2）的顶层形成载流子存储层（13）。

说明书

一种集成异质结二极管的分离栅SiC MOSFET及其制作方法

技术领域

[0001] 本发明属于功率半导体器件技术领域，具体涉及一种集成异质结二极管的分离栅SiC MOSFET及其制作方法。

背景技术

[0002] 功率半导体器件作为电力电子系统中的核心元件，自上世纪70年代发明以来，一直作为生产和生活中不可或缺的重要电子元件。金属氧化物半导体场效应晶体管(MOSFET)
结构是在20世纪70年代中期发展起来的，与双极型晶体管BJT相比性能有了很大的提升，双
极型晶体管结构的主要问题是高压应用时电流增益低，并且由于漂移区的少子注入电荷存
储时间较长，导致功率双极型晶体管不能在高频下工作。在感性负载应用时，硬开关过程会
导致破坏性失效。在器件应用这一方面，用电压控制器件代替电流控制可以规避这一问题，
MOSFET栅结构输入阻抗高，驱动简单，高频领域开关性能优越，可以承受高压大电流，因而
发展为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及
航空航天各个领域，MOSFET的运用也极大地改善了电力电子系统的性能。

[0003] 在过去的几十年里，硅功率器件的性能得到了显著的提升，然而，这些器件正在接近由硅的基本材料特性所限定的性能极限，进一步性能的提升只有通过迁移到更强大的半
导体材料，碳化硅(SiC)是一种有着优异物理特性和电气性能的宽禁带半导体材料，适合作
为高电压、低损耗功率器件的衬底材料。将SiC材料应用于功率MOSFET器件中必定会进一步
提升各项性能，让器件在实际应用中发挥更大的作用。

[0004] 近些年来，SiC MOSFET已经成功商用，并表现出优良的性能，在一些应用场合中，SiC MOSFET的性能已经可以与Si基IGBT相比拟，但在一些关键参数上仍有优化的空间，特
别是如何进一步减小导通电阻Rds,on，减小栅电极与漏电极间电荷Qgd以及栅电极与漏电
极间电容Cgd，从而改善器件的高频品质因数(HF‑FOM)。在性能上通过优化阈值电压和提高
正向阻断电压来获得更好的器件性能。图1为传统平面栅SiC MOSFET半元胞结构示意图。当
SiC MOSFET应用于感性负载电路中，通常需要在电路中并联一个续流二极管，当感性负载
的电流突然增大或减小时，负载两端会产生突变电压，这将有可能破坏器件或其他元件，当
配合续流二极管使用时，负载电流可以平缓的变化，从而避免电压的突变，对器件起到一定
的保护作用，但由于SiC MOSFET的寄生体二极管存在严重的双极退化现象、开启时压降较
大以及在关断时存在严重的反向恢复现象，这将不可避免的增大器件的开关损耗，所以SiC 
MOSFET的寄生体二极管不适合作为续流二极管使用，因此，通常会在电路中并联一个续流
二极管，虽然该续流二极管避免了SiC MOSFET的寄生体二极管问题，但也会额外的增加设
计成本，并且外部并联的续流二极管与SiC MOSFET之间存在金属互连问题，这会导致器件
的可靠性降低，电容和开关损耗也会增大。正因为存在上述问题，所以尝试在SiC MOSFET内
部集成一个二极管来实现这一功能，既避免了寄生体二极管问题，又不用在器件外部单独
并联一个续流二极管，由于肖特基势垒二极管(SBD)的开启压降较低，且反向恢复过程非常
短，所以通常选择集成SBD来实现续流二极管的作用，但由于受限于肖特基势垒高度，集成
SBD的正向压降均仍较大，所以需要集成一种新型的二极管来改善这一问题。

发明内容

[0005] 本发明所要解决的技术问题是针对现有技术存在的问题，提供一种集成异质结二极管的分离栅SiC MOSFET及其制作方法。本发明通过在SiC MOSFET的三维y方向上集成一
个异质结二极管，可以在不增加SiC MOSFET元胞宽度的同时，有效的改善寄生体二极管的
正向开启压降过大和反向恢复时间过长等问题。且与集成SBD相比，集成异质结二极管具有
更小的正向压降。同时，在JFET区域y方向引入了间隔的P型掺杂区可以改善阻断工作时器
件JFET区的电场分布和氧化层内的峰值电场，从而可以在设计时采用浓度更高的CSL层，在
不降低器件反向阻断特性的同时，提高器件的正向导通特性，降低器件正向导通时的电阻。
此外，还可以通过采用分离栅结构来减小栅极与漏极之间的电容，这将改善器件的开关速
度，从而减小器件的开关损耗。

[0006] 为解决上述技术问题，本发明实施例提供一种集成异质结二极管的分离栅SiC MOSFET，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器
件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其半元胞结构
包括：沿Z轴方向，从下至上依次层叠设置的背部漏极金属12、N型衬底层1和N‑漂移区2；沿X
轴方向，所述N‑漂移区2的顶层一侧具有P型基区3‑1、P‑区4、N+源区5和P+源区6，P‑区4、N+
源区5和P+源区6依次并排设置且侧面相互接触，P+源区6靠近所述N‑漂移区2的侧面设置，
所述N‑漂移区2的顶层另一侧具有P型区3‑2和poly区7；沿Z轴方向，P‑区4、N+源区5和P+源
区6位于所述P型基区3‑1上，poly区7位于P型区3‑2上；沿Y轴方向，所述N‑漂移区2的顶层两
侧具有间隔式分布的P型区3‑2，且P型区3‑2上具有poly区7；

[0007] 沿Z轴方向，所述N+源区5的第一部分、沿X轴方向上分布的所述P‑区4和poly区7之间的N‑漂移区2的第一部分、沿Y轴方向上分布的poly区7之间的N‑漂移区2的第二部分以及
所述P‑区4上具有栅结构，所述N+源区5的第二部分、P+源区6和poly区7上具有源极金属11，
所述源极金属11和所述栅结构之间具有介质层10；

[0008] 沿Y轴方向，所述源极金属11与N+源区5和P+源区6形成欧姆接触，所述源极金属11通过poly区7与N‑漂移区2形成异质结二极管，使其内部集成了一个异质结二极管。

[0009] 进一步的，间隔式分布的P型区3‑2上的poly区7相连。

[0010] 进一步的，所述N‑漂移区2的顶层还具有载流子存储层13，所述载流子存储层13的掺杂浓度高于所述N‑漂移区2的掺杂浓度，所述载流子存储层13的结深大于或小于P型基区
3‑1和P型区3‑2的结深。

[0011] 进一步的，所述poly区7采用N型掺杂或采用P型掺杂。

[0012] 进一步的，所述P+源区6的结深与所述P型基区3‑1和P型区3‑2的结深相同。

[0013] 进一步的，所述栅结构为分离栅结构。

[0014] 进一步的，所述栅结构包括由下至上依次层叠设置的栅氧化层7和栅电极8。

[0015] 进一步的，所述栅电极8为金属栅电极或多晶硅栅电极。

[0016] 进一步的，器件所用的半导体材料还可以为Si、Ge、GaN、金刚石和氧化镓中的任意一种或多种。

[0017] 进一步的，所述源极金属11采用钛、镍、铜或铝。

[0018] 为解决上述技术问题，本发明实施例提供一种上述的集成异质结二极管的分离栅SiC MOSFET的制作方法，包括以下步骤：

[0019] 步骤1：选取N型重掺杂单晶碳化硅片作为器件的N型衬底层1；

[0020] 步骤2：采用外延工艺，在N型重掺杂单晶碳化硅片上形成N‑漂移区2；

[0021] 步骤3：采用光刻工艺并通过多次离子注入P型杂质形成P型基区3‑1和P型区3‑2；

[0022] 步骤4：采用光刻工艺并通过多次离子注入P型杂质形成P‑区4；

[0023] 步骤5：采用氧化自对准工艺并通过多次离子注入N型杂质形成N+源区5；

[0024] 步骤6：采用光刻工艺并通过多次离子注入P型杂质形成P+源区6；

[0025] 步骤7：采用刻蚀工艺并淀积多晶形成poly区7；

[0026] 步骤8：通过氧化工艺形成栅氧化层8，并在栅氧化层8上淀积一层多晶作为栅电极9；

[0027] 步骤9：通过刻蚀工艺将部分多晶和栅氧化层刻蚀掉，形成栅结构，并淀积一层介质层10覆盖在多晶上；

[0028] 步骤10：通过光刻工艺在器件正面开出源极金属孔，并溅射一层金属作为源极金属11；

[0029] 步骤11：翻转器件，在背面溅射一层金属作为漏极金属12。

[0030] 进一步的，还包括步骤：通过多次离子注入N型杂质在所述N‑漂移区2的顶层形成载流子存储层13。

[0031] 本发明的工作原理是：在不增加SiC MOSFET元胞宽度的同时，在三维y方向上集成一个异质结二极管，有效改善SiC MOSFET寄生体二极管的正向开启压降过大和反向恢复时
间过长等问题，从而满足实际使用中的电路设计需求，降低电路设计成本，避免由于金属互
连问题导致的器件的可靠性降低、电容和开关损耗的增大。

[0032] 在感性负载电路中，当栅电压大于器件阈值电压时，SiC MOSFET处于导通状态，漏极接高电位、源极接低电位时，N+源区5的电子电流经过沟道流向JFET区并在N‑漂移区2中
扩展开来，导通时器件会对感性负载电路中的电感进行充电，电感上会储存一定量电荷。当
栅电压小于器件阈值电压变为0时，SiC MOSFET处于关断状态，负载电流要通过续流二极管
进行续流，此时续流二极管是正向偏置的，由于在SiC MOSFET的三维y方向上集成一个异质
结二极管，该异质结二极管的正向压降较低，可以很好的抑制寄生体二极管的电活性，负载
电流就可以在集成的异质结二极管中流动进行续流。当器件再次开启时，负载电流要流向
SiC MOSFET，此时流向异质结二极管的负载电流会减小，由于异质结二极管的反向恢复时
间很短，对器件的开关速度影响很小，从而改善了SiC MOSFET的开关特性。

[0033] 本发明的有益效果表现在几乎不影响SiC MOSFET性能的同时，通过在SiC MOSFET的三维y方向上集成一个异质结二极管，有效的改善寄生体二极管的正向开启压降过大和
反向恢复时间过长等问题。并且与内部集成SBD相比，集成的异质结二极管具有更小的正向
压降。

[0034] 此外，本发明在三维y方向集成异质结二极管的方式不需要额外增加有源区面积，只是通过特殊的版图设计处理在JFET区形成了一个异质结二极管，降低了芯片的成本。同
时这种设计方法不需要增加额外的光刻版，也不会使制造工艺复杂化。并且在三维y方向集
成异质结二极管的方式集成度更高，不会增加JFET区宽度，同时能够保证形成良好的欧姆
接触和肖特基接触。同时，在JFET区域y方向引入了间隔的P型掺杂区可以改善阻断工作时
器件JFET区的电场分布和氧化层内的峰值电场，从而可以在设计时采用浓度更高的CSL层，
在不降低器件反向阻断特性的同时，提高器件的正向导通特性，降低器件正向导通时的电
阻。另外，还可通过采用分离栅结构减小了栅极与漏极之间的电容，这将改善器件的开关速
度，从而减小器件的开关损耗。

附图说明

[0035] 图1为传统平面栅SiC MOSFET的半元胞结构示意图；

[0036] 图2为本发明第一实施例的一种集成异质结二极管的分离栅SiC MOSFET的半元胞结构示意图；

[0037] 图3为本发明第二实施例的一种集成异质结二极管的分离栅SiC MOSFET的半元胞结构示意图；

[0038] 图4为本发明第三实施例的一种集成异质结二极管的分离栅SiC MOSFET的半元胞结构示意图；

[0039] 图5为本发明第四实施例的一种集成异质结二极管的分离栅SiC MOSFET的半元胞结构示意图；

[0040] 图6为本发明第五实施例的一种集成异质结二极管的分离栅SiC MOSFET的半元胞结构示意图；

[0041] 图7‑图16为本发明第六实施例的一种集成异质结二极管的分离栅SiC MOSFET的制作方法的工艺流程示意图。

[0042] 附图中，各标号所代表的部件列表如下：

[0043] 1、N型衬底层，2、N‑漂移区，3‑1、P型基区，3‑2、P型区，4、P‑区，5、N+源区，6、P+源区，7、poly区，8、栅氧化层，9、栅电极，10、介质层，11、源极金属，12、背部漏极金属，13、载流子存储层。

具体实施方式

[0044] 以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

[0045] 如图2所示，本发明第一实施例提供的一种集成异质结二极管的分离栅SiC MOSFET，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器
件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其半元胞结构
包括：沿Z轴方向，从下至上依次层叠设置的背部漏极金属12、N型衬底层1和N‑漂移区2；沿X
轴方向，所述N‑漂移区2的顶层一侧具有P型基区3‑1、P‑区4、N+源区5和P+源区6，P‑区4、N+
源区5和P+源区6依次并排设置且侧面相互接触，P+源区6靠近所述N‑漂移区2的侧面设置，
所述N‑漂移区2的顶层另一侧具有P型区3‑2和poly区7；沿Z轴方向，P‑区4、N+源区5和P+源
区6位于所述P型基区3‑1上，poly区7位于P型区3‑2上；沿Y轴方向，所述N‑漂移区2的顶层两
侧具有间隔式分布的P型区3‑2，且P型区3‑2上具有poly区7；

[0046] 沿Z轴方向，所述N+源区5的第一部分、沿X轴方向上分布的所述P‑区4和poly区7之间的N‑漂移区2的第一部分、沿Y轴方向上分布的poly区7之间的N‑漂移区2的第二部分以及
所述P‑区4上具有栅结构，所述N+源区5的第二部分、P+源区6和poly区7上具有源极金属11，
所述源极金属11和所述栅结构之间具有介质层10；

[0047] 沿Y轴方向，所述源极金属11与N+源区5和P+源区6形成欧姆接触，所述源极金属11通过poly区7与N‑漂移区2形成异质结二极管，使其内部集成了一个异质结二极管。

[0048] 上述实施例中，器件所用的半导体材料选用SiC，所述poly区7采用N型掺杂。此外，器件所用的半导体材料也可为SiC、Si、Ge、GaN、金刚石和氧化镓中的任意一种或多种，所述
poly区7还可以采用P型掺杂。

[0049] 如图3所示，本发明第二实施例提供的一种集成异质结二极管的分离栅SiC MOSFET，是在第一实施例的基础上，使间隔式分布的P型区3‑2上的poly区7相连。

[0050] 上述实施例对Poly区制造过程中的刻蚀、淀积精度要求更低，工艺上更容易实现。

[0051] 如图4所示，本发明第三实施例提供的一种集成异质结二极管的分离栅SiC MOSFET，是在第一实施例的基础上，在所述N‑漂移区2的顶层还设置载流子存储层(CSL)13，
所述载流子存储层13的掺杂浓度高于所述N‑漂移区2的掺杂浓度，所述载流子存储层13的
结深大于或小于P型基区3‑1和P型区3‑2的结深。

[0052] 上述实施例中，由于形成了一个比N‑漂移区2掺杂浓度更高的载流子存储层(CSL)13，这将降低SiC MOSFET的导通电阻，进一步优化SiC MOSFET的正向导通特性。

[0053] 如图5所示，本发明第四实施例提供的一种集成异质结二极管的分离栅SiC MOSFET，是在第一实施例的基础上，使所述P+源区6的结深与所述P型基区3‑1和P型区3‑2的
结深相同。

[0054] 如图6所示，本发明第五实施例提供的一种集成异质结二极管的分离栅SiC MOSFET，是在第四实施例的基础上，在所述N‑漂移区2的顶层还设置载流子存储层(CSL)13，
所述载流子存储层13的掺杂浓度高于所述N‑漂移区2的掺杂浓度，所述载流子存储层13的
结深大于或小于P型基区3‑1和P型区3‑2的结深。

[0055] 可选地，所述栅结构为分离栅结构。

[0056] 可选地，所述栅结构包括由下至上依次层叠设置的栅氧化层7和栅电极8。

[0057] 可选地，所述栅电极8为金属栅电极或多晶硅栅电极。

[0058] 如图7‑16所示，本发明第五实施例提供的一种集成异质结二极管的分离栅SiC MOSFET的制作方法，包括以下步骤：

[0059] 步骤1：选取一定厚度的N型重掺杂单晶碳化硅片作为器件的N型衬底层1；

[0060] 步骤2：在一定厚度的N型重掺杂单晶碳化硅片上通过外延工艺形成N‑漂移区2；

[0061] 步骤3：低温下，通过PECVD淀积一层SiO2薄膜；高温下，通过LPCVD淀积一层多晶，作为离子注入时的掩膜，其厚度要大于SiO2薄膜；

[0062] 步骤4：通过光刻工艺开出P型基区3‑1和P型区3‑2的离子注入窗口，并在一定靶温、不同能量和剂量下，通过多次离子注入P型杂质形成P型基区3‑1和P型区3‑2，如图7所
示；

[0063] 步骤5：低温下，通过PECVD淀积一层SiO2薄膜；高温下，通过LPCVD淀积一层多晶，作为离子注入时的掩膜，其厚度要大于SiO2薄膜；

[0064] 步骤6：通过光刻工艺开出P‑区4的离子注入窗口，并在一定靶温、不同能量和剂量下，通过多次离子注入P型杂质形成P‑区4，如图8所示；

[0065] 步骤7：一定温度下，通过氧化自对准工艺确定N+源区5的离子注入窗口；

[0066] 步骤8：在一定靶温、不同能量和剂量下，通过多次离子注入N型杂质形成N+源区5，如图9所示；

[0067] 步骤9：低温下，通过PECVD淀积一层SiO2薄膜；高温下，通过LPCVD淀积一层多晶，作为离子注入时的掩膜，其厚度要大于SiO2薄膜的厚度；

[0068] 步骤10：通过光刻工艺开出P+源区6的离子注入窗口，在一定靶温、不同能量和剂量下，通过多次离子注入P型杂质形成P+源区6，如图10所示；

[0069] 步骤11：在圆片表面溅射一层碳膜，在一定的条件下对圆片进行高温退火；

[0070] 步骤12：通过刻蚀、淀积多晶，形成poly区7，如图11所示；

[0071] 步骤13：在高温下，通过氧化工艺形成栅氧化层8，如图12所示，并在栅氧化层8上淀积一层多晶作为栅电极9，如图13所示；

[0072] 步骤14：通过刻蚀工艺将部分多晶和栅氧化层刻蚀掉，形成栅结构，如图14所示，并淀积一层介质层10覆盖在多晶上；

[0073] 步骤15：通过光刻工艺在圆片正面开出源极金属孔，并溅射一层金属作为源极金属11，如图15所示；

[0074] 步骤16：翻转圆片，在背面溅射一层金属作为漏极金属12，如图16所示。

[0075] 可选地，还包括步骤：在一定靶温、不同能量和剂量下，通过多次离子注入N型杂质在所述N‑漂移区2的顶层形成载流子存储层13，如图4所示。

[0076] 本发明可以在几乎不影响SiC MOSFET性能的同时，在器件中集成异质结二极管，满足实际使用中的电路设计需求，降低电路设计成本，避免由于金属互连问题导致的器件
的可靠性降低、电容和开关损耗的增大的问题。

[0077] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

[0078] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三
个等，除非另有明确具体的限定。

[0079] 在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内
部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员
而言，可以根据具体情况理解上述术语在本发明中的具体含义。

[0080] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在
第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示
第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第
一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

[0081] 在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特
点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不
必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任
一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技
术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结
合和组合。

[0082] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。