驱动电路及存储装置

摘要

本申请提供了一种驱动电路及存储装置，所述驱动电路包括多个上拉子电路、输出端及至少一个增强子电路，所述上拉子电路的一端用于接收电压信号，另一端电连接所述输出端，所述上拉子电路用于根据所述电压信号产生第一驱动电流，并传输至所述输出端；所述增强子电路并联于所述上拉子电路，用于根据所述电压信号产生第二驱动电流，并传输至所述输出端，所述输出端用于根据所述第一驱动电流及所述第二驱动电流输出上拉电信号。所述增强子电路产生的第二驱动电流提高了所述输出端输出所述上拉电信号时的上拉驱动电流，从而使得所述输出端的波形上升时间缩短。

权利要求

1.一种驱动电路，其特征在于，所述驱动电路包括多个上拉子电路、输出端及至少一个增强子电路，所述上拉子电路的一端用于接收电压信号，另一端电连接所述输出端，所述上拉子电路用于根据所述电压信号产生第一驱动电流，并传输至所述输出端；所述增强子电路并联于所述上拉子电路，用于根据所述电压信号产生第二驱动电流，并传输至所述输出端，所述输出端用于根据所述第一驱动电流及所述第二驱动电流输出上拉电信号；所述上拉子电路包括串联设置的第一晶体管、第二晶体管及第三晶体管，所述第一晶体管的源极用于接收所述电压信号，第一晶体管的漏极电连接第二晶体管的源极，所述第三晶体管的漏极电连接所述输出端；所述第一晶体管的栅极用于接收第一控制信号，所述第一控制信号用于控制所述第一晶体管的通断；所述第二晶体管的漏极电连接所述第三晶体管的源极，所述第二晶体管的栅极用于接收第二控制信号，所述第二控制信号用于控制所述第二晶体管的通断；所述第三晶体管的栅极用于接收第三控制信号，所述第三控制信号用于控制所述第三晶体管的通断；

所述增强子电路包括串联设置的第四晶体管及第五晶体管，所述第四晶体管的源极用于接收所述电压信号，所述第五晶体管的漏极电连接其中一个所述第三晶体管的源极；所述第四晶体管的栅极用于接收所述第一控制信号，所述第一控制信号用于控制所述第四晶体管的通断；所述第五晶体管的栅极用于接收第四控制信号，所述第四控制信号用于控制所述第五晶体管的通断；或者，所述增强子电路包括串联设置的第四晶体管、第五晶体管及第六晶体管，所述第四晶体管的源极用于接收所述电压信号，第四晶体管的漏极电连接第五晶体管的源极，所述第六晶体管的漏极电连接所述输出端；所述第四晶体管的栅极用于接收所述第一控制信号，所述第一控制信号用于控制所述第四晶体管的通断；所述第五晶体管的漏极电连接所述第六晶体管的源极，所述第五晶体管的栅极用于接收所述第四控制信号，所述第四控制信号用于控制所述第五晶体管的通断；所述第六晶体管的栅极用于接收所述第三控制信号，所述第三控制信号用于控制所述第六晶体管的通断；

所述电压信号包括第一电压子信号及第二电压子信号，所述第一电压子信号的电压值大于所述第二电压子信号的电压值，当所述第一电压子信号传输至所述上拉子电路及所述增强子电路时，传输至所述上拉子电路的所述第二控制信号及传输至所述增强子电路的所述第四控制信号的电压值与所述第二电压子信号的电压值相等；当所述第二电压子信号传输至所述上拉子电路及所述增强子电路时，传输至所述增强子电路的所述第四控制信号的电压值与所述第二电压子信号的电压值相等，传输至所述上拉子电路的所述第二控制信号的电压值小于所述第二电压子信号的电压值。

2.如权利要求1所述的驱动电路，其特征在于，所述增强子电路的数量与所述上拉子电路的数量相同，且所述增强子电路一一对应并联于所述上拉子电路。

3.如权利要求1或2所述的驱动电路，其特征在于，所述驱动电路还包括多个下拉子电路，所述下拉子电路的一端用于接收接地信号，另一端电连接所述输出端，所述下拉子电路用于根据所述接地信号驱动所述输出端输出下拉电信号。

4.如权利要求3所述的驱动电路，其特征在于，所述上拉子电路及所述增强子电路包括至少一个PMOS，所述下拉子电路包括至少一个NMOS。

5.如权利要求3所述的驱动电路，其特征在于，所述下拉子电路包括串联设置的第七晶体管、第八晶体管及第九晶体管，所述第七晶体管的源极用于接收所述接地信号，所述第七晶体管的漏极电连接所述第八晶体管的源极，所述第九晶体管的漏极电连接所述输出端；

所述第七晶体管的栅极用于接收第五控制信号，所述第五控制信号用于控制所述第七晶体管的通断；所述第八晶体管的漏极电联接所述第九晶体管的源极，所述第八晶体管的栅极用于接收第六控制信号，所述第六控制信号用于控制所述第八晶体管的通断；所述第九晶体管的栅极用于接收第七控制信号，所述第七控制信号用于控制所述第九晶体管的通断。

6.一种存储装置，其特征在于，所述存储装置包括存储器及如权利要求1‑5任意一项所述的驱动电路，所述存储器用于根据所述输出端输出的电信号存储。

说明书

驱动电路及存储装置

技术领域

[0001] 本申请涉及电路控制技术领域，尤其是涉及一种驱动电路及存储装置。

背景技术

[0002] 随着信息时代的发展，能够方便的对信息进行存储、转移越来越重要，从而在市面上多种存储装置。

[0003] 现有技术中的存储装置的驱动电路能够保证，其工作在1.8V电压模式下有较为理想的波形上升时间，而在3.3V电压模式工作时，波形上升时间较长，无法较好的驱动存储装置进行存储。

发明内容

[0004] 本申请公开了一种驱动电路，能够解决在不同电压模式工作时，输出的波形上升时间较长的技术问题。

[0005] 第一方面，本申请提供了一种驱动电路，所述驱动电路包括多个上拉子电路、输出端及至少一个增强子电路，所述上拉子电路的一端用于接收电压信号，另一端电连接所述输出端，所述上拉子电路用于根据所述电压信号产生第一驱动电流，并传输至所述输出端；所述增强子电路并联于所述上拉子电路，用于根据所述电压信号产生第二驱动电流，并传输至所述输出端，所述输出端用于根据所述第一驱动电流及所述第二驱动电流输出上拉电信号。

[0006] 所述增强子电路产生的第二驱动电流提高了所述输出端输出所述上拉电信号时的上拉驱动电流，从而使得所述输出端的波形上升时间缩短。

[0007] 可选的，所述上拉子电路包括串联设置的第一晶体管、第二晶体管及第三晶体管，所述第一晶体管的源极用于接收所述电压信号，第一晶体管的漏极电连接第二晶体管的源极，所述第三晶体管的漏极电连接所述输出端；所述第一晶体管的栅极用于接收第一控制信号，所述第一控制信号用于控制所述第一晶体管的通断；所述第二晶体管的漏极电连接所述第三晶体管的源极，所述第二晶体管的栅极用于接收第二控制信号，所述第二控制信号用于控制所述第二晶体管的通断；所述第三晶体管的栅极用于接收第三控制信号，所述第三控制信号用于控制所述第三晶体管的通断。

[0008] 可选的，所述增强子电路包括串联设置的第四晶体管、第五晶体管及第六晶体管，所述第四晶体管的源极用于接收所述电压信号，第四晶体管的漏极电连接第五晶体管的源极，所述第六晶体管的漏极电连接所述输出端；所述第四晶体管的栅极用于接收所述第一控制信号，所述第一控制信号用于控制所述第四晶体管的通断；所述第五晶体管的漏极电连接所述第六晶体管的源极，所述第五晶体管的栅极用于接收所述第四控制信号，所述第四控制信号用于控制所述第五晶体管的通断；所述第六晶体管的栅极用于接收所述第三控制信号，所述第三控制信号用于控制所述第六晶体管的通断。

[0009] 可选的，所述电压信号包括第一电压子信号及第二电压子信号，所述第一电压子信号的电压值大于所述第二电压子信号的电压值，当所述第一电压子信号传输至所述上拉子电路及所述增强子电路时，传输至所述上拉子电路的所述第二控制信号及传输至所述增强子电路的所述第四控制信号的电压值与所述第二电压子信号的电压值相等；当所述第二电压子信号传输至所述上拉子电路及所述增强子电路时，传输至所述增强子电路的所述第四控制信号的电压值与所述第二电压子信号的电压值相等，传输至所述上拉子电路的所述第二控制信号的电压值小于所述第二电压子信号的电压值。

[0010] 可选的，所述增强子电路包括串联设置的第四晶体管及第五晶体管，所述第四晶体管的源极用于接收所述电压信号，所述第五晶体管的漏极电连接其中一个所述第三晶体管的源极；所述第四晶体管的栅极用于接收所述第一控制信号，所述第一控制信号用于控制所述第四晶体管的通断；所述第五晶体管的栅极用于接收所述第四控制信号，所述第四控制信号用于控制所述第五晶体管的通断。

[0011] 可选的，所述增强子电路的数量与所述上拉子电路的数量相同，且所述增强子电路一一对应并联于所述上拉子电路。

[0012] 可选的，所述驱动电路还包括多个下拉子电路，所述下拉子电路的一端用于接收接地信号，另一端电连接所述输出端，所述下拉子电路用于根据所述接地信号驱动所述输出端输出下拉电信号。

[0013] 可选的，所述上拉子电路及所述增强子电路包括至少一个PMOS，所述下拉子电路包括至少一个NMOS。

[0014] 可选的，所述下拉子电路包括串联设置的第七晶体管、第八晶体管及第九晶体管，所述第七晶体管的源极用于接收所述接地信号，所述第七晶体管的漏极电连接所述第八晶体管的源极，所述第九晶体管的漏极电连接所述输出端；所述第七晶体管的栅极用于接收第五控制信号，所述第五控制信号用于控制所述第七晶体管的通断；所述第八晶体管的漏极电联接所述第九晶体管的源极，所述第八晶体管的栅极用于接收第六控制信号，所述第六控制信号用于控制所述第八晶体管的通断；所述第九晶体管的栅极用于接收第七控制信号，所述第七控制信号用于控制所述第九晶体管的通断。

[0015] 第二方面，本申请还提供了一种存储装置，所述存储装置包括存储器及如第一方面所述的驱动电路，所述存储器用于根据所述输出端输出的电信号存储。

附图说明

[0016] 为了更清楚的说明本申请实施方式中的技术方案，下面将对实施方式中所需要使用的附图作简单的介绍，显而易见的，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

[0017] 图1为本申请一实施方式提供的驱动电路框架示意图。

[0018] 图2为本申请一实施方式提供的驱动电路示意图。

[0019] 图3为现有技术中一种可能的输出端波形示意图。

[0020] 图4为本申请一实施方式提供的输出端波形示意图。

[0021] 图5为本申请另一实施方式提供的驱动电路示意图。

[0022] 图6为本申请一实施方式提供的PMOS剖视示意图。

[0023] 图7为本申请一实施方式提供的NMOS剖视示意图。

[0024] 图8为本申请一实施方式提供的存储装置框架示意图。

[0025] 附图标号说明：驱动电路‑1、上拉子电路‑11、第一晶体管‑T1、第二晶体管‑T2、第三晶体管‑T3、输出端‑PAD、增强子电路‑12、第四晶体管‑T4、第五晶体管‑T5、第六晶体管‑T6、下拉子电路‑13、第七晶体管‑T7、第八晶体管‑T8、第九晶体管‑T9、存储装置‑2、存储器‑21、栅极‑g、源极‑s、漏极‑d、电压信号‑VDD、接地信号‑VSS、第一控制信号‑G1、第二控制信号‑G2、第三控制信号‑G3、第四控制信号‑G4、第五控制信号‑G5、第六控制信号‑G6、第七控制信号‑G7。

具体实施方式

[0026] 下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整的描述，显然，所描述的实施方式仅是本申请一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

[0027] 本申请提供了一种驱动电路1，请参阅图1，图1为本申请一实施方式提供的驱动电路框架示意图。所述驱动电路1包括多个上拉子电路11、输出端PAD及至少一个增强子电路12，所述上拉子电路11的一端用于接收电压信号VDD，另一端电连接所述输出端PAD，所述上拉子电路11用于根据所述电压信号VDD产生第一驱动电流，并传输至所述输出端PAD；所述增强子电路12并联于所述上拉子电路11，用于根据所述电压信号VDD产生第二驱动电流，并传输至所述输出端PAD，所述输出端PAD用于根据所述第一驱动电流及所述第二驱动电流输出上拉电信号。

[0028] 需要说明的是，所述输出端PAD通常连接至芯片内部的输入接口，或者作为芯片的输出。所述电压信号VDD由外部或内部电源提供，当所述上拉子电路11导通时，所述电压信号VDD加载至所述上拉子电路11，产生的上拉驱动电流传输至所述输出端PAD，使得所述输出端PAD的波形上升。通常，所述驱动电路还包括下拉子电路13，用于产生下拉驱动电流传输至所述输出端PAD，使得所述输出端PAD的波形下降，最终使得所述输出端PAD输出完整的脉冲信号波形。其中，占空比是指在一个脉冲信号周期循环内，波形上升的时间相对于波形总时间所占的比例，占空比用于衡量所述输出端PAD输出的脉冲信号波形的好坏。可以理解的，占空比越大，所述输出端PAD输出的脉冲信号波形越好。

[0029] 具体的，所述增强子电路12并联于所述上拉子电路11，也就是说，所述增强子电路12的一端用于接收所述电压信号VDD，另一端电连接所述输出端PAD。所述增强子电路12导通时，所述电压信号VDD加载至所述增强子电路12，可以产生额外的上拉驱动电流，并且合流至所述输出端PAD，从而提高了所述输出端PAD的上拉驱动电流。

[0030] 可以理解的，在本实施方式中，所述增强子电路12产生的第二驱动电流提高了所述输出端PAD输出所述上拉电信号时的上拉驱动电流，从而使得所述输出端PAD的波形上升时间缩短。

[0031] 在一种可能的实施方式中，请一并参阅图2，图2为本申请一实施方式提供的驱动电路示意图。所述上拉子电路11包括串联设置的第一晶体管T1、第二晶体管T2及第三晶体管T3，所述第一晶体管T1的源极s用于接收所述电压信号VDD，第一晶体管T1的漏极d电连接第二晶体管T2的源极s，所述第三晶体管T3的漏极d电连接所述输出端PAD；所述第一晶体管T1的栅极g用于接收第一控制信号G1，所述第一控制信号G1用于控制所述第一晶体管T1的通断；所述第二晶体管T2的漏极d电连接所述第三晶体管T3的源极s，所述第二晶体管T2的栅极g用于接收第二控制信号G2，所述第二控制信号G2用于控制所述第二晶体管T2的通断；所述第三晶体管T3的栅极g用于接收第三控制信号G3，所述第三控制信号G3用于控制所述第三晶体管T3的通断。

[0032] 具体的，所述第一晶体管T1、所述第二晶体管T2及所述第三晶体管T3均包括栅极g、源极s及漏极d，由于通常采用P型金属氧化物半导体（P Metal Oxide Semiconductor，NMOS）控制所述驱动电路1的所述输出端PAD输出上拉电信号，N型金属氧化物半导体（N Metal Oxide Semiconductor，NMOS）控制所述驱动电路1的所述输出端PAD输出下拉电信号，即所述第一晶体管T1、所述第二晶体管T2及所述第三晶体管T3为PMOS，当栅极g与源极s之间的电压小于或等于晶体管的阈值电压时晶体管导通，也就是说，通过控制所述第一控制信号G1、所述第二控制信号G2及所述第三控制信号G3的电压值，即可控制所述第一晶体管T1、所述第二晶体管T2及所述第三晶体管T3的栅极g与源极s之间的电压，从而实现控制所述第一晶体管T1、所述第二晶体管T2及所述第三晶体管T3的通断。

[0033] 可以理解的，在本实施方式中，所述第一晶体管T1、所述第二晶体管T2及所述第三晶体管T3串联设置，起到分压限流的作用，从而避免所述电压信号VDD的电压值过大，对电路中的电子元器件或集成电路造成损坏。在其他可能的实施方式中，根据所述电压信号VDD的电压值大小，所述上拉子电路11包括的晶体管数量还可以是其他数量，本申请对此不加以限制。

[0034] 在一种可能的实施方式中，请再次参阅图2，所述增强子电路12包括串联设置的第四晶体管T4、第五晶体管T5及第六晶体管T6，所述第四晶体管T4的源极s用于接收所述电压信号VDD，第四晶体管T4的漏极d电连接第五晶体管T5的源极s，所述第六晶体管T6的漏极d电连接所述输出端PAD；所述第四晶体管T4的栅极g用于接收所述第一控制信号G1，所述第一控制信号G1用于控制所述第四晶体管T4的通断；所述第五晶体管T5的漏极d电连接所述第六晶体管T6的源极s，所述第五晶体管T5的栅极g用于接收所述第四控制信号G4，所述第四控制信号G4用于控制所述第五晶体管T5的通断；所述第六晶体管T6的栅极g用于接收所述第三控制信号G3，所述第三控制信号G3用于控制所述第六晶体管T6的通断。

[0035] 同理，所述第四晶体管T4、所述第五晶体管T5及所述第六晶体管T6均包括栅极g、源极s及漏极d，所述第四晶体管T4、所述第五晶体管T5及所述第六晶体管T6的工作原理请参阅上文描述，在此不再赘述。

[0036] 需要说明的是，所述驱动电路1具有两种不同的工作模式，即1.8V工作模式，或者3.3V工作模式。在现有技术中，1.8V工作模式下的驱动电路1的输出端PAD波形较为理想，但在3.3V工作模式下较差。

[0037] 在本实施方式中，由于所述增强子电路12与所述上拉子电路11并联设置，且根据所述电压信号VDD的电压值不同，控制传输至所述增强子电路12和所述上拉子电路11的所述第一控制信号G1、所述第二控制信号G2、所述第三控制信号G3或所述第四控制信号G4的电压值不同，即可实现在不同电压值的工作模式下，分别控制所述上拉子电路11和所述增强子电路12的通断，同时，所述电压信号VDD的来源可以直接取自外部3.3V或1.8V的电源供电。此种设置方式避免需要依靠内部电路产生中间电平实现不同的电压工作模式，从而降低了电路的复杂程度和额外的电子元器件的成本问题。可以理解的，在其他可能的实施方式中，所述电压信号VDD的电压值还可以是其他数值，本申请对此不加以限制。

[0038] 接下来，本申请以所述驱动电路1为3.3V工作模式进行举例说明。当所述驱动电路1为3.3V工作模式时，所述电压信号VDD的电压值最低需要2.7V，换句话说，所述第一晶体管T1或所述第四晶体管T4源极s电压值最低为2.7V，同时，考虑到外部电源的偏差、芯片内部及封装部分的影响，晶体管的栅极g最高电压值通常仿真设定为1.98V。由于PMOS的栅极g与源极s之间的电压相比于NMOS的栅极g与源极s之间的电压较小，晶体管的电流计算公式如下所示：

[0039]

[0040] 其中，为驱动电流的电流值， 为电子迁移速率， 为单位面积栅极g氧化层的电容值，为栅极g氧化层的宽长比值， 为晶体管栅极g与源极s之间的电压值， 为晶体管的阈值电压值， 为晶体管的漏极d与源极s之间的电压值。

[0041] 现有技术中，请一并参阅图3，图3为现有技术中一种可能的输出端波形示意图。根据晶体管的电流计算公式可知，所述输出端PAD在输出上拉电信号时的驱动电流相较于在输出下拉电信号时的驱动电流小，如图3所示，从而造成了所述输出端PAD的波形上升时间较下降时间慢，也就是说，所述输出端PAD的占空比较差，不能满足外围电子元器件或集成电路的应用需求。

[0042] 可以理解的，在本实施方式中，请一并参阅图4，图4为本申请一实施方式提供的输出端波形示意图。所述增强子电路12与所述上拉子电路11并联设置，且所述增强子电路12包括所述第四晶体管T4、所述第五晶体管T5及所述第六晶体管T6，也就是说，当所述驱动电路1为3.3V工作模式时，由于增加了上拉晶体管的数量，从而使得所述输出端PAD的上拉驱动电流增强，如图4所示，缩短了所述输出端PAD的波形上升时间，得到较好的占空比。

[0043] 需要说明的是，所述驱动电路1具有不同的工作挡位，所述上拉子电路11的数量对应所述驱动电路1的工作挡位的数量。可以理解的，当所述驱动电路1的工作挡位不同时，所述输出端PAD的输出波形也不同。

[0044] 在本实施方式中，通过控制所述第一控制信号G1的输出，可以实现所述驱动电路1的不同驱动挡位。具体的，请再次参阅图2，并结合如下表1所示，其中，Drive代表不同所述第一控制信号G1的输出下，实现的所述驱动电路1不同的驱动挡位；需要说明的是，将图2中的所述第一晶体管T1及所述第四晶体管T4按列排序，可以分别得到由左向右排序的1‑5列序号，如下表1所示，圆括号中的数字代表图2中序号相同的所述第一晶体管T1或所述第四晶体管T4的导通状态；“√”代表所述第一晶体管T1或所述第四晶体管T4为导通状态，“X”代表所述第一晶体管T1或所述第四晶体管T4为关断状态。

[0045] 表1 不同驱动挡位下第一晶体管T1及第四晶体管T4的通断状态表

[0046]Drive T1（1） T4（2） T1（3） T1（4） T1（5）
000 √ √ X X X
001 √ √ √ X X
010 √ √ X √ X
011 √ √ √ √ X
100 √ √ X X √
101 √ √ √ X √
110 √ √ X √ √
111 √ √ √ √ √

[0047] 由表1中的所述第一晶体管T1的通断状态可知，在不同的驱动挡位下，总有某一列所述第一晶体管T1为导通状态，且在本实施方式中，当所述第一晶体管T1导通时，所述第二晶体管T2和所述第三晶体管T3一直为导通状态，也就是说，该列所述上拉子电路11一直导通。具体的，所述增强子电路12并联于一直导通的所述第一晶体管T1所在的所述上拉子电路11，且所述第四晶体管T4、所述第五晶体管T5及所述第六晶体管T6在不同的驱动挡位下也一直为导通状态，即该所述增强子电路12一直为导通状态，以对应一直导通的所述上拉子电路11。

[0048] 可以理解的，在本实施方式中，对于不同的驱动挡位，所述增强子电路12对上拉驱动电流有不同程度的提高，使得每个驱动挡位下所述输出端PAD的波形上升时间都有不同程度的缩短。

[0049] 在一种可能的实施方式中，所述电压信号VDD包括第一电压子信号及第二电压子信号，所述第一电压子信号的电压值大于所述第二电压子信号的电压值，当所述第一电压子信号传输至所述上拉子电路11及所述增强子电路12时，传输至所述上拉子电路11的所述第二控制信号G2及所述增强子电路12的所述第四控制信号G4的电压值与所述第二电压子信号的电压值相等；当所述第二电压子信号传输至所述上拉子电路11及所述增强子电路12时，传输至所述增强子电路12的所述第四控制信号G4的电压值与所述第二电压子信号的电压值相等，传输至所述上拉子电路11的所述第二控制信号G2的电压值小于所述第二电压子信号的电压值。

[0050] 具体的，本申请以所述第一电压子信号的电压值为3.3V，所述第二电压子信号的电压值为1.8V进行举例说明。当所述第一电压子信号传输至所述上拉子电路11及所述增强子电路12时，传输至所述上拉子电路11的所述第二控制信号G2的电压值为1.8V，传输至所述增强子电路12的所述第四控制信号G4的电压值也为1.8V，可以理解的，此时，所述第二晶体管T2与所述第五晶体管T5的栅极g和源极s之间的电压值小于阈值电压，处于导通状态；而当所述第二电压子信号传输至所述上拉子电路11及所述增强子电路12时，传输至所述上拉子电路11的所述第二控制信号G2的电压值为0V，传输至所述增强子电路12的所述第四控制信号G4的电压值为1.8V，可以理解的，此时，所述第二晶体管T2的栅极g和源极s之间的电压值小于阈值电压，处于导通状态，而所述第五晶体管T5的栅极g和源极s之间的电压值大于阈值电压，处于关断状态。

[0051] 也就是说，在所述驱动电路1处于1.8V电压工作模式下，所述增强子电路12不会对电路性能造成影响。可以理解的，在本实施方式中，即使设置了所述增强子电路12，也不会影响其他不同电压工作模式下的所述输出端PAD的占空比。

[0052] 在一种可能的实施方式中，请一并参阅图5，图5为本申请另一实施方式提供的驱动电路示意图。所述增强子电路12包括串联设置的第四晶体管T4及第五晶体管T5，所述第四晶体管T4的源极s用于接收所述电压信号VDD，所述第五晶体管T5的漏极d电连接其中一个所述第三晶体管T3的源极s；所述第四晶体管T4的栅极g用于接收所述第一控制信号G1，所述第一控制信号G1用于控制所述第四晶体管T4的通断；所述第五晶体管T5的栅极g用于接收所述第四控制信号G4，所述第四控制信号G4用于控制所述第五晶体管T5的通断。

[0053] 具体的，相对于上一实施方式，本实施方式中每个所述增强子电路12减少了所述第六晶体管T6。由于所述第三晶体管T3与所述第六晶体管T6的栅极g、源极s和漏极d用于接收同样的电位，因此，可以直接将所述增强子电路12产生的额外的驱动电流在所述第三晶体管T3的源极s端合流，从而减少设置所述第六晶体管T6，节省了物料成本。

[0054] 在一种可能的实施方式中，所述增强子电路12的数量与所述上拉子电路11的数量相同，且所述增强子电路12一一对应并联于所述上拉子电路11。

[0055] 在本实施方式中，所述增强子电路12一一对应并联于所述上拉子电路11，也就是说，根据所述驱动电路1的每一个驱动挡位的驱动电流大小不同，在每一列所述上拉子电路11都并联所述增强子电路12，从而使得每个驱动挡位下的所述输出端PAD的驱动电流相对大小不变，即每个驱动挡位下的所述输出端PAD的驱动电流提高的程度相同。具体的，请再次参阅图5，并结合如下表2所示。需要说明的是，将图5中的所述第一晶体管T1及所述第四晶体管T4按列排序，可以分别得到由左向右排序的1‑8列序号，如下表2所示，圆括号中的数字代表图5中序号相同的所述第一晶体管T1或所述第四晶体管T4的导通状态。

[0056] 表2 不同驱动挡位下第一晶体管T1及第四晶体管T4的通断状态表

[0057] Drive T1（1） T4（2） T1（3） T4（4） T1（5） T4（6） T1（7） T4（8）000 √ √ X X X X X X
001 √ √ √ √ X X X X
010 √ √ X X √ √ X X
011 √ √ √ √ √ √ X X
100 √ √ X X X X √ √
101 √ √ √ √ X X √ √
110 √ √ X X √ √ √ √
111 √ √ √ √ √ √ √ √

[0058] 具体的，关于表2中的字母、符号等详细含义请参阅上文描述，在此不再赘述。可以理解的，在本实施方式中，对于不同的驱动挡位，均有对应的所述增强子电路12对驱动电流增强，从而使得每个驱动挡位下所述输出端PAD的波形上升时间都有相同程度的缩短。

[0059] 在一种可能的实施方式中，请再次参阅图1，所述驱动电路1还包括多个下拉子电路13，所述下拉子电路13的一端用于接收接地信号VSS，另一端电连接所述输出端PAD，所述下拉子电路13用于根据所述接地信号VSS驱动所述输出端PAD输出下拉电信号。

[0060] 具体的，所述上拉子电路11控制所述输出端PAD输出上拉电信号，使得所述输出端PAD输出的波形上升；所述下拉子电路13控制所述输出端PAD输出下拉电信号，使得所述输出端PAD输出的波形下降，从而使得所述输出端PAD的波形实现周期性的输出。

[0061] 在本实施方式中，所述下拉子电路13的数量与所述上拉子电路11的数量相等，且一一对应设置，从而使得所述输出端PAD输出的波形可以在上升之后下降至与初始位置平齐，实现所述输出端PAD的波形周期性的输出。

[0062] 在一种可能的实施方式中，请一并参阅图6及图7，图6为本申请一实施方式提供的PMOS剖视示意图；图7为本申请一实施方式提供的NMOS剖视示意图。所述上拉子电路11及所述增强子电路12包括至少一个PMOS，所述下拉子电路13包括至少一个NMOS。

[0063] 具体的，如图6所示，PMOS由栅极g及一个N型半导体包覆两个P型半导体构成，其中一个P型半导体为源极s，另一个为漏极d。栅极g为金属电极，且栅极g与源极s及漏极d之间还设置有绝缘层J。由于P型半导体材料中掺入了三价元素杂质，P型半导体中多数载流子为空穴，且空穴带正电荷。当晶体管为PMOS时，在栅极g加载低电位，两个P型半导体形成沟道导通源极s及漏极d。

[0064] 如图7所示，NMOS由栅极g及一个P型半导体包覆两个N型半导体构成，其中一个N型半导体为源极s，另一个为漏极d。栅极g为金属电极，且栅极g与源极s及漏极d之间还设置有绝缘层J。由于N型半导体材料中掺入了五价元素杂质，N型半导体中多数载流子为电子，且电子带负电荷。当晶体管为NMOS时，在栅极g加载高电位，两个N型半导体形成沟道导通源极s及漏极d。

[0065] 可以理解的，由于粒子的特性，PMOS相对于NMOS的导通速率快、功耗低，因此，采用PMOS控制所述驱动电路1的所述输出端PAD输出上拉电信号，而采用NMOS控制所述驱动电路1的所述输出端PAD输出下拉电信号。

[0066] 在一种可能的实施方式中，请再次参阅图2或图5。所述下拉子电路13包括串联设置的第七晶体管T7、第八晶体管T8及第九晶体管T9，所述第七晶体管T7的源极s用于接收所述接地信号VSS，所述第七晶体管T7的漏极d电连接所述第八晶体管T8的源极s，所述第九晶体管T9的漏极d电连接所述输出端PAD；所述第七晶体管T7的栅极g用于接收所述第五控制信号G5，所述第五控制信号G5用于控制所述第七晶体管T7的通断；所述第八晶体管T8的漏极d电联接所述第九晶体管T9的源极s，所述第八晶体管T8的栅极g用于接收所述第六控制信号G6，所述第六控制信号G6用于控制所述第八晶体管T8的通断；所述第九晶体管T9的栅极g用于接收所述第七控制信号G7，所述第七控制信号G7用于控制所述第九晶体管T9的通断。

[0067] 同理，所述第七晶体管T7、所述第八晶体管T8及所述第九晶体管T9均包括栅极g、源极s及漏极d。具体的，所述第七晶体管T7、所述第八晶体管T8及所述第九晶体管T9同样起到分压、限流的作用。在其他可能的实施方式中，所述下拉子电路13包括的晶体管数量还可以是其他数量，本申请对此不加以限制。所述第七晶体管T7、所述第八晶体管T8及所述第九晶体管T9的工作原理与所述第三晶体管T3、所述第二晶体管T2及所述第一晶体管T1的工作原理类似，本申请在此不再一一赘述。

[0068] 需要说明的是，由于所述第七晶体管T7、所述第八晶体管T8及所述第九晶体管T9为NMOS，因此，当栅极g与源极s之间的电压大于或等于晶体管的阈值电压时晶体管导通，这一点与PMOS相反。

[0069] 本申请还提供了一种存储装置2，请一并参阅图8，图8为本申请一实施方式提供的存储装置框架示意图。所述存储装置2包括存储器21及如上文所述的驱动电路1，所述存储器21用于根据所述输出端PAD输出的电信号存储。