一种IO器件结构及其制备方法

摘要

本发明提供一种IO器件结构及其制备方法，该IO器件结构包括第一导电类型衬底、第二导电类型深阱区、两个间隔预设距离的第一沟槽、第二沟槽、隔离层、栅极结构、第一导电类型掺杂区及第二导电类型掺杂区，其中，深阱区位于所述衬底中；第一沟槽位于深阱区中；至少两个间隔预设距离的第二沟槽位于两第一沟槽之间；隔离层填充第一沟槽及第二沟槽；栅极结构位于相邻两第二之间的衬底上表面且包括隧穿层、浮栅层、第一介电层、栅极层及隔离侧墙；第一导电类型掺杂区与第二导电类型掺杂区分别位于相邻栅极结构与第二沟槽之间及第一沟槽与第二沟槽之间的衬底上表层。本发明通过于栅极结构中设置薄隧穿层，降低了器件的功耗，提升了器件的读操作速度。

权利要求

1.一种IO器件的制备方法，其特征在于，包括以下步骤：

提供一第一导电类型衬底，并于所述衬底上形成第二导电类型深阱区；

于所述深阱区中形成两个开口向上且间隔设置的第一沟槽以得到位于两个所述第一沟槽之间的IO器件区及位于所述IO器件区两侧的核心器件区，所述IO器件区与所述核心器件区之间通过所述第一沟槽隔离开；

于两个所述第一沟槽之间形成至少两个开口向上且与所述第一沟槽间隔设置的第二沟槽，并于所述第一沟槽与所述第二沟槽中形成隔离层；

于所述衬底的上表面形成第二介电层，对所述衬底的上表面进行至少一次第二导电类型掺杂，以调控高压器件的阈值电压及IO器件的阈值电压，并去除所述IO器件区上表面的所述第二介电层，且所述第二介电层用于所述高压器件的高压介电层；

于相邻两个所述第二沟槽之间的所述衬底的上表面形成包括隧穿层、第一导电类型浮栅层、第一介电层及栅极层的叠层结构，并于所述叠层结构的侧壁形成覆盖所述叠层结构侧壁的隔离侧墙以得到栅极结构，且所述栅极结构与所述第二沟槽间隔预设距离，所述栅极层与所述浮栅层电连接，所述隧穿层的厚度范围为80 Å  100 Å；

~

于所述栅极结构的两侧形成位于所述第二沟槽与所述栅极结构之间且位于所述IO器件区上表层的第一导电类型掺杂区，并于相邻的所述第一沟槽与所述第二沟槽之间的所述IO器件区的上表层形成第二导电类型掺杂区。

2.根据权利要求1所述的IO器件的制备方法，其特征在于：所述第一沟槽与所述第二沟槽同步形成。

3.根据权利要求1所述的IO器件的制备方法，其特征在于：形成至少一高压器件于所述核心器件区。

4.根据权利要求1所述的IO器件的制备方法，其特征在于：形成所述第一介电层之后，形成所述栅极层之前还包括于所述第一介电层中形成贯穿所述第一介电层的通孔的步骤，所述栅极层还填充于所述通孔中以与所述浮栅层电接触。

5.一种IO器件结构，其特征在于，所述IO器件结构是采用如权利要求1 4中任意一项所~述的IO器件的制备方法制备得到，包括：

第一导电类型衬底；

第二导电类型深阱区，位于所述衬底中；

两个间隔预设距离的第一沟槽，位于所述深阱区中，并将所述衬底分隔成位于两个所述第一沟槽之间的IO器件区与位于所述IO器件区两侧的核心器件区；

至少两个间隔预设距离的第二沟槽，位于两个所述第一沟槽之间，且与所述第一沟槽间隔预设距离；

隔离层，填充所述第一沟槽及所述第二沟槽；

栅极结构，位于相邻两个所述第二沟槽之间的所述衬底的上表面并与两侧的所述第二沟槽间隔预设距离，且所述栅极结构包括向上依次堆叠的隧穿层、浮栅层、第一介电层和栅极层组成的叠层结构及覆盖所述叠层结构侧壁的隔离侧墙，且所述栅极层与所述浮栅层电连接；

第一导电类型掺杂区及第二导电类型掺杂区，所述第一导电类型掺杂区位于所述栅极结构与所述第二沟槽之间的所述IO器件区的上表层，所述第二导电类型掺杂区位于相邻所述第一沟槽与所述第二沟槽之间的所述IO器件区的上表层。

6.根据权利要求5所述的IO器件结构，其特征在于：所述第一介电层的厚度范围为120 Å 180 Å。

~

7.根据权利要求5所述的IO器件结构，其特征在于：所述第一介电层中还设有至少贯穿所述第一介电层的通孔，所述栅极层填充于所述通孔中以与所述浮栅层电接触。

8.根据权利要求5所述的IO器件结构，其特征在于：第二导电类型掺杂区的掺杂浓度高于所述深阱区的掺杂浓度。

说明书

一种IO器件结构及其制备方法

技术领域

[0001] 在本发明属于半导体技术领域，涉及一种IO器件结构及其制备方法。

背景技术

[0002] 通常嵌入式Flash（Embedded Flash，简称EMB Flash）在设计时会用到核心器件（Core devices）和输入/输出器件（IO devices，也称IO器件），有些EMB Flash对IO器件的求不高，为了节约成本，会采用高压器件代替IO器件的使用，这样可以节约5块光刻版，分别为N阱光刻掩膜版、P阱光刻掩膜版、双栅极层光刻掩膜版、N型低掺杂光刻掩膜版及P型掺杂光刻掩膜版。但是，使用高压器件代替IO器件读操作的速度慢（约50 ns），且功耗大（约200 μA/MHz）。

[0003] 因此，急需寻找一种提升读操作速度及降低功耗的IO器件结构。

发明内容

[0004] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种IO器件结构及其制备方法，用于解决现有技术中高压器件代替IO器件的读操作速度慢及功耗大的问题。

[0005] 为实现上述目的及其他相关目的，本发明提供了一种IO器件的制备方法，包括以下步骤：

[0006] 提供一第一导电类型衬底，并于所述衬底上形成第二导电类型深阱区；

[0007] 于所述深阱区中形成两个开口向上且间隔设置的第一沟槽以得到位于两个所述第一沟槽之间的IO器件区及位于所述IO器件区两侧的核心器件区，所述IO器件区与所述核心器件区之间通过所述第一沟槽隔离开；

[0008] 于两个所述第一沟槽之间形成至少两个开口向上且与所述第一沟槽间隔设置的第二沟槽，并于所述第一沟槽与所述第二沟槽中形成隔离层；

[0009] 于相邻两个所述第二沟槽之间的所述衬底的上表面形成包括隧穿层、第一导电类型浮栅层、第一介电层及栅极层的叠层结构，并于所述叠层结构的侧壁形成覆盖所述叠层结构侧壁的隔离侧墙以得到栅极结构，且所述栅极结构与所述第二沟槽间隔预设距离，所述栅极层与所述浮栅层电连接；

[0010] 于所述栅极结构的两侧形成位于所述第二沟槽与所述栅极结构之间的所述IO器件区上表层的第一导电类型掺杂区，并于相邻的所述第一沟槽与所述第二沟槽之间的所述IO器件区的上表层形成第二导电类型掺杂区。

[0011] 可选地，所述第一沟槽与所述第二沟槽同步形成。

[0012] 可选地，形成至少一高压器件于所述核心器件区。

[0013] 可选地，形成所述第二沟槽之后，形成所述隧穿层之前还包括于所述衬底的上表面形成第二介电层及于所述衬底中进行至少一次第二导电类型掺杂的步骤。

[0014] 可选地，于所述衬底中进行第二导电类型掺杂之后，形成所述隧穿层之前还包括去除所述IO器件区上表面的所述第二介电层的步骤。

[0015] 可选地，形成所述第一介电层之后，形成所述栅极层之前还包括于所述第一介电层中形成贯穿所述第一介电层的通孔的步骤，所述栅极层还填充于所述通孔中以与所述浮栅层电接触。

[0016] 本发明还提供了一种IO器件，包括：

[0017] 第一导电类型衬底；

[0018] 第二导电类型深阱区，位于所述衬底中；

[0019] 两个间隔预设距离的第一沟槽，位于所述深阱区中，并将所述衬底分隔成位于两个所述第一沟槽之间的IO器件区与位于所述IO器件区两侧的核心器件区；

[0020] 至少两个间隔预设距离的第二沟槽，位于两所述第一沟槽之间，且与所述第一沟槽间隔预设距离；

[0021] 隔离层，填充所述第一沟槽及所述第二沟槽；

[0022] 栅极结构，位于相邻两个所述第二沟槽之间的所述衬底的上表面并与两侧的所述第二沟槽间隔预设距离，且所述栅极结构包括向上依次堆叠的隧穿层、浮栅层、第一介电层和栅极层组成的叠层结构及覆盖所述叠层结构侧壁的隔离侧墙，且所述栅极层与所述浮栅层电连接；

[0023] 第一导电类型掺杂区及第二导电类型掺杂区，所述第一导电类型掺杂区位于所述栅极结构与所述第二沟槽之间的所述IO器件区的上表层，所述第二导电类型掺杂区位于相邻所述第一沟槽与所述第二沟槽之间的所述IO器件区的上表层。

[0024] 可选地，所述隧穿层的厚度范围为80 Å  100 Å，所述第一介电层的厚度范围为~120 Å 180 Å。
~

[0025] 可选地，所述第一介电层中还设有至少贯穿所述第一介电层的通孔，所述栅极层填充于所述通孔中以与所述浮栅层电接触。

[0026] 可选地，第二导电类型掺杂区的掺杂浓度高于所述深阱区的掺杂浓度。

[0027] 如上所述，本发明的IO器件结构及其制备方法通过于所述衬底中形成所述IO器件区及所述核心器件区后，于所述衬底的上表面形成第二介电层并对所述衬底进行至少一次第二导电类型离子注入步骤，以调控所述核心器件区中形成的所述核心器件及所述IO器件区形成的IO器件的阈值电压；去除所述IO器件区的所述第二介电层，并于所述第二沟槽之间的所述IO器件区上表面形成与所述第二沟槽间隔预设距离的隧穿层，且所述隧穿层的厚度较薄，提升了IO器件的读操作速度，显著降低了IO器件的功耗。此外，所述IO器件制备工艺步骤与所述核心器件的制备工艺步骤兼容，简化了工艺步骤，降低了成本，具有高度产业利用价值。

附图说明

[0028] 图1显示为本发明的IO器件的制备方法的工艺流程图。

[0029] 图2显示为本发明的IO器件的制备方法的形成第一导电类型深阱区后的剖面结构示意图。

[0030] 图3显示为本发明的IO器件的制备方法的形成隔离层后的剖面结构示意图。

[0031] 图4显示为本发明的IO器件的制备方法的形成叠层结构后的剖面结构示意图。

[0032] 图5显示为本发明的IO器件的制备方法的形成栅极结构后的剖面结构示意图。

[0033] 图6显示为本发明的IO器件的制备方法制备的IO器件的剖面结构示意图。

[0034] 元件标号说明：1 衬底，11 深阱区，111 第一沟槽，12 IO器件区，121 第二沟槽，13 隔离层，14 栅极结构，141 隧穿层，142 浮栅层，143 第一介电层，1431 通孔，144 栅极层，145 隔离侧墙，15 第一导电类型掺杂区，16 第二导电类型掺杂区。

具体实施方式

[0035] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0036] 请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0037] 实施例一

[0038] 本实施例提供一种IO器件的制备方法，如图1所示，为所述IO器件的制备方法的工艺流程图，包括以下步骤：

[0039] S1：提供一第一导电类型衬底，并于所述衬底上形成第二导电类型深阱区；

[0040] S2：于所述深阱区中形成两个开口向上且间隔设置的第一沟槽以得到位于两个所述第一沟槽之间的IO器件区及位于所述IO器件区两侧的核心器件区，所述IO器件区与所述核心器件区之间通过所述第一沟槽隔离开；

[0041] S3：于两个所述第一沟槽之间形成两个开口向上且与所述第一沟槽间隔设置的第二沟槽，并于所述第一沟槽与所述第二沟槽中形成隔离层；

[0042] S4：于相邻两所述第二沟槽之间的所述衬底的上表面形成包括隧穿层、第一导电类型浮栅层、第一介电层及栅极层的叠层结构，并于所述叠层结构的侧壁形成覆盖所述叠层结构侧壁的隔离侧墙以得到栅极结构，且所述栅极结构与所述第二沟槽间隔预设距离，所述栅极层与所述浮栅层电连接；

[0043] S5：于所述栅极结构的两侧形成位于所述第二沟槽与所述栅极结构之间且位于所述IO器件区上表层的第一导电类型掺杂区，并于相邻的所述第一沟槽与所述第二沟槽之间的IO器件区的上表层形成第二导电类型掺杂区。

[0044] 请参阅图2，执行所述步骤S1：提供一第一导电类型衬底1，并于所述衬底1上形成第二导电类型深阱区11。

[0045] 具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。

[0046] 具体的，所述衬底1的材质包括硅或者其他适合的半导体材料。本实施例中，所述衬底1为P型硅。

[0047] 具体的，所述衬底1的尺寸可以根据实际情况进行设置，这里不再限制。

[0048] 具体的，形成所述深阱区还包括以下步骤：于所述衬底的上表面形成第一光刻胶层，并图案化所述第一光刻胶层；基于图案化的所述第一光刻胶层形成所述深阱区11。

[0049] 具体的，形成所述深阱区11的方法包括离子注入或者其他适合的方法。本实施例中，采用离子注入的方法于所述衬底1中形成所述深阱区11的掺杂区，且对所述衬底1进行第二导电类型掺杂后还包括退火的步骤，以对掺杂区进行推阱，继而形成所述深阱区11。

[0050] 再请参阅图3，执行所述步骤S2及所述S3：于所述深阱区11中形成两个开口向上且间隔设置的第一沟槽111以得到位于两个所述第一沟槽111之间的IO器件区12及位于所述IO器件区12两侧的核心器件区（未图示），所述IO器件区12与所述核心器件区由所述第一沟槽111隔离开；于两个所述第一沟槽111之间形成两个开口向上且与所述第一沟槽111间隔设置的第二沟槽121，并于所述第一沟槽111与所述第二沟槽121中形成隔离层13。

[0051] 作为示例，所述第一沟槽111与所述第二沟槽121同步形成。

[0052] 具体的，形成所述第一沟槽111及所述第二沟槽121的步骤包括：于所述衬底1的上表面形成第二光刻胶层，并图案化所述第二光刻胶层；基于图案化的所述第二光刻胶层形成所述第一沟槽111及所述第二沟槽121。

[0053] 具体的，形成所述第一沟槽111及所述第二沟槽121的方法包括湿法刻蚀、干法刻蚀或者其他适合的方法。

[0054] 具体的，形成所述第一沟槽111以得到所述IO器件区12，并将所述IO器件区12与所述核心器件区隔离开。

[0055] 作为示例，形成至少一高压器件于所述核心器件区。

[0056] 具体的，所述IO器件区12制备的IO器件与所述核心器件区制备的核心器件同步制备。

[0057] 具体的，形成所述第二沟槽121以于所述IO器件区12中得到IO器件的有源区。

[0058] 具体的，所述隔离层13的材质包括二氧化硅、氮化硅或者其他适合的高介电材料。

[0059] 具体的，形成所述隔离层13的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。本实施例中，采用化学气相沉积形成所述隔离层13。

[0060] 具体的，所述隔离层13的上表面与所述衬底1的上表面齐平。

[0061] 再请参阅图4至图5，执行所述步骤S4：于相邻两个所述第二沟槽121之间的所述衬底1的上表面形成包括隧穿层141、第一导电类型浮栅层142、第一介电层143及栅极层144的叠层结构，并于所述叠层结构的侧壁形成覆盖所述叠层结构侧壁的隔离侧墙145以得到栅极结构14，且所述栅极结构14与所述第二沟槽121间隔预设距离，所述栅极层144与所述浮栅层142电连接。

[0062] 作为示例，形成所述第二沟槽121之后，形成所述隧穿层141之前还包括于所述衬底1的上表面形成第二介电层（未图示）及对所述衬底进行至少一次第二导电类型掺杂的步骤。

[0063] 具体的，形成所述第二介电层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

[0064] 具体的，于形成所述第二介电层之后，形成所述隧穿层141之前，于所述衬底1中进行至少一次第二导电类型掺杂，用于调控所述高压器件的阈值电压及所述IO器件的阈值电压。

[0065] 具体的，对所述衬底1进行第二导电类型掺杂的方法包括离子注入或者其他适合的方法。

[0066] 具体的，对所述衬底1进行第二导电类型掺杂的掺杂浓度及深度可以根据器件的阈值电压的要求进行调节，这里不再限定。

[0067] 作为示例，于所述衬底1中进行第二导电类型掺杂之后，形成所述隧穿层141之前还包括去除所述IO器件区12上表面的所述第二介电层的步骤。

[0068] 具体的，去除所述IO器件区12上表面的所述第二介电层包括以下步骤：于所述衬底的上表面形成一第三光刻胶层，并图案化所述第三光刻胶层以显露出所述IO器件区12的上表面；基于图案化的所述第三光刻胶层，去除所述第二介电层。

[0069] 具体的，去除所述第二介电层的方法包括湿法刻蚀或者其他适合的方法。本实施例中，采用HF溶液（湿法刻蚀的一种）去除所述第二介电层。

[0070] 具体的，如图4及图5所示，分别为形成叠层结构后的剖面结构示意图及形成所述栅极结构14后的剖面结构示意图，形成所述栅极结构14的方法包括以下步骤：于所述第二介电层及所述IO器件区12的上表面依次形成隧穿材料层、浮栅材料层、第一介电材料层及栅极导电层；于所述栅极导电层的上表面形成第四光刻胶层，并图案化所述第四光刻胶层；基于图案化的所述第四光刻胶层，去除所述IO器件区12上方多余的所述隧穿材料层、所述浮栅材料层、所述第一介电材料层及所述栅极导电层，以得到包括所述隧穿层141、所述浮栅层142、含所述通孔1431的所述第一介电层143及所述栅极层144的叠层结构；于所述叠层结构的显露表面形成一覆盖所述叠层结构显露表面的隔离材料层，并去除所述叠层结构上表面的隔离材料层，显露出所述栅极层144以得到所述隔离侧墙145，继而得到包括所述隧穿层141、所述浮栅层142、所述第一介电层143、所述栅极层144及所述隔离侧墙145的所述栅极结构14。

[0071] 具体的，形成的所述第二介电层及位于所述第二介电层上表面的所述隧穿层141共同用于所述核心器件区中高压器件的耐高压介电层。

[0072] 具体的，形成所述隧穿材料层的方法包括化学气相沉积、物理气相沉积、热氧化法或者其他适合的方法。

[0073] 具体的，所述隧穿材料层的材质包括氧化硅或者其他适合的介电材料。

[0074] 具体的，形成所述浮栅材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

[0075] 具体的，所述浮栅材料层的材质包括第一导电类型多晶硅，也可以是其他适合的材料。

[0076] 具体的，形成的所述浮栅材料层的厚度可以根据实际情况进行选择，这里不再限定。

[0077] 具体的，形成所述第一介电材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

[0078] 具体的，所述第一介电材料层的材质包括氧化硅、氮化硅中的一种，也可以是其他适合的介电材料。

[0079] 作为示例，形成所述第一介电层143之后，形成所述栅极层144之前还包括于所述第一介电层143中形成贯穿所述第一介电层143的通孔1431的步骤，所述栅极层144还填充于所述通孔1431中以与所述浮栅层142电接触。

[0080] 具体的，形成所述通孔1431包括以下步骤：于所述第一介电材料层的上表面形成一第五光刻胶层，图案化所述第五光刻胶层；基于图案化的所述第五光刻胶层，于所述第一介电材料层的中形成至少贯穿所述第一介电材料层的所述通孔1431。

[0081] 具体的，当所述通孔1431贯穿所述第一介电材料层，并延伸至所述浮栅材料层中时，在保证所述通孔1431未贯穿所述浮栅材料层的情况下，所述通孔1431于所述浮栅材料层中的延伸深度可以根据实际情况进行选择，这里不再限制。

[0082] 具体的，形成所述通孔1431的方法包括湿法刻蚀及干法刻蚀中的一种，也可以是其他适合的方法。

[0083] 具体的，所述栅极导电层填充所述通孔1431并覆盖所述第一介电材料层的上表面，以使所述栅极层144与所述浮栅层142电连接。

[0084] 具体的，在保证所述栅极导电层可以填充进所述通孔1431并与所述浮栅层142电连接的情况下，所述通孔1431的截面尺寸可以根据实际情况进行选择，这里不再限定。

[0085] 具体的，所述栅极导电层的材质包括第一导电类型多晶硅，也可以是其他适合的导电材料。

[0086] 具体的，去除所述IO器件区12上表面多余所述隧穿材料层、所述浮栅材料层、所述第一介电材料层及所述栅极导电层的方法包括湿法刻蚀或者其他适合的方法。

[0087] 具体的，形成所述隔离材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

[0088] 具体的，所述隔离材料层的材质包括氧化硅、氮化硅或者其他适合的介电材料。

[0089] 再请参阅图6，执行所述步骤S5：于所述栅极结构14的两侧形成位于所述第二沟槽121与所述栅极结构14之间的所述IO器件区12上表层的第一导电类型掺杂区15，并于相邻的所述第一沟槽111与所述第二沟槽121之间的所述IO器件区12的上表层形成第二导电类型掺杂区16。

[0090] 具体的，形成所述第一导电类型掺杂区15的方法包括离子注入或者其他适合的方法。本实施例中，以所述隔离侧墙145为掩膜，采用离子注入的方法形成所述第一导电类型掺杂区15。

[0091] 具体的，形成所述第二导电类型掺杂区16的方法包括离子注入或者其他适合的方法。

[0092] 具体的，所述第一导电类型掺杂区15及所述第二导电类型掺杂区16为重掺杂。

[0093] 具体的，形成所述第一导电类型掺杂区15及所述第二导电类型掺杂区16之后，还包括形成电连接所述第二导电类型掺杂区16的阱区电极、电连接所述栅极结构14一侧的所述第一导电类型掺杂区15的源极、电连接所述栅极结构14一侧的所述源极相对侧的漏极及电连接所述栅极层144的栅极的步骤。

[0094] 具体的，形成的所述阱区电极与所述栅极结合用于控制所述栅极结构14下方的所述IO器件区的导电通道的开启，继而通过与所述源极和所述漏极的配合控制所述IO器件的工作。

[0095] 具体的，于所述IO器件区12中形成所述IO器件与于所述核心器件区中形成核心器件同步，且工艺步骤兼容，简化了工艺步骤，降低了器件的制作成本。

[0096] 本实施例的IO器件的制备方法通过所述第一沟槽111与所述隔离层13将衬底1分隔成所述IO器件区12及所述核心器件区，于所述衬底1的上表面形成第二介电层并进行至少一次第二导电类型离子的注入，以调控所述核心器件区中形成的核心器件及所述IO器件区12形成的IO器件的阈值电压；去除所述IO器件区12的所述第二介电层，并于所述第二沟槽121之间形成与所述第二沟槽121间隔预设距离的所述栅极结构14，且所述栅极结构14包括依次堆叠于所述衬底1上表面的所述隧穿层141、所述浮栅层142、所述第一介电层143和所述栅极层144的叠层结构及覆盖所述叠层结构侧壁的所述隔离侧墙145，使所述IO器件的所述栅极结构14与所述核心器件的形成工艺兼容，简化了形成工艺，节省了制作成本。

[0097] 实施例二

[0098] 本实施例提供一种IO器件结构，如图6所示，为所述IO器件结构的剖面结构示意图，包括：第一导电类型衬底1、第二导电类型深阱区11、第一沟槽111、第二沟槽121、隔离层13、栅极结构14、第一导电类型掺杂区15及第二导电类型掺杂区16，其中，所述深阱区11位于所述衬底1中；两个间隔预设距离的所述第一沟槽111位于所述深阱区11中，且所述第一沟槽111将所述衬底1分隔成位于两个所述第一沟槽111之间的IO器件区12与位于所述IO器件区12两侧的核心器件区；至少两个间隔预设距离的所述第二沟槽121，位于两所述第一沟槽111之间，且所述第二沟槽121与所述第一沟槽111之间间隔预设距离；所述隔离层13填充所述第一沟槽111及所述第二沟槽121；所述栅极结构14位于相邻两个所述第二沟槽121之间的所述衬底1的上表面并与两侧的所述第二沟槽121间隔预设距离，且所述栅极结构14包括向上依次堆叠的隧穿层141、浮栅层142、第一介电层143和栅极层144组成的叠层结构及覆盖所述叠层结构侧壁的隔离侧墙145，且所述栅极层144与所述浮栅层142电连接；所述第一导电类型掺杂区15位于所述栅极结构14与所述第二沟槽121之间的所述IO器件区的上表层，所述第二导电类型掺杂区16位于相邻所述第一沟槽111与所述第二沟槽121之间的所述IO器件区的上表层。

[0099] 具体的，所述深阱区11的深度可以根据实际情况进行选择，这里不再限制。

[0100] 具体的，所述深阱区11的区域面积可以根据实际情况进行设置，这里不再限制。

[0101] 具体的，所述第一沟槽111延伸至所述衬底1的深度及所述第一沟槽111的开口尺寸可以根据实际情况，这里不再限制。

[0102] 具体的，所述第二沟槽121延伸至所述衬底1的深度及所述第二沟槽121的开口尺寸可以根据实际情况，这里不再限制。

[0103] 具体的，相邻的所述第一沟槽111与所述第二沟槽121之间的间隔距离可以根据实际情况进行设置，这里不再限制。

[0104] 具体的，相邻两所述第二沟槽121之间的间隔距离可以根据实际情况进行设置，这里不再限制。

[0105] 作为示例，所述隧穿层141的厚度范围为80 Å  100 Å，以降低所述IO器件的读功~耗。本实施例中，所述隧穿层141的厚度为90 Å。

[0106] 作为示例，所述第一介电层143的厚度范围为120 Å  180 Å，以与所述高压器件的~结构相对应，减少同步制备所述IO器件与所述核心器件的工艺步骤。本实施例中，所述第一介电层143的厚度为150 Å

[0107] 具体的，所述第一介电层143中还设有至少贯穿所述第一介电层143的通孔1431，所述栅极层144填充于所述通孔1431中以与所述浮栅层电接触，即所述栅极层144的导电材料填充进所述通孔1431，继而使所述浮栅层142与所述栅极层144电连接。

[0108] 具体的，所述隔离侧墙145的厚度可以根据实际情况进行设置，这里不再限制。

[0109] 具体的，所述栅极结构14与所述栅极结构14两侧的所述第二沟槽121之间的间隔距离可以根据实际情况进行设置，这里不再限制。

[0110] 作为示例，第二导电类型掺杂区16的掺杂浓度高于所述深阱区11的掺杂浓度以使所述第二导电类型掺杂区16与和所述第二导电类型掺杂区16电连接的阱区电极形成欧姆接触，降低器件的功耗。

[0111] 具体的，所述第二导电类型掺杂16区与所述栅极层144分别与相应的电极电连接后，共同控制所述深阱区11中的导电沟道的开启及关闭。

[0112] 具体的，所述第一导电类型掺杂区15为重掺杂，以所述第一导电类型掺杂区15与和所述第一导电类型掺杂区15电连接的金属电极形成欧姆接触，降低器件的功耗。

[0113] 具体的，所述栅极结构14两侧的所述第一导电类型掺杂区15分别为所述IO器件的源极区与漏极区。

[0114] 具体的，通过采用上述厚度范围的所述隧穿层141，提升了所述IO器件的电流驱动能力，所述IO器件的读功耗显著降低，从约200 μA/MHz降到150 μA/MHz以下，所述IO器件的读速度也得到了提升，从约50 ns提升至35 ns以下。

[0115] 本实施例的IO器件结构，通过对所述IO器件结构设计，所述IO器件结构与所述核心器件中高压器件的工艺兼容，简化了制备工艺，且采用较薄的所述隧穿层141作为器件的耐压栅介电层，显著降低了器件的功耗，提升了器件的读操作速度。

[0116] 综上所述，本发明的IO器件结构及其制备方法通过设计IO器件的结构，于衬底上形成第一导电类型深阱区，并通过第一沟槽将衬底分隔成核心器件区和位于深阱区的IO器件区的两部分，于衬底上形成第二介电层，并对衬底进行至少一次第二导电类型的离子注入步骤，以调整核心器件与IO器件的阈值电压，去除IO器件区上表面的第二介电层，并依次形成包括薄隧穿层、浮栅层、第一介电层、栅极层及隔离侧墙的栅极结构，以使IO器件的制备工艺步骤与和IO器件匹配的核心器件的制备工艺步骤兼容，简化了制备工艺，降低了制备成本；此外，通过用薄的隧穿层代替高压的第二介电层，降低了IO器件的功耗，提升了IO器件的读操作速度。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

[0117] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。