适用纳米级FinFET工艺的低钳位电压静电保护器件

摘要

本发明提供一种适用纳米级FinFET工艺的低钳位电压静电保护器件，属于鳍式场效应晶体管技术领域。本发明适用纳米级FinFET工艺的低钳位电压静电保护器件包括第一导电类型衬底、设置在第一导电类型衬底上的第二导电类型深阱区，所述第二导电类型深阱区设有2根以上平行的SCR指条，所述SCR指条包括间隔设置的第一导电类型阱区和第二导电类型阱区，不同的SCR指条间相邻阱区的导电类型均不同。本发明的有益效果为：本发明能够显著地降低导通电阻，提升电压钳制能力。

权利要求

1.适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：包括第一导电类型衬底、设置在第一导电类型衬底上的第二导电类型深阱区，所述第二导电类型深阱区设有2根以上平行的SCR指条，所述SCR指条包括间隔设置的第一导电类型阱区和第二导电类型阱区，不同的SCR指条间相邻阱区的导电类型均不同，所述SCR指条还包括设置在所述第一导电类型阱区和第二导电类型阱区上表面的鳍片结构Fin，所述鳍片结构Fin的数量为多根，平行沿SCR指条长度方向延伸分布。

2.根据权利要求1所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：所述鳍片结构Fin包括分别设置在所述第一导电类型阱区和第二导电类型阱区上方的1个以上的第一导电类型有源区和第二导电类型有源区，相邻的有源区之间设有高K金属栅HKMG，所述第一导电类型阱区上方的第二导电类型有源区设有第一电源脚，所述第二导电类型阱区上方的第一导电类型有源区设有第二电源脚，所述SCR指条上所有的第一导电类型阱区和第二导电类型阱区上对应类型的一个以上有源区通过导电线短接。

3.根据权利要求2所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：所述鳍片结构Fin电源阴极侧的电源脚与器件内部寄生的N型鳍式场效晶体管的高K金属栅HKMG的电势短接。

4.根据权利要求2所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：设于所述鳍片结构Fin中部的第一导电类型阱区和第二导电类型阱区分别包括两组电源脚，分别用于与相邻的阱区构造SCR路径。

5.根据权利要求4所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：所述SCR指条在阱区分布、有源区配置、电极连接、电流流向方面，均呈对称互补关系。

6.根据权利要求2所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：所述SCR指条上多跟并列设置的有源区为同一导电类型有源区，并通过导电线相互短接，所述第一导电类型阱区上方的第二导电类型有源区、第一导电类型阱区、相邻的SCR指条的第二导电类型阱区、第二导电类型阱区上的第一导电类型有源区之间能够构造SCR路径。

7.根据权利要求6所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：设于所述第二导电类型深阱区中部的阱区能够分别与两侧相邻的阱区构造SCR路径。

8.根据权利要求1‑7任一项所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：所述第二导电类型深阱区范围为从硅片表面到其结深处，呈现出一个阱状，所述SCR指条平行嵌设到所述第二导电类型深阱区内。

9.根据权利要求1‑7任一项所述的适用纳米级FinFET工艺的低钳位电压静电保护器件，其特征在于：所述第二导电类型深阱区为一个埋层，只存在于第一导电类型阱区和第二导电类型阱区的下方，在所述第一导电类型阱区的周围设置一第二导电类型阱环，与下方的第二导电类型深阱区共同实现电学隔离功能。

说明书

适用纳米级FinFET工艺的低钳位电压静电保护器件

技术领域

[0001] 本发明涉及鳍式场效应晶体管技术领域，具体涉及一种适用纳米级FinFET工艺的低钳位电压静电保护器件。

背景技术

[0002] 静电放电（Electro‑Static Discharge，简称ESD）是集成电路可靠性领域的一个重要分支。随着半导体制造工艺节点不断演进到三维（3D）的鳍式场效应晶体管（FinFET）工艺，芯片内部晶体管的物理尺寸已经趋于物理极限，对ESD放电的耐受能力不断变差；与此同时，芯片引脚的ESD设计窗口也在不断缩减，这无疑增大了ESD防护设计的难度。综上，基于FinFET工艺进行ESD防护研究，是一项非常必要且十分具有挑战性的工作。

[0003] 目前，工业界最典型的整体静电防护方案由“二极管器件 + 电源钳位电路”所构成，见附图1（a）。其中，电源钳位电路通常被放置于电源轨（VDD，VCC等）和地轨（GND，VSS等）之间，用于泄放供电轨道上的静电荷。而二极管器件，细分为P型二极管（P型重掺杂区/N阱 DIODE，简称DP）和N型二极管（N型重掺杂区/P阱 DIODE，简称DN），两者的结构剖面图见附图1（b）。通常P型二极管被放置于信号端（Input/Output，简称I/O）与电源轨之间，具有单向导电性，ESD整流方向为：I/O→VDD；而N型二极管被放置于信号端（Input/Output，简称I/O）与地轨之间，同样具有单向导电性，ESD整流方向为：GND→I/O。通过上述的“二极管器件 + 电源钳位电路”防护网络，便可以实现芯片任意两个端口之间的静电防护功能。

[0004] 然而，对于一些高频应用，放置于I/O端口两侧的ESD防护器件自身的寄生电容会严重干扰内部电路的正常工作。对于一些电容预算较低的I/O端口（如射频I/O，高速I/O），为了降低ESD器件自身寄生电容对电路功能的干扰，通常会将二极管堆叠起来，作为I/O端口的ESD防护器件。此时，总的寄生电容会近似变为原来单个二极管的1/N，其中N代表堆叠数目。然而，随着二极管堆叠数目的增大，寄生电阻也线性提升，这会大幅恶化电压钳制性能，尤其是对于ESD设计窗口已经非常狭小的FinFET工艺，可谓雪上加霜。此时，考虑上述“二极管器件 + 电源钳位电路”的整体静电防护网络，对于一些电流路径较远的静电泄放模式，如I/O端口到地端口（PS模式）或电源端口到I/O端口（ND模式），由于堆叠二极管较大的导通电阻，使得ESD电压有可能在较小的电流下就超出设计窗口上限，造成芯片的提早失效。

[0005] 为了优化上述堆叠二极管带来的导通电阻增大问题，学术界和工业界进行了大量的研究工作。其中，一种名叫“直连型可控硅整流器（Directly‑connected silicon‑controlled rectifier，DCSCR）”的二极管辅助触发的可控硅整流器器件，以其较低的寄生电容和导通电阻，以及相对简单的结构设计，得到了广泛的关注，目前业界已经提出了各种各样的DCSCR变体。附图2（a）中展示了这些DCSCR的应用方式可以注意到，DCSCR正阴极在整体防护网络中的连接方式，与附图1（a）中二极管的连接方式相一致。附图2（b）展示了DCSCR的等效电路图。相比标准SCR器件，DCSCR通过一根金属导线，将N阱和P阱的阱接触相短接，以构造一条低电压的触发通道，其中，ANODE为器件的阳极，CATHODE为器件的阴极。附图2（c）展示了DCSCR的典型传输线脉冲（Transmission line pulse，TLP）I‑V曲线，可以看到，DCSCR的典型触发电压a约为两个二极管压降之和，即1.5V。此外，当DCSCR导通后，器件内部强烈的电导调制效应会使得I‑V曲线上产生一个回滞（snapback）行为。正是这个回滞行为，帮助DCSCR在完全导通后，可以获得比传统堆叠二极管更低的导通阻抗和更优越的电压钳制特性。

[0006] 图3展示了现有的在FinFET工艺上实现的DCSCR器件的三维结构图，考虑可视性，这里一共展示了两个视角。图4（a）为第一视角，即平行于Fin方向的在鳍片结构Fin 83中部往下剖的剖面图，可以看到，P阱P110，N阱N120和P阱P130，以及其上方或内部的有源区，Fin及HKMG，共同组成了DCSCR的单根指条，其内部可以贡献两条沿着Fin方向流动的SCR电流通路，分别为通路13和通路23，两条路径的电流方向相反。此外，对于更低的导通阻抗或更高的ESD鲁棒性指标，上述单根DCSCR指条，可以通过“多指条缩放”的方式来实现。比如，图3中，P阱P140，N阱N150和P阱P160，以及其上方或内部的有源区，Fin及HKMG，共同组成了DCSCR的第二根指条，P阱P170，N阱N180和P阱P190，以及其上方或内部的有源区，Fin及HKMG，共同组成了DCSCR的第三根指条。上述三根DCSCR指条通过金属互联线相互并联，以实现更优越的ESD防护性能。

[0007] 附图4（b）为第二视角，即垂直于Fin方向的剖面图，此时可以明显地看到，所有SCR电流，均只在各自所属的指条内，沿着Fin方向流动；而多根指条之间，并没有任何的电流耦合。也就是说，在附图3的器件结构中，只存在沿着Fin流动的ESD电流，而在垂直于Fin方向上，没有导通电流。

[0008] 综上，所有这些DCSCR变体，在电压钳制能力优化上，均只考虑到了单指条内部的结构优化，而忽略了多指条缩放过程中的二次优化工作。也就是说，这些DCSCR器件，当单指条结构优化完成后，在芯片集成应用时，只是通过增加指条数目的方式来缩放最终的器件宽度，以满足实际的导通电阻指标。对于FinFET工艺，ESD设计窗口非常狭小，使得导通电阻指标通常非常苛刻。这就造成实际的DCSCR器件通常较大，这反过来又增加了寄生电容，并会占用更多的版图面积。

发明内容

[0009] 为解决现有技术中的问题，本发明提供一种适用纳米级FinFET工艺的低钳位电压静电保护器件。

[0010] 本发明适用纳米级FinFET工艺的低钳位电压静电保护器件，包括第一导电类型衬底、设置在第一导电类型衬底上的第二导电类型深阱区，所述第二导电类型深阱区设有2根以上平行的SCR指条，所述SCR指条包括间隔设置的第一导电类型阱区和第二导电类型阱区，不同的SCR指条间相邻阱区的导电类型均不同。

[0011] 本发明作进一步改进，所述SCR指条还包括设置在所述第一导电类型阱区和第二导电类型阱区上表面的鳍片结构Fin，所述鳍片结构Fin的数量为多根，平行沿SCR指条长度方向延伸分布。

[0012] 本发明作进一步改进，所述鳍片结构Fin包括分布设置在所述第一导电类型阱区和第二导电类型阱区上方的1个以上的第一导电类型有源区和第二导电类型有源区，相邻的有源区之间设有高K金属栅HKMG，所述第一导电类型阱区上方的第二导电类型有源区设有第一电源脚，所述第二导电类型阱区上方的第一导电类型有源区设有第二电源脚，所述SCR指条上所有的第一导电类型阱区和第二导电类型阱区上对应类型的一个以上有源区通过导电线短接。

[0013] 本发明作进一步改进，所述鳍片结构Fin电源阴极侧的电源脚与器件内部寄生的N型鳍式场效晶体管的高K金属栅HKMG的电势短接。

[0014] 本发明作进一步改进，设于所述鳍片结构Fin中部的第一导电类型阱区和第二导电类型阱区分别包括两组电源脚，分别用于与相邻的阱区构造SCR路径。

[0015] 本发明作进一步改进，所述SCR指条在阱区分布、有源区配置、电极连接、电流流向方面，均呈对称互补关系。

[0016] 本发明作进一步改进，所述SCR指条上多跟并列设置的有源区为同一导电类型有源区，并通过导电线相互相互短接，所述第一导电类型阱区上方的第二导电类型有源区、第一导电类型阱区、相邻的SCR指条的第二导电类型阱区、第二导电类型阱区上的第一导电类型有源区之间能够构造SCR路径。

[0017] 本发明作进一步改进，设于所述第二导电类型深阱区中部的阱区能够分别与两侧相邻的阱区构造SCR路径。

[0018] 本发明作进一步改进，所述第二导电类型深阱区范围为从硅片表面到其结深处，呈现出一个阱状，所述SCR指条平行嵌设到所述第二导电类型深阱区内。

[0019] 本发明作进一步改进，所述第二导电类型深阱区为一个埋层，只存在于第一导电类型阱区和第二导电类型阱区的下方，在所述第一导电类型阱区的周围设置一第二导电类型阱环，与下方的第二导电类型深阱区共同实现电学隔离功能。

[0020] 与现有技术相比，本发明的有益效果是：通过将不同的SCR指条间相邻阱区的导电类型设置为均不相同，使得相邻的SCR指条间均能够额外的构造电流通道，这些电流通道在完全开启后，会产生强烈的电流正反馈效应，有效承担部分静电荷的泄放工作，有助于大幅降低器件整体的导通电阻，改善电压钳制性能。由于本发明相对于现有技术，电流通道能够成倍增加，颠覆了现有技术通过增加版图面积改善电压钳制性能的做法，从而在与现有技术相同的版图空间内，能够大幅降低导通电阻，大幅提升电压钳制性能，针对有效ESD鲁棒性，本发明能够实现约93%的剧烈提升。

附图说明

[0021] 为了更清楚地说明本申请或现有技术中的方案，下面将对实施例或现有技术描述中所需要使用的附图作一个简单介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0022] 图1（a）为现有技术利用二极管实现的经典的静电防护方案的架构拓扑图；

[0023] 图1（b）为现有技术利用二极管实现的经典的静电防护方案的二极管剖面结构示意图；

[0024] 图2（a）为现有的利用DCSCR实现的整体静电防护方案的架构拓扑图；

[0025] 图2（b）为现有的利用DCSCR实现的整体静电防护方案电路等效图；

[0026] 图2（c）为现有的利用DCSCR实现的整体静电防护方案典型传输线脉冲I‑V曲线示意图；

[0027] 图3为现有的在FinFET工艺上实现的DCSCR器件的三维结构图；

[0028] 图4（a）为图3沿平行于Fin方向的在鳍片结构Fin 83中部往下剖的剖面结构示意图；

[0029] 图4（b）为图3中部沿垂直于Fin方向的剖面结构示意图；

[0030] 图5为本发明整体静电防护方案的架构拓扑图；

[0031] 图6为本发明结构示意图；

[0032] 图7（a）为本发明沿平行于Fin方向的在鳍片结构Fin 83中部往下剖的剖面结构示意图；

[0033] 图7（b）为本发明沿平行于Fin方向的在鳍片结构Fin 73中部往下剖的剖面结构示意图；

[0034] 图7（c）为本发明中部沿垂直于Fin方向的剖面结构示意图；

[0035] 图8为本发明图6隐藏了衬底和深阱区后的SCR路径示意图；

[0036] 图9为本发明与现有技术在FinFET工艺上实现的DCSCR器件的传输线脉冲TLP实测结果对比示意图。

具体实施方式

[0037] 除非另有定义，本文所使用的所有的技术和科学术语与属于本申请技术领域的技术人员通常理解的含义相同；本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。本申请的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。

[0038] 在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

[0039] 为了使本技术领域的人员更好地理解本申请方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。

[0040] 如图5所示，本发明所提出的低钳位电压静电保护器件（用符号AD‑DCSCR来表示）实现的整体静电防护方案。可以注意到，本发明提出的保护器件的正阴极在整体防护网络中的连接方式，与图1（a）中二极管的连接方式相一致。

[0041] 如图6所示，作为本发明的一个实施例，本例的第一导电类型为P型，第二导电类型为N型，具体的，本例的静电保护器件制造在P型衬底90上，在P型衬底90上设置了一深N阱N100，在深N阱N100内依次平行设置了3根SCR指条1，第一根SCR指条1上，P阱P110，N阱N120和P阱P130沿Fin方向，依次相邻放置，与其上方或内部的有源区、四根鳍片结构Fin（以下简称Fin）81‑84及高K金属栅HKMG（以下简称HKMG），组成了第一根指条。注意为避免短路，P阱P110和P130均需要完全放置在深N阱N100中。第二跟SCR指条1上，N阱N140，P阱P150和N阱N160沿Fin方向，依次相邻放置，与其上方或内部的有源区、四根鳍片结构Fin71‑74及高K金属栅HKMG，组成了第二根指条。第三根SCR指条1上，P阱P170，N阱N180和P阱P190沿Fin方向，依次相邻放置，与其上方或内部的有源区、四根鳍片结构Fin61‑64及高K金属栅HKMG，组成了第三根指条。注意为避免短路，P阱P170和P190均需要完全放置在深N阱N100中。

[0042] 通过布局可以看出，本例第二根SCR指条1中部的P阱区的前后左右均为N阱区，而所有SCR指条1上的N阱区相邻的阱区均为P阱区，P阱区相邻的阱区均为N阱区。也就是说，本发明中，同一根SCR指条1上相邻的阱区的导电类型不同，不同的SCR指条1间相邻阱区的导电类型也不同。在沿着Fin的方向和垂直于Fin的方向上，相邻阱区的掺杂类型均不同，产生了“菱形”分布的N阱和P阱布局。这样做的好处是可以在垂直于Fin的方向上，在多根指条之间，额外寄生出电流路径。

[0043] 本发明的SCR指条1的数量可以根据需求增减，而每根SCR指条1上方的有源区跨越的Fin的根数可变。

[0044] 对于不同的FinFET制造工艺，有源区上的多边形外延硅可以存在，也可以不设置，本发明技术方案能够同时覆盖这两种工艺情形。

[0045] 对于不同的FinFET制造工艺，深N阱的形貌可能发生变化。本例的深N阱的范围为从硅片表面到其结深处，呈现出一个阱状，此时只利用深N阱就可以将其内部的P阱与外部的P型衬底相隔离开；但对于另一些FinFET工艺，深N阱可能会演变为一个N型埋层，只存在于N阱和P阱区域的下方，此时为了有效地将P阱与P型衬底相隔离，还需要在P阱的周围设置一圈N阱（即N阱环），与下方的深N阱共同实现电学隔离功能。

[0046] 作为本发明的另一个实施例，如果本例的衬底为N型衬底，那么在N型衬底上方设置为P型深阱区，而多跟SCR指条并列平行设置在所述P型深阱区内，而各阱区交错设置，线路连接方式不变。本发明整体上，在阱区分布，有源区配置，电极连接，电流流向等方面，均呈对称互补关系。

[0047] 本发明各个部件的含义及用途如下：

[0048] 61，62，63，64，71，72，73，74，81，82，83，84：代表Fin；

[0049] 80A，80B，80C，80D，80E，80F，80G，80H，80I，80J，80K，80L，80M，80N：代表高介电常数栅氧化层‑金属栅极（简称：高K金属栅，High‑K metal gate，HKMG）；

[0050] P90通常代表半导体工艺的P型衬底；

[0051] N100通常代表深N阱，旨在将其内部的P阱与工艺的P型衬底相隔离；

[0052] P110，P130，P140，P150，P160，P170，P190通常代表P阱；

[0053] N120，N140，N150，N160，N180通常代表N阱；

[0054] 以下符号代表P型重掺杂有源区：

[0055] P 111 (83)，P 121 (83)，P 122 (83)，P 123 (83)，P 124 (83)，P 131 (83)通常代表83号Fin上的P型重掺杂有源区；

[0056] P 182 (61)，P 182 (62)，P 182 (63)，P 182 (64) 通常分别代表61号，62号，63号和64号Fin上的P型重掺杂有源区；

[0057] P 152 (71)，P 152 (72)，P 152 (73)，P 152 (74)通常分别代表71号，72号，73号和74号Fin上的P型重掺杂有源区；

[0058] P 122 (81)，P 122 (82)，P 122 (83)，P 122 (84)通常分别代表81号，82号，83号和84号Fin上的P型重掺杂有源区；

[0059] 以下符号代表N型重掺杂有源区：

[0060] N 111 (83)，N 112 (83)，N 113 (83)，N 121 (83)，N 131 (83)，N 132 (83)，N133 (83)通常代表83号Fin上的N型重掺杂有源区；

[0061] N 152 (71)，N 152 (72)，N 152 (73)，N 152 (74)通常分别代表71号，72号，73号和74号Fin上的N型重掺杂有源区；

[0062] 以下符号代表ESD电流路径：

[0063] 11，12，13，14，21，22，23，24通常代表沿着Fin方向的SCR路径电流通路。其中，11，12，13，14的电流方向相互一致；21，22，23，24的电流方向相互一致，并与11，12，13，14的电流方向相反；

[0064] 31，32，33，34，41，42，43，44通常代表垂直于Fin方向的SCR路径电流通路。其中，31，32，33，34的电流方向相互一致；41，42，43，44的电流方向相互一致，并与31，32，33，34的电流方向相反；

[0065] 51和52通常代表沿着Fin方向的触发二极管电流通路，且51和52的电流方向相反；

[0066] 201，202和203代表金属线。其中，201通常接至阳极端（Anode），202通常接至阴极端（Cathode），203通常用于内部连接。

[0067] 如图7（a）所示，本发明P型有源区122、Fin 83、N型有源区121、金属线203、P型有源区111、Fin 83和N型有源区111构成第一条辅助触发路径51，其内包含两个栅隔离型二极管（Gated diode），可以在极低的电压下触发SCR通路开启；类似地，P型有源区123、Fin 83、N型有源区121、金属互联线203、P型有源区131、Fin 83和N型有源区131构成第二条辅助触发路径52，功能与路径51相同。器件的主电流通道为SCR路径，共有两条：路径13和路径23。路径13由P型有源区121/122，N阱N120，P阱P110和N型有源区111/112所形成的P‑N‑P‑N四层结构所组成；而路径23则由P型有源区123/124，N阱N120，P阱P130和N型有源区131/132所形成的P‑N‑P‑N四层结构所组成。在器件完全开启后，这两条SCR路径中会产生强烈的电流正反馈效应，大幅降低导通电阻，从而实现优越的电压钳制性能。

[0068] 此外，80A 80N代表HKMG，其主要作用有两点：~

[0069] （1）维持特定的栅密度，以保证工艺制造的均匀性；

[0070] （2）将相邻的重掺杂有源区相隔离，以避免电学上的短路。

[0071] 对于HKMG的电位处理，参考工艺建议的方式，大部分采用浮空状态；但是，80D和80K例外，这两个HKMG的电势应该与阴极侧短接，以避免引入较大的N‑FinFET沟道漏电流。 在电性连接上，P型有源区121，122，123和124通过金属线201连接至器件的阳极；N型有源区
111，112，131和132，以及HKMG 80D和80K，通过金属线202连接至器件的阴极；P型有源区111和131，以及N型有源区121，通过金属线203相互短接，用于构造器件内部的辅助触发路径。

[0072] 如果本例的每根SCR指条的阱区为3个以上，假设，其他的阱区设置在P130的右侧，那么本例的N阱N120为对称设置外，在P阱P130上也对称设置与现有P阱P130结构相同的另一半，从而使P阱P130与右侧的N阱区构造与路径23电流方向相反的路径。

[0073] 如图7（b）所示，本例的器件制造在P型衬底P90上，N阱N140，P阱P150和N阱N160沿Fin方向，依次相邻放置。注意为避免短路，P阱P150需要完全放置在深N阱N100中。P型有源区141、Fin 73、N型有源区141、金属线203，P型有源区151、Fin 73和N型有源区151构成第一条辅助触发路径53，其内包含两个栅隔离型二极管（Gated diode），可以在极低的电压下触发SCR通路开启；类似地，P型有源区161、Fin 73、N型有源区161、金属线203、P型有源区151、Fin 73和N型有源区154构成第二条辅助触发路径54，功能与路径53相同。器件的主电流通道为SCR路径，共有两条：路径24和路径14。路径24由P型有源区141/142、N阱N140、P阱P150和N型有源区151/152所形成的P‑N‑P‑N四层结构所组成；而路径14则由P型有源区161/162、N阱N160、P阱P150和N型有源区154/155所形成的P‑N‑P‑N四层结构所组成。在器件完全开启后，这两条SCR路径中会产生强烈的电流正反馈效应，大幅降低导通电阻，从而实现优越的电压钳制性能。

[0074] 此外，70A 70N代表HKMG，其主要作用同样有两点：~

[0075] （1）维持特定的栅密度，以保证工艺制造的均匀性；

[0076] （2）将相邻的重掺杂有源区相隔离，以避免电学上的短路。

[0077] 对于HKMG的电位处理，参考工艺建议的方式，大部分采用浮空状态；但是，70E和70J例外，这两个HKMG的电势应该与阴极侧短接，以避免引入较大的N‑FinFET沟道漏电流。
在电性连接上，P型有源区141，142，161和162通过金属线201连接至器件的阳极；N型有源区
151，152，154和155，以及HKMG 70E和70J，通过金属线202连接至器件的阴极；P型有源区
151，N型有源区141和161，通过金属线203相互短接，用于构造器件内部的辅助触发路径。

[0078] 如图7（c）所示，本发明多根SCR指条之间，同样存在垂直于Fin方向的SCR电流通道，比如：第三根SCR指条的N阱N180及其内部的有源区和Fin、第二根SCR指条的P阱P150及其内部的有源区和Fin、第一根SCR指条的N阱N120及其内部的有源区和Fin存在两条垂直于Fin方向的SCR电流通道：43和33，两条路径的电流流向相反。其中，路径43由跨越多根Fin（61，62，63，64）的P型有源区182、N阱N180，P阱P150和跨越多根Fin（71，72，73，74）的N型有源区152所形成的P‑N‑P‑N四层结构所组成；而路径33由跨越多根Fin（81，82，83，84）的P型有源区122、N阱N120、P阱P150和跨越多根Fin（71，72，73，74）的N型有源区152所形成的P‑N‑P‑N四层结构所组成。在器件完全开启后，电流通道43和33中也会产生强烈的电流正反馈效应，有效承担部分静电荷的泄放工作，有助于大幅降低器件整体的导通电阻，改善电压钳制性能。

[0079] 如图8所示，本例的SCR指条数量为3根，因此，沿着SCR指条方向的电流通道数为2*3=6条，此与现有技术相同；垂直SCR指条方向的电流通道数量为2*4=8条，此为相比现有技术新增的电流通道数，可知，本发明能够成倍增加电流导通路径，从而能够极大的提升电压钳制能力。

[0080] 本发明沿着Fin方向的器件倍乘因子可变，相应地，沿着Fin方向的SCR电流路径的数目可变；垂直于Fin方向的器件倍乘因子（即指条根数）也可变，相应地，沿着Fin方向和垂直于Fin方向的SCR电流路径的总数目也均可变；重掺杂有源区所跨越的Fin的根数可变。

[0081] 以此类推，本发明沿着Fin方向上的电流通道数为：M×N条，其中，M代表沿着Fin方向上的SCR路径条数，本例为2；N代表垂直于Fin方向的指条根数，本例为3。垂直于Fin方向上的电流通道数为：2×M×（N‑1）。综上可知，只要当指条根数N大于2根，本发明所提出的低钳位电压静电保护器件在垂直于Fin方向上额外构造的寄生电流通道数，就会超过原有的沿着Fin方向的电流通道数，从而显著地降低导通电阻，提升电压钳制能力。

[0082] 现有技术FinFET DCSCR和本发明所提出的低钳位电压静电防护器件的TLP实测结果如图9所示，两个器件均在14nm FinFET工艺上制造，且版图面积完全一致。

[0083] 如图9所示，靠右侧两条曲线为基于Finfet工艺的现有DCSCR和本发明两种器件的I‑V曲线，均具有深回滞（snapback）特性。两者的差异在于完全开启后的导通阻抗，以及随之而来的电压钳制能力。可以看到，本发明相比现有DCSCR，导通阻抗更低，电压钳制能力更优越。参考FinFET下2.5V的一个窗口(图9中的垂直虚线处)上限，本专利所对应的电流远高于现有DCSCR 93%，即有效的ESD防护能力可以提升93%，这非常有利于在设计窗口及其狭窄的FinFET工艺上，为芯片提供更加可靠的静电防护。

[0084] 靠左侧两条曲线为漏电流曲线，用于监控器件是否失效。横坐标为顶部的漏电流轴，纵坐标为左侧电流轴，即每施加一个电流脉冲后，都会测一下漏电流，看是否打坏。器件打坏的标志为：漏电流曲线开始横漂。因此，对比图9中两个器件，本专利相比现有FinFET DCSCR器件，发生横漂所对于的电流值更大（达到4.3A左右），而现有技术的发生横漂的电流值在3.8V左右，从而印证了本专利的极限ESD鲁棒性更加优越。

[0085] 通过以上实施例及测试结果可以看到，本发明器件相比现有DCSCR，导通电阻大幅降低，电压钳制性能大幅提升，最终，有效ESD鲁棒性可以实现约93%的剧烈提升，证实了本发明的优越性。

[0086] 以上所述之具体实施方式为本发明的较佳实施方式，并非以此限定本发明的具体实施范围，本发明的范围包括并不限于本具体实施方式，凡依照本发明所作的等效变化均在本发明的保护范围内。