叠层栅介质层的增强型HEMT器件及其制备方法

摘要

本发明公开了一种叠层栅介质层的增强型HEMT器件及其制备方法。所述制备方法包括：在沟道层上生长第一势垒层；在第一势垒层的栅极区域上设置生长掩膜；利用生长掩膜在第一势垒层上生长具有凹槽结构的第三势垒层，生长掩膜位于凹槽结构内；利用灰化工艺气体将生长掩膜去除，并使灰化工艺气体与凹槽结构的内壁接触反应，从而在凹槽结构内壁上原位生成第一介质层；在第一介质层上形成第二介质层；制作栅极、源极和漏极，栅极与凹槽结构配合。本发明无需刻蚀工艺即可实现增强型HEMT器件的栅极凹槽，且在形成栅极凹槽的过程中，可同步形成栅介质层，同时制得的HEMT器件具有双层介质层，能够有效降低栅极泄漏电流，大幅提高阈值电压。

权利要求

1.一种叠层栅介质层的增强型HEMT器件的制备方法，其特征在于，包括：在沟道层上生长第一势垒层；

在所述第一势垒层的栅极区域上设置生长掩膜；

利用所述生长掩膜在第一势垒层上生长具有凹槽结构的第三势垒层，所述生长掩膜位于凹槽结构内；

利用灰化工艺气体将所述生长掩膜灰化去除，并使所述灰化工艺气体与凹槽结构的内壁接触反应，从而在所述凹槽结构内壁上原位生成第一介质层；

在所述第一介质层上形成第二介质层，从而形成叠层栅介质层，所述第二介质层的介电常数大于第一介质层的介电常数；

在所述第三势垒层上制作栅极，所述栅极的至少局部区域设置于凹槽结构内，且所述栅极与凹槽结构内壁之间被叠层栅介质层分隔；

在所述第三势垒层上制作源极和漏极，并使所述栅极位于源极和漏极之间。

2.根据权利要求1所述的制备方法，其特征在于，还包括：在所述第一势垒层上生长第二势垒层；

在所述第二势垒层的栅极区域上设置所述生长掩膜；

利用所述生长掩膜在第二势垒层上生长所述第三势垒层。

3.根据权利要求2所述的制备方法，其特征在于：

所述第一势垒层具有第一铝元素含量，所述第二势垒层具有第二铝元素含量，所述第三势垒层具有第三铝元素含量，第一铝元素含量<第二铝元素含量<第三铝元素含量。

4.根据权利要求2或3所述的制备方法，其特征在于：所述第一势垒层具有第一厚度，所述第二势垒层具有第二厚度，所述第三势垒层具有第三厚度，第二厚度<第一厚度<第三厚度。

5.根据权利要求3所述的制备方法，其特征在于：所述第一铝元素含量为10‑20mol%，所述第二铝元素含量为20‑30mol%，所述第三铝元素含量为35‑45mol%。

6.根据权利要求4所述的制备方法，其特征在于：所述第三厚度为30‑50nm。

7.根据权利要求1或2所述的制备方法，其特征在于：所述生长掩膜包括光阻层，所述灰化工艺气体包括臭氧。

8.根据权利要求1所述的制备方法，其特征在于，还包括：在所述第三势垒层上形成钝化层，之后灰化去除所述的生长掩膜；

以及，对所述钝化层进行图案化处理，以使所述第三势垒层的源极区域和漏极区域暴露。

9.根据权利要求8所述的制备方法，其特征在于：所述钝化层的材质包括氮化硅或者氧化硅。

10.根据权利要求8所述的制备方法，其特征在于：所述钝化层的厚度为20‑50nm。

11.根据权利要求1所述的制备方法，其特征在于：所述沟道层的材质包括GaN，所述第一势垒层、第二势垒层及第三势垒层的材质包括AlxGa1‑xN，0

12.根据权利要求1所述的制备方法，其特征在于：所述第一介质层的材质包括氧化铝，所述第二介质层的材质包括氧化铪。

13.根据权利要求3所述的制备方法，其特征在于：所述第一介质层的厚度为10‑15nm，所述第二介质层的厚度为20‑30nm。

14.一种叠层栅介质层的增强型HEMT器件，包括沟道层、势垒层、源极、漏极和栅极，源极、漏极和栅极均设置在势垒层上，且栅极分布于源极和漏极之间；

其特征在于，所述增强型HEMT器件还包括叠层栅介质层，并且所述势垒层包括：第一势垒层，设置在沟道层上，

第二势垒层，设置在第一势垒层上，

第三势垒层，设置在第二势垒层上，所述第一势垒层具有第一铝元素含量，所述第二势垒层具有第二铝元素含量，所述第三势垒层具有第三铝元素含量，第一铝元素含量<第二铝元素含量<第三铝元素含量；

所述第三势垒层的栅极区域分布有凹槽结构，所述凹槽结构仅位于第三势垒层内部，至少所述凹槽结构的内壁上覆设有所述叠层栅介质层；

所述叠层栅介质层包括第一介质层和第二介质层，所述第一介质层设置在第二介质层与势垒层之间，所述第二介质层设置在第一介质层与栅极之间，所述第一介质层是由所述凹槽结构的内壁的表层区域被氧化而原位形成，所述第二介质层的介电常数大于第一介质层的介电常数。

15.根据权利要求14所述的叠层栅介质层的增强型HEMT器件，其特征在于：所述第一势垒层具有第一厚度，所述第二势垒层具有第二厚度，所述第三势垒层具有第三厚度，第二厚度<第一厚度<第三厚度。

16.根据权利要求14所述的叠层栅介质层的增强型HEMT器件，其特征在于：所述第一铝元素含量为10‑20mol%，所述第二铝元素含量为20‑30mol%，所述第三铝元素含量为35‑

45mol%。

17.根据权利要求15所述的叠层栅介质层的增强型HEMT器件，其特征在于：所述第三厚度为30‑50nm。

18.根据权利要求14所述的叠层栅介质层的增强型HEMT器件，其特征在于：所述第一介质层的材质包括氧化铝，所述第二介质层的材质包括氧化铪。

19.根据权利要求14所述的叠层栅介质层的增强型HEMT器件，其特征在于：所述第一介质层的厚度为10‑15nm，所述第二介质层的厚度为20‑30nm。

20.根据权利要求14所述的叠层栅介质层的增强型HEMT器件，其特征在于：所述沟道层的材质包括GaN，所述第一势垒层、第二势垒层及第三势垒层的材质包括AlxGa1‑xN，0

21.根据权利要求14所述的叠层栅介质层的增强型HEMT器件，其特征在于：所述第三势垒层上还形成有钝化层，所述钝化层分布在所述栅极与源极、漏极之间。

22.根据权利要求21所述的叠层栅介质层的增强型HEMT器件，其特征在于：所述钝化层的材质包括氮化硅或者氧化硅。

23.根据权利要求21所述的叠层栅介质层的增强型HEMT器件，其特征在于：所述钝化层的厚度为20‑50nm。

说明书

叠层栅介质层的增强型HEMT器件及其制备方法

技术领域

[0001] 本发明涉及一种增强型HEMT器件及其制备方法，特别涉及一种叠层栅介质层的增强型HEMT器件及其制备方法，属于半导体技术领域。

背景技术

[0002] 无线通信技术的发展对微波功率器件提出了更高的要求。GaN具有大的禁带宽度、高的临界场强、高热导率、高载流子饱和速率等特点，在高温高频以及微波功率器件方面有广泛的应用。而AlGaN/GaN异质结构中高的二维电子气密度和高的电子迁移率，使其在大功率微波器件方面有非常好的应用前景。

[0003] 作为功率开关的应用，增强型AlGaN/GaN高电子迁移率晶体管HEMT器件也备受关注，因而增强型AlGaN/GaN HEMT的研制具有很高的价值。

[0004] 现有技术中经常采用凹槽栅结构，通过耗尽栅极下方的二维电子气（2DEG），得到在零栅偏压下处于关断状态的增强型(又称常关型)HEMT。但是，采用刻蚀法制备栅极凹槽时，由于一般利用干法刻蚀势垒层形成栅极凹槽，这类刻蚀工艺的均匀性控制十分困难，易出现因刻蚀深度不够导致的欠刻蚀，或者刻蚀深度超过势垒层的厚度而造成的过刻蚀，过刻蚀会严重损伤势垒层。无论是欠刻蚀还是过刻蚀，都会降低增强型HEMT的导通电流，显著影响其工作性能。

发明内容

[0005] 本发明的主要目的在于提供一种叠层栅介质层的增强型HEMT器件及其制备方法，从而克服现有技术中的不足。

[0006] 为实现前述发明目的，本发明采用的技术方案包括：

[0007] 本发明的一个方面提供了一种叠层栅介质层的增强型HEMT器件的制备方法，包括：

[0008] 在沟道层上生长第一势垒层；

[0009] 在所述第一势垒层的栅极区域上设置生长掩膜；

[0010] 利用所述生长掩膜在第一势垒层上生长具有凹槽结构的第三势垒层，所述生长掩膜位于凹槽结构内；

[0011] 利用灰化工艺气体将所述生长掩膜灰化去除，并使所述灰化工艺气体与凹槽结构的内壁接触反应，从而在所述凹槽结构内壁上原位生成第一介质层；

[0012] 在所述第一介质层上形成第二介质层，从而形成叠层栅介质层，所述第二介质层的介电常数大于第一介质层的介电常数；

[0013] 在所述第三势垒层上制作栅极，所述栅极的至少局部区域设置于凹槽结构内，且所述栅极与凹槽结构内壁之间被叠层栅介质层分隔；

[0014] 在所述第三势垒层上制作源极和漏极，并使所述栅极位于源极和漏极之间。

[0015] 本发明的另一个方面提供了一种叠层栅介质层的增强型HEMT器件，包括沟道层、势垒层、源极、漏极和栅极，源极、漏极和栅极均设置在势垒层上，且栅极分布于源极和漏极之间；

[0016] 并且，所述增强型HEMT器件还包括叠层栅介质层，其中所述势垒层包括：

[0017] 第一势垒层，设置在沟道层上，

[0018] 第二势垒层，设置在第二势垒层上，

[0019] 第三势垒层，设置在第二势垒层上，且所述第三势垒层的栅极区域分布有凹槽结构，至少所述凹槽结构的内壁上覆设有所述叠层栅介质层；

[0020] 所述叠层栅介质层包括第一介质层和第二介质层，所述第一介质层设置在第二介质层与势垒层之间，所述第二介质层设置在第一介质层与栅极之间，所述第一介质层是由所述凹槽结构的内壁的表层区域被氧化而原位形成，所述第二介质层的介电常数大于第一介质层的介电常数。

[0021] 与现有技术相比，本发明的优点包括：

[0022] 1）本发明实施例提供的一种叠层栅介质层的增强型HEMT器件，有效的减小了栅极泄漏电流，提高了器件的工作电压，扩大了器件的应用范围，改善了器件的功率特性；

[0023] 2）本发明实施例提供的一种叠层栅介质层的增强型HEMT器件，提高了栅介质层材料的介电常数，从而增强了栅电容对沟道电子的控制力；

[0024] 3）本发明实施例提供的一种叠层栅介质层的增强型HEMT器件中的栅极凹槽结构不需采用刻蚀工艺加工形成，可以减少欠刻蚀和过刻蚀造成的风险，也减少了器件制作过程中的刻蚀步骤，缩短了器件的制作流程；

[0025] 4）本发明实施例提供的一种叠层栅介质层的增强型HEMT器件中的势垒层采用三层势垒层结构，并且三层势垒层的铝含量沿层叠方向升高，使相邻两层势垒层之间的界面之间也会形成二维电子气，从而能够提高器件中电子的流通速度，以及，最顶层的势垒层的铝含量最高，最容易被氧化，从而能够通过原位氧化方式在势垒层的表面形成栅介质层，而无需额外的介质层沉积工艺，从而能够缩短器件的制作工艺流程。

附图说明

[0026] 图1是本发明一典型实施案例中提供的一种叠层栅介质层的增强型HEMT器件的结构示意图；

[0027] 图2a是本发明一典型实施案例中一种衬底的示意图；

[0028] 图2b是在图2a所示衬底上生长沟道层和第一势垒层的示意图；

[0029] 图2c是在图2b中的第一势垒层上生长第二势垒层的示意图；

[0030] 图2d是在图2c中的第二势垒层上设置生长掩膜的示意图；

[0031] 图2e是在利用图2d中的生长掩膜在第二势垒层上生长第三势垒层的示意图；

[0032] 图2f是在图2e所示器件结构上沉积钝化层的示意图；

[0033] 图2g是在图2f所示器件结构上形成第一介质层的示意图；

[0034] 图2h是在图2g所示器件结构上形成第二介质层的示意图；

[0035] 图2i是对图2h所示器件结构中的钝化层进行图案化处理的示意图；

[0036] 图3是本发明一典型实施案例中提供的一种叠层栅介质层的增强型HEMT器件的制作流程图。

具体实施方式

[0037] 鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。

[0038] 本发明实施例中涉及的名词解释：源极区域，是指与源极对应的区域或者源极的正投影区域；相应地，漏极区域，是指与漏极对应的区域或者漏极的正投影区域；栅极区域，是指与栅极对应的区域或者栅极的正投影区域，分布在势垒层的栅极区域的凹槽结构即栅极凹槽。

[0039] 本发明实施例一方面提供了一种叠层栅介质层的增强型HEMT器件的制备方法，包括：

[0040] 在沟道层上生长第一势垒层；

[0041] 在所述第一势垒层的栅极区域上设置生长掩膜；

[0042] 利用所述生长掩膜在第一势垒层上生长具有凹槽结构的第三势垒层，所述生长掩膜位于凹槽结构内；

[0043] 利用灰化工艺气体将所述生长掩膜灰化去除，并使所述灰化工艺气体与凹槽结构的内壁接触反应，从而在所述凹槽结构内壁上原位生成第一介质层；

[0044] 在所述第一介质层上形成第二介质层，从而形成叠层栅介质层，所述第二介质层的介电常数大于第一介质层的介电常数；

[0045] 在所述第三势垒层上制作栅极，所述栅极的至少局部区域设置于凹槽结构内，且所述栅极与凹槽结构内壁之间被叠层栅介质层分隔；

[0046] 在所述第三势垒层上制作源极和漏极，并使所述栅极位于源极和漏极之间。

[0047] 在一些具体的实施案例中，所述的制备方法还包括：

[0048] 在所述第一势垒层上生长第二势垒层；

[0049] 在所述第二势垒层的栅极区域上设置所述生长掩膜；

[0050] 利用所述生长掩膜在第二势垒层上生长所述第三势垒层。

[0051] 在一些具体的实施案例中，所述第一势垒层具有第一铝元素含量，所述第二势垒层具有第二铝元素含量，所述第三势垒层具有第三铝元素含量，第一铝元素含量<第二铝元素含量<第三铝元素含量。

[0052] 在一些具体的实施案例中，所述第一势垒层具有第一厚度，所述第二势垒层具有第二厚度，所述第三势垒层具有第三厚度，第二厚度<第一厚度<第三厚度。

[0053] 在一些具体的实施案例中，所述第一铝元素含量为10‑20mol%，所述第二铝元素含量为20‑30mol%，所述第三铝元素含量为35‑45mol%。

[0054] 在一些具体的实施案例中，所述第三厚度为30‑50nm。

[0055] 在一些具体的实施案例中，所述生长掩膜包括光阻层，所述灰化工艺气体所包含的反应性气体能够将生长掩膜灰化去除，并能够与组成势垒层的材料反应生成致密绝缘材料，所述致密绝缘材料形成第一介质层，示例性的，所述反应性气体可以是氧气、臭氧或其它含氧气体，优选为臭氧。

[0056] 在一些具体的实施案例中，所述的制备方法还包括：

[0057] 在所述第三势垒层上形成钝化层，之后灰化去除所述的生长掩膜；

[0058] 以及，对所述钝化层进行图案化处理，以使所述第三势垒层的源极区域和漏极区域暴露。

[0059] 在一些具体的实施案例中，所述钝化层的材质包括氮化硅或者氧化硅等，但不限于此。

[0060] 在一些具体的实施案例中，所述钝化层的厚度为20‑50nm。

[0061] 在一些具体的实施案例中，所述沟道层的材质包括但不限于GaN等，所述第一势垒层、第二势垒层及第三势垒层的材质包括AlxGa1‑xN，0

[0062] 在一些具体的实施案例中，所述第一介质层的材质包括但不限于氧化铝等，所述第二介质层的材质包括但不限于氧化铪等。

[0063] 在一些具体的实施案例中，所述第一介质层的厚度为10‑15nm，所述第二介质层的厚度为20‑30nm。

[0064] 本发明实施例还提供了一种叠层栅介质层的增强型HEMT器件，包括沟道层、势垒层、源极、漏极和栅极，源极、漏极和栅极均设置在势垒层上，且栅极分布于源极和漏极之间；

[0065] 所述增强型HEMT器件还包括叠层栅介质层，并且所述势垒层包括：

[0066] 第一势垒层，设置在沟道层上，

[0067] 第二势垒层，设置在第一势垒层上，

[0068] 第三势垒层，设置在第二势垒层上，且所述第三势垒层的栅极区域分布有凹槽结构，至少所述凹槽结构的内壁上覆设有所述叠层栅介质层；

[0069] 所述叠层栅介质层包括第一介质层和第二介质层，所述第一介质层设置在第二介质层与势垒层之间，所述第二介质层设置在第一介质层与栅极之间，所述第一介质层是由所述凹槽结构的内壁的表层区域被氧化而原位形成，所述第二介质层的介电常数大于第一介质层的介电常数。

[0070] 在一些具体的实施案例中，所述第一势垒层具有第一铝元素含量，所述第二势垒层具有第二铝元素含量，所述第三势垒层具有第三铝元素含量，第一铝元素含量<第二铝元素含量<第三铝元素含量。

[0071] 在一些具体的实施案例中，所述第一势垒层具有第一厚度，所述第二势垒层具有第二厚度，所述第三势垒层具有第三厚度，第二厚度<第一厚度<第三厚度。

[0072] 在一些具体的实施案例中，所述第一铝元素含量为10‑20mol%，所述第二铝元素含量为20‑30mol%，所述第三铝元素含量为35‑45mol%。

[0073] 在一些具体的实施案例中，所述第三厚度为30‑50nm。

[0074] 在一些具体的实施案例中，所述第一介质层的材质包括但不限于氧化铝等，所述第二介质层的材质包括但不限于氧化铪等。

[0075] 在一些具体的实施案例中，所述第一介质层的厚度为10‑15nm，所述第二介质层的厚度为20‑30nm。

[0076] 在一些具体的实施案例中，所述沟道层的材质包括但不限于GaN等，所述第一势垒层、第二势垒层及第三势垒层的材质包括AlxGa1‑xN，0

[0077] 在一些具体的实施案例中，所述第三势垒层上还形成有钝化层，所述钝化层分布在所述栅极与源极、漏极之间。

[0078] 在一些具体的实施案例中，所述钝化层的材质包括氮化硅或者氧化硅等，但不限于此。

[0079] 在一些具体的实施案例中，所述钝化层的厚度为20‑50nm。

[0080] 如下将结合附图以及具体实施案例对该技术方案、其实施过程及原理等作进一步的解释说明，除非特别说明的之外，本发明实施例中所采用的光刻、刻蚀、沉积、外延生长等工艺均可以是领域技术人员已知的。

[0081] 在一种较为具体的实施案例中，一种叠层栅介质层的增强型HEMT器件如图1所示，其包括衬底100、沟道层200、势垒层、钝化层500、叠层栅介质层、源极710、漏极720和栅极730，所述势垒层包括依次叠层设置在沟道层200上的第一势垒层310、第二势垒层320、第三势垒层330，所述第三势垒层330的栅极区域分布有凹槽结构，至少所述凹槽结构的内壁上覆设有所述叠层栅介质层；所述源极710、漏极720、栅极730、钝化层500均设置在所述第三势垒层330上，至少所述栅极730的部分设置在所述凹槽结构内，且所述栅极730位于所述源极710、漏极720之间，所述钝化层500分布在所述栅极730与源极710、漏极720之间；

[0082] 所述叠层栅介质层包括第一介质层610和第二介质层620，所述第一介质层610设置在第二介质层620与势垒层之间，所述第二介质层620设置在第一介质层610与栅极730之间，所述第一介质层610是由所述凹槽结构的内壁的表层区域被氧化而原位形成，所述第二介质层620的介电常数大于第一介质层610的介电常数。

[0083] 请参阅图2a‑图2i和图3，一种叠层栅介质层的增强型HEMT器件的制备方法，可以包括如下步骤：

[0084] 1）提供衬底100，如图2a所示。

[0085] 在本实施例中，所述衬底100可以是硅衬底、蓝宝石衬底、碳化硅衬底或氮化镓衬底等，优选氮化镓衬底。

[0086] 若选用氮化镓衬底，在其上方形成外延层结构时，由于HEMT器件结构是氮化镓体系，所以同质外延形成的氮化镓晶体质量较好，缺陷较少，并且不会存在因晶格失配而产生的应力，无需形成额外的缓冲结构；若采用蓝宝石衬底或者碳化硅衬底作为衬底100时，则需要在蓝宝石衬底或者碳化硅衬底上形成缓冲层，缓冲层可以为AlN等，缓冲层主要用于缓解衬底和氮化镓外延层之间的晶格失配，减少衬底与外延层结构之间的应力。

[0087] 2）在衬底100上依次生长形成沟道层200和第一势垒层310，如图2b所示。

[0088] 所述第一势垒层310与沟道层200形成异质结结构，所述第一势垒层310与沟道层200之间形成有二维电子气（2DEG）。

[0089] 在本实施例中，所述沟道层200可以采用气相外延等方式制作形成，为了提高形成沟道层200的质量，可以提高气相外延沉积的温度，比如在本发明实施例中，可以分别以三乙基镓与高纯氨气作为镓源与氮源，在沉积腔的温度为1100℃‑1150℃，压力为80‑100托的条件下，使用金属有机化学气相淀积MOCVD方法，在衬底100或缓冲层上淀积厚度为0.8‑2.5μm的GaN沟道层。

[0090] 在本实施例中，所述第一势垒层310为Alx1Ga1‑x1N势垒层，其中Al的含量为10‑20mol%，也就是0.1

[0091] 在本实施例中，在形成Alx1Ga1‑x1N势垒层时，可以分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，降低生长温度，控制生长温度为1060℃‑1100℃，压力为60‑80托的条件下，使用金属有机化学气相淀积MOCVD等方法，在GaN沟道层上淀积厚度为20‑
30nm的Alx1Ga1‑x1N势垒层。

[0092] 3）继续在同一腔室中在第一势垒层310上生长形成第二势垒层320，如图2c所示。

[0093] 在本实施例中，所述第二势垒层320可以是Alx2Ga1‑x2N势垒层，其中Al的含量为20‑30mol%，也就是0.2≤x2<0.3。

[0094] 在本实施例中，所述第二势垒层320中的Al含量比第一势垒层310中的Al含量要高，所述第二势垒层320的厚度要小于第一势垒层310的厚度，所述第二势垒层320作为与叠层栅介质层接触的过渡层，厚度不需要太厚；较之第一势垒层310，所述第二势垒层320中Al含量的提高有利于后续形成更高铝含量的势垒层。

[0095] 在本实施例中，在形成第二Alx2Ga1‑x2N势垒层时，分别以三乙基镓、三甲基铝和高纯氨气分别作为镓源、铝源和氮源，保持与形成第一势垒层310相同的生长温度，即控制生长温度为1060℃‑1100℃，压力为60‑80托的条件下，提高铝源的通入量，从而在第一势垒层310上沉积形成厚度为10‑15nm的Alx2Ga1‑x2N势垒层。

[0096] 4）在第二势垒层320上涂覆光刻胶层，并经过烘干固化形成光阻层400，形成光阻层400之后，通过曝光、显影工艺，去除栅极区域之外的光阻层，仅保留有待形成栅极的栅极区域上方的光阻层作为生长掩膜，如图2d所示。

[0097] 在本实施例中，所述光阻层400的厚度为200‑500nm，所述光刻胶层可以为正型光刻胶层，也可以为负型光刻胶层，在此不作进一步限定。

[0098] 5）在具有所述生长掩膜的第二势垒层320上生长具有凹槽结构的第三势垒层330，所述光阻层400分布在所述凹槽结构内，如图2e所示。

[0099] 在本实施例中，所述第三势垒层330可以为Alx3Ga1‑x3N势垒层，其中Al的含量为35‑45mol%，也就是0.35≤x3<0.45。

[0100] 在本实施例中，所述第三势垒层330中的Al含量比第二势垒层320中的Al含量要高，这是因为越高Al含量的AlGaN，在氧化时越容易被氧化，其中的铝会被氧化形成氧化铝，镓较铝来说较难被氧化，这是因为镓在氧化过程中表面会生成氧化物薄膜从而阻止继续氧化。

[0101] 在本实施例中，所述第三势垒层330的厚度对应于后续形成凹槽结构的深度，所述第三势垒层330的厚度大于第一势垒层310的厚度，例如，所述第三势垒层330的厚度为30‑50nm；需要说明的是，一方面，高铝含量的势垒层更容易被氧化，另一方面，由于三层势垒层的铝和镓的含量并不相同，第二势垒层320和第一势垒层310、第三势垒层330之间是存在界面的，这不同于形成没有界面的同一层的铝含量渐变的势垒层，而在第二势垒层320和第一势垒层310、第三势垒层330之间的界面处也会因为自发极化和压电极化而产生高浓度的二维电子气（2DEG），也就是沟道层200与第一势垒层310之间的界面上形成二维电子气2DEG层，电子流经该层形成导电沟道；在第一势垒层310和第二势垒层320之间的界面上也可以形成二维电子气2DEG层，电子流经该层形成导电沟道；第二势垒层320和第三势垒层330之间的界面上也可以形成二维电子气2DEG层，电子流经该层形成导电沟道，三层不同的势垒层可以提高电子流通的速度。

[0102] 在本实施例中，形成第三势垒层330的工艺与形成第一势垒层310和第二势垒层320的工艺类似，都是在相同的沉积腔室中沉积形成的。示例性的，形成Alx3Ga1‑x3N势垒层时，可以分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，保持与形成第二势垒层320相同的生长温度，即控制生长温度为1060℃‑1100℃，压力为60‑80托的条件下，提高铝源的通入量，在第二势垒层320上沉积形成厚度为30‑50nm的Alx3Ga1‑x3N势垒层。

[0103] 6）在第三势垒层330表面形成钝化层500，如图2f所示。

[0104] 在本实施例中，可以先在第三势垒层330的表面的全部区域形成钝化层500，再除去栅极区域的钝化层500以暴露所述凹槽结构。

[0105] 在本实施例中，所述生长掩膜的厚度可以大于所述第三势垒层330和钝化层500的总厚度，如此可以方便在后面的工序中去除栅极区域的钝化层500。

[0106] 在本实施例中，所述钝化层500的材质可以是氮化硅或者氧化硅。所述钝化层500的厚度可以为20‑50nm，所述钝化层500的形成工艺可以为化学气相沉积或物理气相沉积等方式。

[0107] 7）除去生长掩膜，并在所述凹槽结构的内壁上形成叠层栅介质层，如图2g‑图2i所示。

[0108] 在本实施例中，可以利用灰化工艺气体将所述生长掩膜灰化去除，并使所述灰化工艺气体与凹槽结构的内壁接触反应，从而在所述凹槽结构内壁上原位生成第一介质层610，如图2g所示，之后再在所述第一介质层610上形成第二介质层620，如图2h所示，从而形成叠层栅介质层，所述第二介质层620的介电常数大于第一介质层610的介电常数，示例性的，所述第一介质层的厚度为10‑15nm，所述第二介质层的厚度为20‑30nm。

[0109] 在本实施例中，可以使用臭氧作为灰化工艺气体实现灰化处理，例如，可以使用臭氧作为氧化自由基团，与光刻胶中的碳‑氢(C‑H)物发生反应，生成挥发物质，如二氧化碳(CO2)和水汽(H2O)，形成挥发性物质而去除光刻胶，示例性的，灰化去除光阻层的温度可以选择在250‑300℃，由于臭氧具有很强的氧化性，在去除生长掩膜时，也会对暴露出的第三势垒层330的侧壁和第二势垒层320的表面进行氧化，从而形成第一介质层610，所述第一介质层610以氧化铝为主，会有少量的氧化镓，但因是以氧化铝作为叠层栅介质层的材料，虽然有少量的氧化镓也不会影响叠层栅介质层的绝缘特性。

[0110] 在本实施例中，叠层栅介质层可以减少栅极泄漏电流，提高阈值电压，所述第二介质层620为氧化铪介质层，形成氧化铪介质层可以采用溅射或者原子层沉积的方式形成，需要说明的是，氧化铪为高介电常数的材料，能够提高叠层栅介质层的特性，减少栅极泄漏电流的问题。

[0111] 在本实施例中，所述第一介质层是经过原位氧化形成，虽然第三势垒层中的铝含量高便于氧化形成氧化铝介质层，但还可能存在镓的氧化物，且原位氧化形成的氧化铝的致密度可能受到氧化工艺的影响，致密度不会太高，所以第一介质层上的第二介质层（即氧化铪层或氧化铪介质层）的厚度大于第一介质层（即氧化铝层或氧化铝介质层）的厚度，这样便于提高栅介质层的性能，以及提高栅极漏电防护性能并提高电流崩塌性能。

[0112] 8）对钝化层500进行图案化处理，图案化处理包括光刻和刻蚀等步骤，通过图案化处理暴露出第三势垒层330的源极区域、漏极区域，如图2i所示。当然，也可以在进行步骤6）时，直接在第三势垒层330的表面除源极区域、漏极区域之外的区域形成钝化层500，而直接暴露出第三势垒层330的源极区域、漏极区域。

[0113] 需要说明的是，在步骤7）去除生长掩膜的同时，位于生长掩膜上方的钝化层区域因失去支撑而被同步去除，因此无需单独进行在钝化层的栅极区域开窗的操作。

[0114] 9）分别在第三势垒层330的源极区域、漏极区域、栅极区域制作源极710、漏极720和栅极730，至少所述栅极730的局部设置在凹槽结构内，并且所述栅极730与第三势垒层330之间被所述叠层栅介质层分隔，最终制得图1所示的HEMT器件结构。

[0115] 在本实施例中，所述源极710、漏极720和栅极730可以是通过沉积方式形成的多层金属层，例如，所述源极710、漏极720和栅极730可以是Ti/Al/Ni/Au的叠层金属，且不限于此。

[0116] 作为一种替代方案，也可以将先执行步骤8）的操作，再执行步骤7）的操作，即，先对钝化层的源极区域、漏极区域、栅极区域进行图案化处理，以暴露出第三势垒层330的源极区域、漏极区域及生长掩膜，之后去除生长掩膜，再沉积叠层栅介质层。

[0117] 以下结合若干实施例对本申请的技术方案作进一步的说明。

[0118] 实施例1

[0119] 本实施例提供的一种叠层栅介质层的增强型HEMT器件的结构可以参考图1，其制备方法，可以包括如下步骤：

[0120] S1）提供衬底。

[0121] S2）采用金属有机化学气相淀积MOCVD方法，分别以三乙基镓与高纯氨气作为镓源与氮源，控制沉积腔的温度为1100℃‑1150℃，压力为80‑100托，在衬底上淀积厚度为0.8‑2.5μm的GaN沟道层。

[0122] S3）采用金属有机化学气相淀积MOCVD方法，分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，控制沉积腔的温度为1060℃‑1100℃，压力为60‑80托，在GaN沟道层上淀积厚度为20‑30nm的Al0.1Ga0.9N势垒层。

[0123] S4）在同一沉积腔中，继续分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，保持沉积腔内的温度为1060℃‑1100℃，压力为60‑80托，在Al0.1Ga0.9N势垒层上沉积形成厚度为10‑15nm的Al0.2Ga0.8N势垒层。

[0124] S5）在Al0.2Ga0.8N势垒层上涂覆光刻胶层，并经过烘干固化形成厚度为200‑500nm的光阻层，形成光阻层之后，通过曝光、显影工艺，去除栅极区域之外的光阻层，仅保留有待形成栅极的栅极区域上方的光阻层作为生长掩膜。

[0125] S6）分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，保持沉积腔内的温度为1060℃‑1100℃，压力为60‑80托，在表面具有生长掩膜的Al0.2Ga0.8N势垒层上沉积形成厚度为30‑50nm且具有凹槽结构的Al0.35Ga0.65N势垒层，所述生长掩膜分布在所述凹槽结构内。

[0126] S7）采用化学气相沉积或物理气相沉积等方式在Al0.35Ga0.65N势垒层表面的全部区域形成厚度为20‑50nm的氮化硅或者氧化硅作为钝化层，并使所述光阻层露出。

[0127] S8）于250‑300℃条件下以臭氧作为灰化工艺气体与生长掩膜接触反应而将生长掩膜灰化去除，并使所述臭氧与凹槽结构的内壁接触反应，从而将所述凹槽结构的内壁表层区域原位氧化形成厚度为10‑15nm的氧化铝层，并以所述氧化铝层作为第一介质层，之后采用溅射或者原子层沉积的方式在所述氧化铝层上沉积形成厚度为20‑30nm氧化铪层，并以所述氧化铪层作为第二介质层，从而形成叠层栅介质层。

[0128] S9）通过光刻和刻蚀等步骤对钝化层进行图案化处理，以暴露出Al0.35Ga0.65N势垒层表面的源极区域、漏极区域。

[0129] S10）分别在Al0.2Ga0.8N势垒层的源极区域、漏极区域、栅极区域沉积Ti/Al/Ni/Au叠层金属，经后处理后形成源极、漏极、栅极，所述栅极的部分对应设置在所述凹槽结构内，且所述栅极分布在所述源极、漏极之间。

[0130] 实施例2

[0131] 本实施例提供的一种叠层栅介质层的增强型HEMT器件的结构可以参考图1，其制备方法包括如下步骤：

[0132] S1）提供衬底。

[0133] S2）采用金属有机化学气相淀积MOCVD方法，分别以三乙基镓与高纯氨气作为镓源与氮源，控制沉积腔的温度为1100℃‑1150℃，压力为80‑100托，在衬底上淀积厚度为0.8‑2.5μm的GaN沟道层。

[0134] S3）采用金属有机化学气相淀积MOCVD方法，分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，控制沉积腔的温度为1060℃‑1100℃，压力为60‑80托，在GaN沟道层上淀积厚度为20‑30nm的Al0.2Ga0.8N势垒层。

[0135] S4）在同一沉积腔中，继续分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，保持沉积腔内的温度为1060℃‑1100℃，压力为60‑80托，在Al0.2Ga0.8N势垒层上沉积形成厚度为10‑15nm的Al0.3Ga0.7N势垒层。

[0136] S5）在Al0.3Ga0.7N势垒层上涂覆光刻胶层，并经过烘干固化形成厚度为200‑500nm的光阻层，形成光阻层之后，通过曝光、显影工艺，去除栅极区域之外的光阻层，仅保留有待形成栅极的栅极区域上方的光阻层作为生长掩膜。

[0137] S6）分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，保持沉积腔内的温度为1060℃‑1100℃，压力为60‑80托，在表面具有生长掩膜的Al0.3Ga0.7N势垒层上沉积形成厚度为30‑50nm且具有凹槽结构的Al0.45Ga0.55N势垒层，所述生长掩膜分布在所述凹槽结构内。

[0138] S7）采用化学气相沉积或物理气相沉积等方式在Al0.45Ga0.55N势垒层表面的全部区域形成厚度为20‑50nm的氮化硅或者氧化硅作为钝化层，并使所述光阻层露出。

[0139] S8）于250‑300℃条件下以臭氧作为灰化工艺气体与生长掩膜接触反应而将生长掩膜灰化去除，并使所述臭氧与凹槽结构的内壁接触反应，从而将所述凹槽结构的内壁表层区域原位氧化形成厚度为10‑15nm的氧化铝层，并以所述氧化铝层作为第一介质层，之后采用溅射或者原子层沉积的方式在所述氧化铝层上沉积形成厚度为20‑30nm氧化铪层，并以所述氧化铪层作为第二介质层，从而形成叠层栅介质层。

[0140] S9）通过光刻和刻蚀等步骤对钝化层进行图案化处理，以暴露出Al0.45Ga0.55N势垒层表面的源极区域、漏极区域。

[0141] S10）分别在Al0.3Ga0.7N势垒层的源极区域、漏极区域、栅极区域沉积Ti/Al/Ni/Au叠层金属，经后处理后形成源极、漏极、栅极，所述栅极的部分对应设置在所述凹槽结构内，且所述栅极分布在所述源极、漏极之间。

[0142] 实施例3

[0143] 本实施例提供的一种叠层栅介质层的增强型HEMT器件的结构可以参考图1，其制备方法包括如下步骤：

[0144] S1）提供衬底。

[0145] S2）采用金属有机化学气相淀积MOCVD方法，分别以三乙基镓与高纯氨气作为镓源与氮源，控制沉积腔的温度为1100℃‑1150℃，压力为80‑100托，在衬底上淀积厚度为0.8‑2.5μm的GaN沟道层。

[0146] S3）采用金属有机化学气相淀积MOCVD方法，分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，控制沉积腔的温度为1060℃‑1100℃，压力为60‑80托，在GaN沟道层上淀积厚度为20‑30nm的Al0.15Ga0.85N势垒层。

[0147] S4）在同一沉积腔中，继续分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，保持沉积腔内的温度为1060℃‑1100℃，压力为60‑80托，在Al0.15Ga0.85N势垒层上沉积形成厚度为10‑15nm的Al0.25Ga0.75N势垒层。

[0148] S5）在Al0.25Ga0.75N势垒层上涂覆光刻胶层，并经过烘干固化形成厚度为200‑500nm的光阻层，形成光阻层之后，通过曝光、显影工艺，去除栅极区域之外的光阻层，仅保留有待形成栅极的栅极区域上方的光阻层作为生长掩膜。

[0149] S6）分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，保持沉积腔内的温度为1060℃‑1100℃，压力为60‑80托，在表面具有生长掩膜的Al0.25Ga0.75N势垒层上沉积形成厚度为30‑50nm且具有凹槽结构的Al0.4Ga0.6N势垒层，所述生长掩膜分布在所述凹槽结构内。

[0150] S7）采用化学气相沉积或物理气相沉积等方式在Al0.4Ga0.6N势垒层表面的全部区域形成厚度为20‑50nm的氮化硅或者氧化硅作为钝化层，并使所述光阻层露出。

[0151] S8）于250‑300℃条件下以臭氧作为灰化工艺气体与生长掩膜接触反应而将生长掩膜灰化去除，并使所述臭氧与凹槽结构的内壁接触反应，从而将所述凹槽结构的内壁表层区域原位氧化形成厚度为10‑15nm的氧化铝层，并以所述氧化铝层作为第一介质层，之后采用溅射或者原子层沉积的方式在所述氧化铝层上沉积形成厚度为20‑30nm氧化铪层，并以所述氧化铪层作为第二介质层，从而形成叠层栅介质层。

[0152] S9）通过光刻和刻蚀等步骤对钝化层进行图案化处理，以暴露出Al0.4Ga0.6N势垒层表面的源极区域、漏极区域。

[0153] S10）分别在Al0.25Ga0.75N势垒层的源极区域、漏极区域、栅极区域沉积Ti/Al/Ni/Au叠层金属，经后处理后形成源极、漏极、栅极，所述栅极的部分对应设置在所述凹槽结构内，且所述栅极分布在所述源极、漏极之间。

[0154] 对比例1：

[0155] 本对比例提供的一种增强型HEMT器件的结构和制备方法与实施例1相似，区别在于，其中的凹槽结构是通过干法刻蚀工艺形成。

[0156] 该增强型HEMT器件的制备方法包括：

[0157] S1）提供衬底。

[0158] S2）采用金属有机化学气相淀积MOCVD方法，分别以三乙基镓与高纯氨气作为镓源与氮源，控制沉积腔的温度为1100℃‑1150℃，压力为80‑100托，在衬底上淀积厚度为0.8‑2.5μm的GaN沟道层。

[0159] S3）采用金属有机化学气相淀积MOCVD方法，分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，控制沉积腔的温度为1060℃‑1100℃，压力为60‑80托，在GaN沟道层上淀积厚度为20‑30nm的Al0.1Ga0.9N势垒层。

[0160] S4）在同一沉积腔中，继续分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，保持沉积腔内的温度为1060℃‑1100℃，压力为60‑80托，在Al0.1Ga0.9N势垒层上沉积形成厚度为10‑15nm的Al0.2Ga0.8N势垒层。

[0161] S5）在同一沉积腔中,分别以三乙基镓、三甲基铝和高纯氨气作为镓源、铝源和氮源，保持沉积腔内的温度为1060℃‑1100℃，压力为60‑80托，在Al0.2Ga0.8N势垒层上沉积形成厚度为30‑40nm的Al0.35Ga0.65N势垒层。

[0162] S6）采用干法刻蚀工艺，在Al0.35Ga0.65N势垒层的栅极区域刻蚀出凹槽结构，刻蚀深度到达Al0.2Ga0.8N势垒层表面；在干法刻蚀时，首先形成刻蚀掩膜开口，掩膜开口对应于后续形成凹槽结构的位置，然后使用ICP(电感耦合等离子体)刻蚀工艺对Al0.35Ga0.65N势垒层进行刻蚀，使用掩膜遮挡住不需要刻蚀的位置，对暴露出的Al0.35Ga0.65N势垒层进行刻蚀，ICP刻蚀时刻蚀腔体气压为0.5～3Pa；刻蚀腔体温度为100‑150℃；线圈功率为130～300W，偏置功率为5～20W；刻蚀时间为30～50s。

[0163] S7）采用化学气相沉积或物理气相沉积等方式在Al0.35Ga0.65N势垒层表面的全部区域形成厚度为20‑50nm的氮化硅或者氧化硅作为钝化层，并使所述凹槽结构露出。

[0164] S8）以臭氧作为氧化工艺气体，使所述臭氧与凹槽结构的内壁接触反应，从而将所述凹槽结构的内壁表层区域原位氧化形成厚度为10‑15nm的氧化铝层，并以所述氧化铝层作为第一介质层，之后采用溅射或者原子层沉积的方式在所述氧化铝层上沉积形成厚度为20‑30nm氧化铪层，并以所述氧化铪层作为第二介质层，从而形成叠层栅介质层。

[0165] S9）通过光刻和刻蚀等步骤对钝化层进行图案化处理，以暴露出Al0.35Ga0.65N势垒层表面的源极区域、漏极区域。

[0166] S10）分别在源极区域、漏极区域、栅极区域沉积Ti/Al/Ni/Au叠层金属，经后处理后形成源极、漏极、栅极，所述栅极的部分对应设置在所述凹槽结构内，且所述栅极分布在所述源极、漏极之间。

[0167] 采用干法刻蚀工艺形成的凹槽结构的步骤复杂，并且刻蚀有损伤，其中的刻蚀损伤是通过粗糙度和表面形貌来确定的，经过检测，刻蚀形成的凹槽结构的表面粗糙度Ra为1.5‑3nm，由于凹槽结构的尺寸很小，这种不大的粗糙度仍然会对器件内的栅介质层和栅极产生不利影响。

[0168] 本发明实施例提供的一种叠层栅介质层的增强型HEMT器件中，无需采用刻蚀工艺形成栅极凹槽结构，可以减少欠刻蚀和过刻蚀的风险，也减少了刻蚀步骤，缩短了制作流程。

[0169] 本发明实施例提供的一种叠层栅介质层的增强型HEMT器件具有双层栅介质层，能够大幅降低栅极泄漏电流，显著提高阈值电压。具体而言，相比较于现有的单一栅介质层的HEMT器件，本发明实施例提供的HEMT器件中，采用双层栅介质层结构，使得器件的沟道电子难以越过叠层栅介质层势垒形成泄漏电流，有效的减小了栅极泄漏电流，从而提高了器件的工作电压，扩大了器件的应用范围，改善了器件的功率特性，并且增强型HEMT器件的漏电、电流崩塌以及击穿电压性能都得到了优化。

[0170] 本发明实施例提供的一种叠层栅介质层的增强型HEMT器件，采用的双叠层栅介质层的底层叠层栅介质层是通过氧化高铝组分的AlGaN材料形成的氧化铝层，无需进行额外的沉积步骤，氧化铝叠层栅介质层与其下方的AlGaN势垒层具有很好的匹配性，不仅更容易形成良好的接触，而且不容易产生应力而造成接触不好的问题；更为具体的，叠层栅介质层的上方叠层栅介质层（即第二介质层）为氧化铪层（介电常数在25左右，较介电常数在10左右的氧化铝高了很多），氧化铪的介电常数大于氧化铝，本发明以高介电常数的氧化铪作为叠层栅介质层的主体部分，对于HEMT器件而言，可以提高其栅介质材料的介电常数，从而增强栅电容对沟道电子的控制力。

[0171] 本发明实施例提供的一种叠层栅介质层的增强型HEMT器件中的势垒层采用三层势垒层结构，并且三层势垒层的铝含量是越来越高的，但作为三层势垒层结构，不同于渐变铝的单一势垒层结构，相邻两层势垒层之间的界面之间也会形成二维电子气，从而能够提高器件中电子的流通速度。

[0172] 应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。